SU1714608A1

SU1714608A1 - Устройство дл тестового контрол цифровых блоков

Info

Publication number: SU1714608A1
Application number: SU884622231A
Authority: SU
Inventors: Владимир Анатольевич Вишняков; Владимир Иванович Хведчук; Виктор Никитович Путков; Сергей Александрович Маковский
Original assignee: Минский радиотехнический институт
Priority date: 1988-12-19
Filing date: 1988-12-19
Publication date: 1992-02-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при тестировании цифровых схем. Цель изобретени - расширение функциональных возможностей за счет проверки устройств с двунаправленными шинами в реальном времени. Устройство дл тестового контрол цифровых блоков содержит интерфейсный блок, блок управлени , регистр команд, регистр данных, триггер прерываний, блок пам ти, блок управлени пам тью, блок адресации, операционный блок, схемы состо ни , схему выделени ошибки. 3 з.п. ф-лы, 7 ил..^

Description

Изобретение относитс к вычислительной технике и может быть использовано при тестировании элементов вычислительной техники.

Цель изобретени - расширение функциональных возможностей за счет проверки устройств с двунаправленными шинами в реальном времени.

На фиг, 1 изображена обща схема предлагаемого устройства: на фиг.2 - схема интерфейсного блока; на фиг.З - схема блока управлени ; на фиг.4 - схема блока уп|: )авленй пам тью; на фиг.5 - схема блока адресации; на фиг.6 - схема канала операционного блока; на фиг.7 - схема блока фиксации состо ни .

Устройство дл тестового контрол цифровых блоков (фиг. 1) состоит из блока 1 управлени , блока 2 пам ти, операционного блока 3, блока 4 выделени ошибки, блока 5 адресации, блока б управлени пам тью, интерфейсного блока 7, регистра 8 данных, регистра 9 команд, блока 10 фиксации состо ни и триггера 11 прерывани .

Интерфейсный блох 7 (фиг.2) содержит дешифратор 12, элемент НЕ 13, первый 14, второй 15 и третий 16 элементы И. первый 17 и второй 18 элементы ИЛИ.

Блок 1 управлени (фиг.З) включает элемент НЕ 19, первый.20, второй 21 и третий 22 элементы ИЛИ, мультивибратор 23, генератор 24, триггеры 25-27 и элементы И 2833 .

Блок 6 управлени пам тью (фиг.4) предназначен дл определени адреса пол слова и адреса слова блока 2 пам ти. Блок 6

содержит счетчики 34 и 35. первый 36 и второй 37 дешифраторы.

Блок 5 адресации (фиг.5) содержит мультиплексор 38, демультиплексор 39, регистр 40 и схему 41 сравнени .

Операционный блок 3 содержит 100 идентичных каналов. Схема одного из них изображена на фиг.б. Каждый из каналов состоит из триггера 42, который служит дл хранени данных тестовых и эталонных последовательностей , триггера 43, который управл ет передачей и считыванием ответных реакций, элемента И 44, который служит дл перевода выходного буфера в третье состо ние при возникновении сигнала блокировки на его входе, элемента И 45, который управл ет прохождением эталонной последовательности, схемы 46 сравнени , элемента И 47, который вл етс выходным буфером и триггера 48, который служит дл записи реакций объекта контрол .

Блок 10 (фиг.7) фиксации состо ни служит дл хранени слова состо ни и выдачи его на устройства. Блок 10 содержит регистр 49 состо ни , элемент И 50, мультиплексор 51, счетчик 52 и дешифратор 53.

Устройство используетс совместно с ЭВМ, объединенной с ним по общей шине. Устройство работает следующим образом .

По команде сброса регистр 9 команд (фиг.1) принимает нулевое состо ние и его управл ющие сигналы сбрасывают в нуль регистры, счетчики и триггеры устройства. Команда сброса осуществл етс записью в регистр 9 команд всех нулей. По команде повторени теста происходит сброс всех регистров , счетчиков и триггеров блока за исключением регистра 40 (фиг.5). Команда повторени теста осуществл етс записью в регистр 9 команд управл ющих сигналов. Команда записи начального адреса теста позвол ет занести в счетчик адрес тестиров ани . Она осуществл етс записью в регистр 9 команд управл ющих сигналов, а в следующем цикле записью в регистр 8 данных начала теста. Команда записи конечного адреса теста позвол ет занести в регистр 8 данных конец теста. Выполнение команды аналогично предыдущей.

Команда записи в блок 2 пам ти позвол ет записать в него тест. Пор док ее осуществлени : запись в регистр 9 команд управл ющих сигналов, запись в регистр В тестовой информации.

Поскольку данные из ЭВМ поступают 16-разр дные, а в блок 2 пам ти по одному адресу записываетс 2п-разр дное слово, то его запись осуществл етс за 12п ; 16 циклов.

В каждом цикле осуществл етс запись данных из ЭВМ в регистр 8 и одновременно из регистра 8 в блок 2. Так как неизвестно, что записано в регистре 8 в начальном цикле , то запись в блок 2 не производитс .

Запись в блок 2 производитс следующим образом: во втором цикле активизируетс сигнал на младшем из 12 выходов 1 дешифратора 37 (фиг.4), который осуществл ет выбор 16 разр дов пол слова блока 2 пам ти, в третьем цикле сигнал на следующем из выходов 1 дешифратора 37 осуществл ет выбор следующих 16 разр дов блока 2 и т.д. Когда активизируетс сигнал на выходе 2 дешифратора 37, то после записи в блок 2 счетчик 34 увеличиваетс на единицу, и осуществл етс запись второго 2п-разр дного слова. Далее циклы начинают повтор тьс со второго.

Команда тестировани осуществл етс подачей в реистр 9 команд управл ющих сигналов. По этой команде начинает работать блок 47, тесты из блока 2 поступают в блок 3, а оттуда на объект контрол . Остановка тестировани происходит при возникновении сигналов или на выходе блока 41 (фиг.5). или на выходе блока 4 (фиг.1). При этом вырабатываетс сигнал на выходе триггера 11. ЭВМ считывает регистр 49 состо ни (фиг.7) из устройства. Считав в первом такте 16 разр дов, ЭВМ анализирует первые два. Если прерывание произошло по сигналу на выходе блока 41, то остальные разр ды регистра 49 не считываютс , если была ошибка, то в последующих циклах ЭВМ считывает весь регистр 49 состо ни .

Claims

Формула изобретени

1. Устройство дл тестового контрол цифровых блоков, содержащее блок управлени , блок пам ти, операционный блок, блок выделени ошибки, причем выход блока выделени ошибки соединен с входом ошибки блока управлени , выход несравнени операционного блока св зан с входом несравнени блока выделени ошибки, о тличающеес тем. что, с целью расширени функциональных возможностей путем обеспечени возможности проверки устройств с двунаправленными шинами в реальном времени, в него введены блок адресации , блок управлени пам тью, интерфейсный блок, регистр данных, регистр команд, блок фиксации состо ни , триггер прерывани , причем вход разрешени записи , вход адресации, вход разрешени чтени интерфейсного блока вл ютс входами устройства дл подключени соответственно к выходу разрешени записи, выходу адресации и выходу разрешени чтени ЭВМ, выход готовности устройства интерфейсного блока вл етс выходом устройства дл подключени к входу готовности ЭВМ, первый выход интерфейсного блока соединен с входами разрешени записи регистра команд и блока управлени , второй выход интерфейсного блока соединен с входом записи регистра данных, третий выход интерфейсного блока соединен с входом чтений блока фиксации состо ни и триггера прерывани , четвертый выход интерфейсного блока соединен с входом записи блока пам ти, вход сброса регистра команд вл етс входом устройства дл подключени к выходу сброса ЭВМ, информационный вход регистра команд вл етс входом устройства дл подключени к информационному выходу ЭВМ, с первого по тринадцатый выходы регистра команд соединены соответственно с управл ющим входом интерфейсного блока и первым управл ющим входом блока адресации, с первым управл ющим входом блока управлени , пам тью и первым управл ющим входом блока управлени , первым управл ющим входом блока выделени ошибки, первым управл ющим входом операционного блока и первым управл ющим входом триггера прерывани , с управл ющим входом блока пам ти, вторым управл ющим входом блока управлени , с входом установки блока управлени , с третьим управл ющим входом блока управлени , четвертым управл ющим входом блока управлени , с вторым управл ющим входом блока управлени пам тью и п тым управл ющим входом блока управлени , с информационным входом блока уп равлени и первым информационным входом блока адресации,.с третьим управл ющим входом блока управлени пам тью, с четвертым управл ющим в)одом-блока управлени пам тью, с п тым управл ющим входом блока управлени пам тью, с вторым управл ющим входом блока адресации , с третьим управл ющим входом блока адресации, информационный вход регистра данных вл етс входом устройства дл подключени к информационному выходу ЭВМ, выход регистра данных соединен с информационным входом блока пам ти, первый, второй, третий входы адресации которого соединены соответственно с первым , вторым и третьим выходами блока управлени пам тью, выход блока пам ти соединен с информационным входом опе рационного блока, информационный выход регистра данных соединен с входом адресации блока управлени пам тью и вторым информационным входом блока адресации, четвертый управл ющий вход которого соединен с первым выходом блока управлени .

выход Конец теста блока адресации соединен с входами Конец теста блока управлени и блока фиксации состо ни , шестой управл ющий вход блока управлени соеди5 ней с вторым выходом блока управлени пам тью, второй выход блока управлени соединен с входом установки признака триггера прерывани , третий, четвертый, п тый выходы блока управлени соединены

10 соответственно с входами синхронизации триггера прерывани и блока фиксации состо ни , с вторым управл ющим входом операционного блока, с входом блокировки операционного блока, информационный

15 вход-выход операционного блока вл етс информационным входом-выходом устройства дл подключени к контролируемому объекту, выход блока выделени ошибки соединен с входом ошибки блока фиксации

0 состо ни , выход несравнени операционного блока соединен с входом несравнени блока фиксации состо ни , вход адреса останова блока фиксации состо ни соединен с третьим выходом блока управлени пам тью, выход блока фиксации состо ни вл етс выходом устройства дл подключени к входу конца работы ЭВМ, выход триггера прерывани вл етс выходом устройства дл подключени к входу

0 запроса прерывани ЭВМ, шестой выход блока управлени соединен с шестым входом блока управлени пам тью.

2. Устройство по П.1, о т л и ч а ю щ е ес тем, что блок управлени содержит эле5 мент НЕ, три элемента ИЛИ. мультивибра . тор, генератор, три триггера, шесть
элементов И, причем первый вход первого

элемента ИЛИ соединен с входом ошибки

блока управлени , второй вход первого элемента ИЛИ соединен с входом конца теста блока управлени , выход первого элемента ИЛИ соединен с вторым выходом блока управлени и с входом установки первого триггера, выход которого вл етс п тым

5 выходом блока управлени , вход элемента НЕ соединен с входом установки блока управлени , а выход соединен с первым входом второго элемента ИЛИ, выход которого соединен с в)«эдом сброса первого триггера,

0 вход управлени которого соединен с входом установки блока управлени , вход мультивибратора соединен с входом разрешени записи блока управлени , выход мультивибратора соединен с вторым входом второго элемента ИЛИ и с входом сброса второго триггера, вход установки которого соединен с входом ошибки блока управлени , пр мой выход второго триггера соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с пр мым выходом третьего триггера, инверсный выход которого соединен с первым входом первого элемента И, инверсный выход второго триггера соединен с вторым входом первого элемента И. вход установки третьего триггера соединен с входом конца теста блока управлени , вход управлени третьего триггера соединен с первым управл ющим входом блока управлени , третий вход первого элемента И соединен с вторым управл ющим входом блока управлени , четвертый вход первого элемента И соединен с третьим управл ющим входом блока управлени , выход первого элемента И соединен с входом генератора, выход которого соединен с первыми входами второго, третьего, четвертого и п того элементов И, второй вход второго элемента И соединен с вторым входом третьего элемента И, с первым входом шестого элемента И и с выходом третьего элемента ИЛИ, второй вход шестого элемента И соединен с п тым управл ющим входом блока управлени , третий вход третьего элемента И соединен с четвертым управл ющим входом блока управлени , второй вход п того элемента И и второй вход четвертого элемента И соединены с седьмым управл ющим входом блока управлени , третий вход п того элемента И соединен с информационным входом блока управлени , выход второго элеме 1та И соединен с входами синхронизации перво-. го. второго, третьего триггеров и вл етс третьим выходом блока управлени , выход третьего элемента И соединен с четвертым выходом блока управлени , выход шестого элемента И соединен с третьим входом четвертого элемента И, выход четвертого элемента И соединен с шестым выходом блока управлени , выход п того элемента И соединён с первым выходом блока управлени , 3, Устройство по п; t, о т л и ч а ю щ е ес тем, что блок.управлени пам тью состоит из двух дешифраторов и Двух счетчиков , причем первый управл ющий вход первого счетчика соединён с вторым управл ющим входом блока управлени пам тью, второй управл ющий вход первого счетчика соединен с первым управл ющим входом блока управленЙ1 пам тью, третий управл ющий вход первого счетчика соединен с выходом первого дешифратора, первый, второй, третий, четвертый выходы первого счетчика соединены cootBeTCTBeHHO с первыми , вторыми, третьими, четвертыми информационными входами первого и второго дешифраторов, первый и второй управл ющие входы второго дешифратора соединены соответственно с третьим и четвертым

управл ющими входами блока управлени пам тью, первый и второй выходы второго дешифратора вл ютс первым и вторым выходами блока управлени пам тью, информационный вход второго счетчика соединен с входом адресации блока управлени пам тью, первый, второй, третий управл ющие входы второго счетчика соединены соответственно с первым, п тым и шестым управл ющими входами блокаулравлени пам тью, выход второго счетчика вл етс третьим выходом блока управлени пам тью,

4. Устройство по П.1, 6 т л и ч а ю щ е ег с тем, что операционный блок имеет п

каналов, каждый из которых состоит из трех триггеров трех элементов И, схемы сравнени , причем информационный вход первого триггера соединен с информационным входом операционного блока, инфррмационный вход второго триггера соединен с информационным входом операционного блока, первый и второй управл ющие входы первого и второго триггеров соединены соответственно с первым и вторым управл ющими входами операционного блока, пр мой выход первого триггера соединен с первым входом первого элемента И, инверсный выход первого триггера соединен с первым входом второго элемента И, второй

вход которого соединен с выходом третьего элемента И, выход второго элемента И вл етс информационным входом-выходом операционного блока и соединен с информационным входом третьего триггера, первый управл ющий вход которого соединен с вторым управл ющим входом операционного блока, второй управл ющий вход третьего триггера соединен с пр мым выходом второго триггера, а также с вторым входом

первого элемента И, выход которого соединен с первым информационным входом схемы сравнени , второй информационный вход которого соединен с выходом третьего триггера, выход схемы сравнени вл етс

выходом несравнени операционного блока , первый вход третьего элемента И соединен с входом блокировки операционного блока, второй вход третьего элемента И соединен с инверсным выходом второго триггера .

Фиг. 1

(5)

(г)-гЛ

Фиг. 2

f7)

Фи&З

фие.