SU1654822A1 - Логический анализатор - Google Patents

Abstract

ИзоЬретение относитс  к вычислительной технике и может использоватьс  в контрольно-испытательной аппаратуре . Цель изобретени  - расширение функциональных возможностей. Логический анализатор содержит два буферных регистра, два селектора, два блока пам ти , блок запуска, блок управлени  и формирователь импульсов синхронизации. Логический анализатор обеспечивает контроль микропроцессорных систем с мультиплексированной шиной,использующих дл  обмена информацией между модул ми циклы различной неупор доченной структуры. 3 з.п. ф-лы, 12 ил.

Description

Изобретение относитс  к вычислительной технике и может использоватьс  дл  контрол  микропроцессорных устройств.

Цель изобретени  - расширение функциональных возможностей за счет обеспечени  контрол  систем с мультиплексированной шиной, использущих дл  обмена информацией между модул ми циклы различной неупор доченной структуры .

На фиг. 1 приведена структурна  схема логического анализатора; на фиг. 2 - 7 - примеры реализации селектора , блока запуска, блока управлени  пам тью, формировател  импульсов синхронизации , формировател  коротких импульсов и контроллера соответственно; на фиг. 8 и 9 - пример реализации интерфейсного блока контроллера; на фиг. 10 - диаграммы, иллюстрирующие обмен по мультиплексированной шине

циклами нерегул рной структуры; на Фиг.11- вариант отображени  информа- ции на экране диспле ; на фиг. 12 - временные диаграммы сигналов на выходе контроллера.

Логический анализатор (фиг. 1) содержит первый 1 и второй 2 буферные регистры, селекторы признаков запуска 3 и записи ч, первый 5 и второй 6 блоки пам ти, блок 7 запуска, блок 8 уп- .равлени  и формирователь 9 импульсов синхронизации, контроллер 1U, группу 11 и 12 информационных входов, тактовые входы 13 и 14, выходы 15-22 блоков анализатора, группы 23-27 входов задани  режима, группу 28 информационных выходов дл  считывани  слова состо ни  анализатора и группы 29 и 30 информационных выходов дл  считывани  зарегистрированной информации .

Буферные регистры 1 и 2 предназначены дл  записи информации и признаков соответственно с входов 11 и 12 И хранени  их в течение времени срабатывани  селекторов 3 и 4, блока 7 запуска , блока 8 управлени , блоков 5 и 6 пам ти.

Селектор 3 признаков запуска предназначен дл  хранени  наборов кодов ( признаков) запуска, поступающих на входы селектора с входов 24. При совпадении кодов на выходах селектора 3 по вл ютс  сигналы совпадени  с признаками , стробированные сигналом с тового входа селектора.

Селектор 3 (4) может быть выполнен на основе микросхем ассоциативной пам ти К589РА04 (фиг. 2).

Селектор 3 содержит мультиплексор 2 31, ассоциативную пам ть 32 и элемент 33 стробировани  признаков. Мультиплексор 31 служит дл  переключени  Сигналов, поступающих на входы данных ассоциативной пам ти 32 в режиме 2 поиска или программировани  признаков. и режиме поиска открываютс  каналы X мультиплексора 31, в режиме программировани  - каналы Y.

Ассоциативна  пам ть 32 служит дл  3 хранени  признаков, записываемых в нее на этапе программировани , и поиска признаков во входной последовательности состо ний. При совпадении кода на входах D с одним из признаков на Соответствующем выходе по вл етс  сигнал совпадени . Элемент 33 служит дл  Стробировани  сигналов совпадени  сигналом , поступающим со стробирующего

Входа селектора 3. Входы ассоциатив

ной пам ти 32: входы выбора признаков А, входы маскировани  М и вход записи W. Мультиплексор 31 может быть Выполнен на основе микросхем К531КП11 ассоциативна , пам ть 32 - на микросхе мах К589РА04.

Селектор 4 признаков записи предназначен дл  хранени  значений признаков записи и сравнени  их с кодами, поступающими на входы селектора 4 с входов 25 анализатора, и выработки сигналов совпадени . Блок 5 пам ти Предназначен дл  записи информации, поступающей с входов 11 анализатора, ранени  записанной информации и выдачи ее в контроллер 10 дл  последующего отображени . Блок 6 пам ти предназначен дл  записи информации, поступающей с входов 12 анализатора,

0

5

0

5

„

5

хранени  записанной информации и выдачи ее в контроллер дл  дальнейшего использовани .

Блок 7 запуска предназначен дл  выработки сигнала начала/окончани  записи в анализатор, в дальнейшем называемого сигналом запуска. Сигнал запуска вырабатываетс  из сигналов признаков запуска с выходов 17 селектора 3 по алгоритму, определ емому схемным решением блока 7 и кодом режима, поступающим на блок 7 с входов 26 анализатора .

Рассмотрим пример реализации блока

7запуска, осуществл ющего выработку сигнала запуска по любому из признаков запуска, по совокупности всех признаков, по вл ющихс  в определенной или произвольной последовательности (фиг. 3). Блок 7 содержит регистр 34, элемент И 35 и мультиплексор 36. Регистр 34 предназначен дл  фиксации факта по влени  признаков, причем триггеры регистра могут фиксировать признаки независимо один от другого или последовательно: каждый последующий триггер срабатывает от соответствующего признака после установки в 1 предыдущего триггера. Элемент

И 35 предназначен дл  выработки сигнала по совокупности всех признаков. Мультиплексор 36 позвол ет выбрать в качестве сигнала запуска любой из сигналов, вырабатываемых триггерами регистра 34 или элементом 35. Регистр 34 может быть выполнен на основе микросхем К531ТМ2 и микросхем К531ЛЛ1 дл  организации по входам D триггеров функции ИЛИ, а мультиплексор 36 на микросхеме К531КП7.

Блок 8 управлени  пам тью предназначен дл  формировани  в течение окна контрол  адресов дл  выбора  чеек пам ти блоков 5 и 6 и сигнала записи. Формирование окна контрол  производитс  по алгоритму, определенному схемным решением блока 8 и кодом режима, поступающим на блок с входов 27.

Рассмотрим пример реализации блока

8управлени  пам тью, формирующего окно контрол  от сигнала запуска до переполнени  пам ти блоков 5 и 6 (далее такой режим формировани  окна контрол  называют положительным запуском ) и от сигнала Пуск до сигнала запуска (отрицательный запуск, фиг.5) Блок 8 содержит триггер 37 положительного запуска, триггер 38 отрицательного запуска лементы И-ИЛИ 39 и 40, триггер 41 останова, триггер 42 индикации заполнени  пам ти и счетчик 43 адреса. Триггер 37 положительного за- ауска предназначен дл  выработки сиг- дала от момента по влени  сигнала запуска до переполнени  счетчика 43 адреса . Триггер 38 отрицательного запуска предназначен дл  выработки сиг- нала от прихода сигнала Пуск до по влени  сигнала запуска. Элемент И-ИЛИ 39 предназначен дл  ограничени  строба записи окном контрол . Элемент И-ИЛК 40 предназначен дл  вьщелени  сигнала, указывающего об окончании записи в анализатор.Данный сигнал устанавливает в О триггер останова 41 Триггер 41  вл етс  0-м разр дом регистра состо ни  анализатора. Триггер 42 индикации заполнени  пам ти предназначен дл  фиксации факта однократного заполнени  пам ти, состо ние триггера 42 учитываетс  при считывании содержимого блоков 5 и 6 пам ти, заполненных в режиме отрицательного запуска. Состо ние триггера 42  вл етс  1-м разр дом слова состо ни  анализатора . Счетчик 43 адреса предназначен дл  формировани  адресов  чеек пам ти блоков 5 и 6.

Триггеры 37, 38, 41 и 42 могут быть выполнены на микросхемах К531ТМ2 Функци  ИЛИ дл  входа триггера 37 может быть реализована на элементе И микросхемы К531ЛИ1, счетчик адреса 43- на микросхемах К155ИЕ7. .

Формирователь 9 импульсов синхронизации предназначен дл  выработки стробов запуска и записи в моменты истинности определенных групп состо ний на информационных входах анализатора . Критерием истинности той или иной группы состо ний  вл етс  при

Q 0 5 0

д

5

стробов - коротких импульсов по отрицательному фронту тактового сигнала. Элемент ИЛИ-НЕ 48 формирует строб запуска анализатора, осуществл   сборку стробов формирователей 46 и 47. Мультиплексор 49, управл емый кодом режима с линией задани  режима 23, осуществл ет выбор сигнала, используемого в качестве строба записи: один из выходных сигналов формирователей 46 и 47 или один из сигналов признаков записи, поступающих с выходов 18 селектора 4.

Выполнение элементов формировател  9 может быть следующим: шинные формирователи 44 и 45 - на основе микросхем К559ИП2, формирователи 46 и 47 короткого импульса - на основе микросхем К531ЛН1, К531ЛЕ1 и интегрирующей RC-цепочки (фиг. 3), элемент ИЛИ-НЕ 48 на основе микросхемы К531ЛЕ1 и мультиплексор 49 - на основе микросхемы К531КП7.

Контроллер 10  вл етс  примером средств дл  задани  режима работы анализатора, считывани  записанной в анализатор информации дл  представлени  ее на экране диспле .

Контроллер 10 (фиг. 4) содержит управл ющую ЭВМ 50 и блок 51 интерфейса . Входы/выходы ЭВМ 50 через магистраль 52 св заны с группой входов/ /выходов блока интерфейса 51. Группы выходов блока 51 интерфейса  вл ютс  группами выходов контроллера 10, а группы входов блока 51 интерфейса - группами входов контроллера. Блок 51 содержит адресуемые из ЭВМ 50 регистры . ЭВМ 50 записывает в регистры блока 51 интерфейса коды, определ ющие режимы работы блока 9, селекторов 3 и ч, блоков 7 и 8. Кроме того, блок 51 лроизводит передачу содержимого

сутствие на входах квалификаторов ана- 45 блоков 5 и 6 пам ти и слова состо ни  анализатора в ЭВМ 50.

лизатора соответствующего сигнала или сочетани  сигналов при одлновре- менном поступлении сигнала на тактовый вход.

В состав формировател  9 (фиг. 6) вход т два шинных формировател  44 и 55, два формировател  46 и 47 короткого импульса, элемент ИЛИ-НЕ 48 и мультиплексор 49.

Шинные формирователи 44 и 45 предназначены дл  повышени  помехозащищенности анализатора по так,товым входам. Формирователи 46 и 47 короткого импульса предназначены дл  формировани 

блоков 5 и 6 пам ти и слова состо 

ни  анализатора в ЭВМ 50.

Реализаци  блока 51 интерфейса зависит от типа используемой ЭВМ 50, ее интерфейса. Рассмотрим вариант блока интерфейса 51, (фиг. 8, 9), если в качестве ЭВМ 50 используетс  персональна  ЭВМ типа ДВК-1, ДВК-2, ДВК-3, а блок 51 интерфейса подключаетс  к ДВК через магистраль МПИ. Выполнен блок 51 на основе микропроцессорного комплекта серии К588. Блок 51 включает в себ  селектор адреса с блоком 53 переключателей, шинные Формирователи 54, формирователи сигналов Пуск 55, Сброс 56 и Пс-Сб 57, мультиплексор 58, регистры 59 и 60 маскировани  признаков записи, формирователь 61 сигнала W линий 25 задани  режима работы селектора 4, регистры 62 и 63 маскировани  признаков запуска, формирователь 64 сигнала W линии 24 задани  режима работы (селектора 3, регистр 65 адресации признаков, регистр 66 режима и формирователь 67 сигнала W линий 27.

Селектор 53 адреса вырабатывает сигналы адресации внутренних узлов блока 51 и сигналы управлени  записью младшего ЗПМ, старшего ЗПС байтов или чтени  ЧТ информации в (из) регистров . Шинные формирователи 54 служат дл  разв зки и снижени  общей нагрузки от блока 51 на магистраль 52. Формирователь 55 при передаче 1 (низкого уровн  сигнала в отрицательный логике) по младшему разр ду ма- гистрали 52 - разр ду АД ф в цикле вывода формирует короткий отрицатель- ный импульс - сигнал Пуск. Аналогично от 1 по разр ду АД1 вырабатываетс  сигнал Сброс. Сигнал Сброс Переводит анализатор в режим программировани , сигнал Пуск - в режим анализа и записи контролируемых состо ний . Формирователь 57 выдает сигнал Пс-Сб - положительный импульс, начало импульса определ етс  сигналом

Рассмотрим работу анализатора на примере контрол  мультиплексированно шины типа МПИ (фиг. 12). Подключение данной шины к входам анализатора дол но быть: мультиплексированные линии адрес-данные КАД - к информационным входам 11, линии управлени  КВВОД, КСИИ, КИПР и подобные им - к входам 12, а линии синхронизации данной шины КСИА и КСИИ - к входам 13 и 14 ана лизатора. Оставшиес  неиспользованны ми входы анализатора следует подключить к шине лог. 1. Данные состо ни  контролируемой шины Адрес запи сываютс  в первый блок 5 пам ти в той последовательности, как они чередуют

Пуск, конец - сигналом Сброс. Мульде с  на лини х КАД. Одновременно запитиплексор 58 предназначен дл  организации считывани  информации из блоков анализатора. По каналам К считываетс  Содержимое блока 5 пам ти, по каналам L - блока 6 пам ти, по каналам М - содержимое счетчика адреса и регистра состо ни  из блока 8. Регистры 59 и 60 предназначены дл  записи и хранени  кода маски дл  второго селектора 4, формирователь 61 служит дл  выработки сигнала записи W на эта пе программировани  второго селектора 4. Аналогично назначение регистров 63 и 62 и формировател  64 дл  первого селектора 3, Регистр 65 предназначен дл  записи и хранени  кода адреса признака (унитарного кода) на этапе программировани  селекторов 3 и 4, Регистр 66 режима предназначен дл  записи и хранени  кода режима формировател  9(0,1 и 2-й разр ды), кода режима блока управлени  8 (7-й разр д ), кода режима блока запуска 7 (3,4)5 и 6-й разр ды). Формирователь

40

45

50

55

санные в блок 6 пам ти сигналы управ лени  КВВОД, КСИП и другие позвол ют при считывании содержимого блока 5 пам ти идентифицировать считываемые состо ни , сигнал КСИП позвол ет выд лить из всей записанной информации группу данных. КВВОД позвол ет отличить группу данных циклов чтени  от группы данных циклов записи и КШ1Р - определить данные,  вл ющиес  векторами прерывани . Перечислим некоторые положени , касающиес  шины типа МПИ, которые помогут пониманию дальнейшего описани  работы анализатора. Выражение лог. О соответствует высокому уровню сигнала, лог. 1 - низкому. Младший или нулевой разр д слов соответствует линии КАДО, первый разр д - линии КАД1 и т.д. Шина типа МПИ выступает в данном случае и как магистраль (52 управл ющей ЭВМ 50 в контроллере 10, и как контролируема  шина Рассмотрим работу анализатора в ре жиме положительного запуска, з аписи

67 служит дл  выработки сигнала запис W адреса в счетчик адреса 43 блока 8 управлени .

Реализованные узлы блока 51 интерфейса могут быть на следующих элементах: шинные формирователи 54 - на основе микросхем К531АП2, селектор 53 адреса - на основе микросхем К588ВТ1, К53ишЗ и переключателей типа ВДМ1 . Формирователи 55-57 могут быть выполнены на основе микросхем К531ТМ2, резисторов и конденсаторов, мультиплексор 58 - на основе микросхем , K155KII2, регистры 59 - 66 на основе микросхем К588ИР1 и К531ЛЛ1, формиро- ватели 61,64 и .67 - на основе микросхем К531ЛЛ1.

Рассмотрим работу анализатора на примере контрол  мультиплексированной шины типа МПИ (фиг. 12). Подключение данной шины к входам анализатора должно быть: мультиплексированные линии адрес-данные КАД - к информационным входам 11, линии управлени  КВВОД, КСИИ, КИПР и подобные им - к входам 12, а линии синхронизации данной шины КСИА и КСИИ - к входам 13 и 14 анализатора . Оставшиес  неиспользованными входы анализатора следует подключить к шине лог. 1. Данные состо ни  контролируемой шины Адрес записываютс  в первый блок 5 пам ти в той последовательности, как они чередуютс  на лини х КАД. Одновременно запи

санные в блок 6 пам ти сигналы управлени  КВВОД, КСИП и другие позвол ют при считывании содержимого блока 5 пам ти идентифицировать считываемые состо ни , сигнал КСИП позвол ет выделить из всей записанной информации группу данных. КВВОД позвол ет отличить группу данных циклов чтени  от группы данных циклов записи и КШ1Р - определить данные,  вл ющиес  векторами прерывани . Перечислим некоторые положени , касающиес  шины типа МПИ, которые помогут пониманию дальнейшего описани  работы анализатора. Выражение лог. О соответствует высокому уровню сигнала, лог. 1 - низкому. Младший или нулевой разр д слов соответствует линии КАДО, первый разр д - линии КАД1 и т.д. Шина типа МПИ выступает в данном случае и как магистраль (52 управл ющей ЭВМ 50 в контроллере 10, и как контролируема  шина. Рассмотрим работу анализатора в режиме положительного запуска, з аписи

всех подр д состо ний, начина  с последовательности состо ний линий КАД: 001ОООд-000123g. Весь цикл работы анализатора можно разбить на три этапа: программировани  на требуемый режим работы, контрол  и считывани  записанной информации в контроллер анализатора.

Этап программировани  начинаетс  с выработки сигнала Сброс записью в формирователь 56 лог. 1.

At j разр д : 1 2.

Сигнал Сброс устанавливает в исходное состо ние формирователь Пс-СБ 57, регистр 34 в блоке 7 запуска , триггеры запуска 37 и 38, триггер 41 останова и триггер 42 в блоке 8 управлени .

Низкий уровень сигнала Пс-Сб переводит мультиплексор 31 в селекторах 3 и 4 в режим программировани , т.е. подключени  к входам D ассоциативной пам ти 32 линий D группы линий 24 (25). Затем обращением по со- ответствующим адресам из ЭВМ 50 пр9граммируютс  регистры блока 51 интерфейса , селекторы 3 и 4 и счетчик 43 адреса в блоке 8 управлени . Последовательность этих операций может быть следующей:

Программирование селектора 4.

А2 : 177777s г запись в регистры 59 и 60 всех единиц, что означает маскирование всех разр дов селектора 4.

Действи  по дальнейшему программированию признаков селектора 4 можно не выполн ть в виде полного маскировани . В таком режиме на выходах эле- мента 32 в селекторе 4 присутствуют посто нно сигналы высокого уровн , а, следовательно, выходными сигналами на линии 18 сигналы, идентичные стробам, приход щим на вход селектора 4. Это сигналы сопровождени  адреса и данных, вырабатываемые формирователем 9 импульсов синхронизации на выходе 19 от сигналов КСИА и КСИП, поданными на входы формировател  9 (фиг.12, лини  ж).

Программирование режима синхронизации .

А4 (0,1,2 разр ды : 010 запись в 0,1,2 разр ды регистра 66. Задание кода синхронизации на линии 23, открывающего в мультиплексоре 49 в формирователе 9 канал, соответствующий входу D3. Следовательно, на линию 20

|Q

j

20 25 30

4Q с

0

выдаетс  сигнал, соответствующий одному первому признаку селектора 4. Программирование режима запуска.

А4 1 разр д : 12 запись в 7 разр д регистра 66. Задание низкого уровн  сигнала От/До дл  открыти  первого плеча элемента И-ИЛИ 39 в блоке 8 управлени , т.е. задание режима От (положительного запуска).

А4 J3 разр д : 1 - задание режима запуска по последовательности признаков. Низкий уровень сигнала линии И в группе линий 26 задает разрешение на последовательное срабатывание триггеров в регистре 34.

А4 4,5,6 разр ды : 0102 задание режима запуска но последовательности двух первых признаков. Кодом 010 через линии А группы линий 26 мультиплексор 36 открыт по входу 3, и сигнал запуска на линию 21 вырабатываетс  по срабатыванию двух первых триггеров в регистре 34.

Программирование селектора 3.

A3 : 000000g - запись в регистры всех нулей, что означает отсутствие маскировани  разр дов селектора 3.

Так как маскирование признаков отсутствует , необходимо выполнить запись значений признаков в селектор 3. Запись признаков проводитс  последовательно: сначала первый признак, затем второй и т.д.

А4 ч, 5,6,7 разр ды : ЮООг- запись в 4 - 7 разр ды регистра 65 кода адресации первого признака.

А6 : OOlOOOg- запись кода ООЮООд в качестве первого признака из селектор 3. Обращение по адресу Аб Формирует импульс записи, который поступает через линию W группы линий 24 на вход записи ассоциативной пам ти 32 в селекторе 3. Данные OOlOOOg . поступают на селектор 3 через линии D группы линий 24.

А4 ,5,6,: OlOOj,- запись кода адресации второго признака селектора 3.

Аб : 000123g - запись второго признака, равного 000123д.

Ввиду того, что в качестве услови  запуска задана отработка последовательности двух признаков OOlOOOg0001238 , то значени  остальных признаков можно не конкретизировать.

Запись кода в счетчик адреса 43 блока 8 управлени .

А7 : 177777д - запись адреса, равного нулю. ЭВМ 50 оперирует в отридательной логике. При обращении по адресу А7 на линии W в группе линий 27 вырабатываетс  сигнал, который производит запись адреса в счетчик 43.

Контроль начинаетс  с выработки сигнала Пуск записью в нулевой разр д формировател  55 лог. 1 Стрсби. запуска, вырабатываемые формирователем 9, поступают с его выхода 19 на входы регистров 1 и 2 и производ т запись в указанные регистры состо ний с входов 11 и 12. Регистры 1 и 2 хран т записанные состо ни  до очередного строба и передают их через выходы 15 и 16 на блоки 5 и 6.

Сигнал Пуск ведет к переводу сигнала Пс-Сб в формирователе 57 в высокое состо ние. Сигнал Пс-Сб поступает через группы линий 24 и 25 на адресный вход мультиплексора 31 в селекторах З и 4, тем самым разреша  прохождение на входы данных ассоциативной пам ти 32 состо ний с внутренних информационных линий 15 и линий 16 квалицшкаторов. При поступлении на входы данных ассоциативной пам ти 32 состо ний, совпадающих со значени ми признаков (с учетом маски)s записанных в селекторы 3 и 4 на зтапе программировани , на выходах пам ти 32 по вл ютс  сигналы совпадени  с признаками, которые стробируютс  сигналами стробов, поступающих через

линию 19 от формировател  9. Сигналы , вход С триггера 41. ЭВМ 50 контроллепризнаков с выходов 18 селектора 4 поступают на формирователь 9, Формирователь 9 в соответствии с кодом режима синхронизации, поступающим с входов 23, пропускает на выход 20 Сигнал совпадени  с первым признаком, которьй используетс  блоком 8 как строб записи дл  блоков 5 и 6. Сигналы совпадени  с признаками, вырабатываемые селектором 3 запуска, поступают через выходы 17 на блок 7, который , обрабатыва  их в соответствии с кодом режима запуска, поступающим с входов 26, выдает при выполнении услови  запуска сигнал на выход 21. Дл  рассматриваемого примера после по влени  высокого уровн  сигнала Пс-Сб, поступающего на вход D триггера 37 триггер устанавливаетс  в 1 сигналом запуска с выхода 21 блока 7. Тем самым через элемент 39 разрешаетс  прохождение сигналов, поступающих с выхода 20 формировател  9. Стробирующие сигналы поступают на

ра 10 анализатора периодически опрашивает регистр состо ни  анализатора, обраща сь в цикле чтени  по адресу А7. При этом открываютс  каналы М

40 мультиплексора 58 блока 51 интерфейса а состо ни  счетчика 43 адреса, триггера 41 останова и триггера 42 передаютс  через шинные формирователи 54 в ЭВМ 50. После получени  информации об

д5 останове анализатора ЭВМ 50 может переходить к считыванию записанной в анализатор информации. Пор док считывани  содержимого i-й  чейки блоков 5 и 6 должен быть следующим

50

55

А7 : адрес i - запись в счетчик 43 адреса адреса i.

, BVFFj : 3 A82 - обращение по адресу /А8 в цикле чтени  и запись считанного значени  в буфер (ОЗУ ЭВМ 50) с меткой BVFF . При чтении из ЭВМ 50  чейки с адресом А8 открываютс  каналы К мультиплексора 58 и в ЭВМ передаетс  содержимое i-й  чейки блока 5 пам ти.

счетный вход счетчика 43 адреса и через линию W группы 22 выходов производ т запись в  чейки блоков 5 и 6 состо ний, присутствующих на выходах 15 и 16 регистров 1 и 2. Запись в блоки 5 и 6 производитс  до переполнени  счетчика 43 адреса. Сигнал переполнени  поступает на один из входов R триггера 37 и переводит его в нулевое состо ние, .элемент 39 закрываетс , прохождение стробов записи через него прекращаетс . Одновременно сигнал переполнени , поступа  через элемент 40 на вход С триггера 41 останова, переводит его в нулевое состо ние. Сигнал Останов с выхода триггера 41 поступает через группу 28 входов на блок 51 интерфейса и считываетс  в ЭВМ 50.

В режиме отрицательного запуска (режим До) окно контрол  формирует триггер 38, Начинаетс  окно контрол  по сигналу Пуск, поступающему на

5 вход S триггера 38, и заканчиваетс  по приходу на вход С триггера 38 сигнала запуска. Содержимое  чеек блоков 5 и 6 при этом может многократно обновл тьс . По окончанию записи счет0 чик 43 адреса хранит адрес  чейки, в которую происходит последн   запись. Триггер 41 останова при отрицательном запуске срабатывает от сигнала запуска , поступающего через элемент 40 на

5

0

ра 10 анализатора периодически опрашивает регистр состо ни  анализатора, обраща сь в цикле чтени  по адресу А7. При этом открываютс  каналы М

мультиплексора 58 блока 51 интерфейса, а состо ни  счетчика 43 адреса, триггера 41 останова и триггера 42 передаютс  через шинные формирователи 54 в ЭВМ 50. После получени  информации об

останове анализатора ЭВМ 50 может переходить к считыванию записанной в анализатор информации. Пор док считывани  содержимого i-й  чейки блоков 5 и 6 должен быть следующим

А7 : адрес i - запись в счетчик 43 адреса адреса i.

, BVFFj : 3 A82 - обращение по адресу /А8 в цикле чтени  и запись считанного значени  в буфер (ОЗУ ЭВМ 50) с меткой BVFF . При чтении из ЭВМ 50  чейки с адресом А8 открываютс  каналы К мультиплексора 58 и в ЭВМ передаетс  содержимое i-й  чейки блока 5 пам ти.

BVFF,. : любой адрес из А1-Аб - в мультиплексоре 58 открываютс  каналы L, и в ЭВМ 50 передаетс  содержимое i-й  чейки блока 6.

После считывани  содержимого 1-й  чейки блока 6 пам ти ЭВМ 50 по значени м разр дов квалификаторов идентифицирует состо ние, считанное из  чейки блока 5 пам ти и соответствующим образом (фиг. 13) представл ет считанную информацию на экране диспле .

Последовательность считывани  содержимого  чеек пам ти анализатора, а соответственно в таком же пор дке и распаковка считанной информации на экране диспле , должна быть следующей: при положительном запуске - начать считывание с нулевой  чейки и далее по пор дку все  чейки пам ти блоков 5 и 6. Если триггер 42 в блоке 8 не установлен в О, что указывает на неполное заполнение пам ти (это может произойти, если к считыва нию из анализатора приступили до останова анализатора), то считывать до  чейки, адрес которой равен содержимому счетчика 43 адреса на момент

начала считывани  из анализатора. Дл  30 па разр дных выходов второго буферного регистра соединена с группой информационных входов селектора признаков записи и группой информационных входов второго блока пам ти, группы инотрицательного запуска считывать нужно , начина  с  чейки, на которую указывает счетчик 43 адреса на момент останова анализатора, далее в пор дке возрастани  адресов до максимально-35 формационных выходов первого и второго блоков пам ти образуют первую и вторую группы информационных выходов анализатора дл  считывани  зарегистрированной информации, группы входов

40 задани  режима блока управлени  пам тью , блока запуска, селектора признаков запуска и селектора признака записи образуют соответственно первую, вторую, третью и четвертую группы вхо45 дов задани  режимов анализатора, группа адресных входов первого блока пам ти подключена к первой группе выходов блока управлени  пам тью, вход режима первого блока пам ти подключен к

50 выходу блока управлени  пам тью,

втора  группа выходов которого образует третью группу информационных выходов анализатора дл  считывани  слова состо ни  анализатора, вход запуска

55 блока управлени  пам тью соединен с выходом блока запуска, группа выходов которого подключена к группе выходов селектора признаков запуска, отличающийс  тем, что, с целью

го значени , затем с нулевой  чейки и до  чейки, предшествующей  чейке, в которую произошла последн   запись. Если триггер 42 в блоке 8 управлени  не установлен в О, то значит многократного обновлени  блоков 5 и 6 пам ти после пуска не произошло, и считывать записанную информацию следует, начина  с -нулевой  чейки и далее по пор дку до  чейки, адрес которой ра-- вен содержимому счетчика 43 адреса на момент останова анализатора.

Таким образом, анализатор, позвол ющий записывать состо ни  мультиплексированной шины в один блок пам ти в той последовательности, как они по вл ютс  на шине, и одновременно позвол ющий фиксировать значени  сигналов квалификаторов дл  последующей идентификации записанных состо ний, обеспечивает контроль шин с нерегул р ной сменой групп сигналов и разной частотой их по влени . Ввод формиро0

5

5

0

вате л  обеспечивает конкретизацию групп состо ний, которые должны быть {зафиксированы в пам ти анализатора, т.е. позвол ет из многообрази  групп , состо ний мультиплексированной шины: адресов, данных при чтении, данных при записи, векторов прерывани  и других , выделить те группы, которые интересны дл  оператора и тем самым сократить общее врем  на проведение испытаний мультиплексированных шин.

Claims (4)

1. Логический анализатор, содержащий селектор признаков запуска, селектор признаков записи, два буферных регистра, два блока пам ти, блок запуска , блок управлени  пам тью, причем группы информационных входов первого и второго буферных регистров  вл ютс  соответственно первой и второй группами информационных входов анализатора , группа разр дных выходов первого регистра соединена с группой информационных входов селектора признаков запуска и группой информационных входов первого блока пам ти, трупрасширени  функциональных возможностей за счет контрол  систем, использующих дл  обмена информацией между модул ми циклы различной неупор дочен- ной структуры, он дополнительно содержит формирователь импульсов синхронизации , первый и второй тактовые входы которого  вл ютс  соответственно первым и вторым тактовыми входами знали- затора, первый выход формировател  импульсов синхронизации соединен с тактовыми входами первого и второго буферных регистров, селектора признаков запуска и селектора признаков записи, группа выходов селектора признаков записи соединена с первой группой входов задани  режимов формировател  импульсов синхронизации, втора  группа входов задани  режима которого образу ет п тую группу одноименных входов анализатора, второй выход формировател  импульсов синхронизации соединен с тактовым входом блока управлени  па

м тью, группа адресных входов и вход 25 выходов блока, первый и четвертый

режима второго блока пам ти подключены к первой группе выходов и выходу блока управлени  пам тью соответственно о

2. Анализатор по п. отличающийс  тем, что формирователь импульсов синхронизации содержит два Шинных формировател , два формировател  коротких импульсов, элемент ИЛИ-НЕ и мультиплексор, выходы элемента ИЛИ-НЕ и мультиплексора образуют Соответственно первый и второй выходы формировател , входы первого и второго шинных формирователей образуют соответственно первый и второй тактовые Входы формировател , выход первого шинного формировател  соединен с входом первого формировател  коротких импульсов , выход которого соединен с первым входом элемента ИЛИ-НЕ и первым информационным входом мультиплексора , выход второго шинного формировател  соединен с входом второго формировател  коротких импульсов, выход которого соединен с вторым входом элемента RiIH-HE и вторым информационным входом мультиплексора, третий, четвертый , п тый и шестой информационные входы мультиплексора образуют первую группу входов задани  режима формировател , группа адресных входов мультиплексора образует вторую группу

ч а

входов задани  режима формировател  импульсов синхронизации.

3. Анализатор по п. 1, о т л и - ч а ю п и и с   тем, что блок запуска содержит регистр, элемент И и мультиплексор , выход которого образует выход блока, вход сброса, информационный вход регистра, управл ющие входы мультиплексора образуют группу входов задани  режима блока, группа установочных входов регистра образует группу входов признаков запуска блоч а

нены с входами элемента И, информационные входы мультиплексора подключены к разр дным выходам регистра и выходу элемента И.

4. Анализатор по п. 1 , о т л и ю щ и и с   тем, что блок управлени  пам тью содержит четыре триггера , счетчик, элемент ЗИ-ИЛИ, элемент 2И-ИЛИ, причем группа разр дных выходов счетчика образует первую группу

входы элемента ЗИ-ИЛИ объединены и образуют тактовый вход блока, тактовые входы первого и второго триггеров, первый вход элемента 2И-ИЛИ объединены и образуют вход запуска блока, выход первого триггера соединен с вторым входом элемента ЗИ-ИЛИ, информационные входы, вход параллельной загрузки счетчика, третий инверсный и п тый

входы элемента ЗИ-ИЛИ, второй инверсный и третий входы элемента 2И-ИЛИ, D-вход первого триггера, первый вход сброса первого триггера, вход сброса второго триггера, установочные входы

третьего и четвертого триггеров, установочный вход второго триггера образуют группу входов задани  режима блока, выход второго триггера соединен с шестым входом элемента ЗИ-ИЛИ,

выход которого соединен со счетным входом счетчика и образует выход блока , выход переполнени  счетчика соединен с вторым входом сброса первого триггера, входом сброса четвертого

триггера и четвертым входом элемента 2И-ИЛИ, выход которого соединен с тактовым входом третьего триггера, D-входы второго и третьего триггеров объединены и подключены к шине нулевого потенциала, разр дные выходы

счетчика и выходы третьего и четвертого триггеров образуют вторую группу выходов блока.

L.

г

-J

7

l

F

фиг 4

i

2В

М

J

Фиг. 5

Фиг.6

46/47)

Щи г. 7

Pvt9

/- адрес и данные цикла 680Д

2- адрес и данные цима 880Д-МОДИФИКАЦИЯ- бЬ/вОД ,

3-бек /лор прерывани 

Фиг. 11

5 ч

К

t V К)

Й1: