SU1439535A1 - Устройство дл программного управлени - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в ЭВМ и АСУ ТП в качестве локальных микропрограм- шруемых контроллеров. Цель изобре- теш1  - ,т 1еньшение обьема блока пам ти и повышение коэффициента его использовани . Изобретение основано на аппаратном формировании адреса очередной комавды при проверке нескольких логических условий. Устройство содержит блок 1 пам ти, регистр 2 адреса, блок 3 сравнени , одновибра- тор 4, группу мультиплексоров 5, программируемую логическую матрицу (ПЛМ) 6,коммутатор 7, элементы ИЛИ 8 и 9. lloны ш в устройстве  вл ютс  группа мультиплексоров 5, ПЛМ 6, кo t fyтaтop 7,элементы ИШ 8 и 9, 4 ил.1 табл. §

Description

(Л

.4

00

со

ел

со

СП

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в ЭВМ и системах управлени  технологическими процессами и объектами,

Цель изобретени  - уменьшение объема блока, пам ти и повьппение коэффициента его использовани ,

На фиг, 1 приведена функциональна схема устройства5 на фиг 2 временные диаграммы ее работы; на фиг„3 схема соединени  информаидонных выходов блока сравнени  с информационными входами мультиплексоров группы; .на фиг, 4 схема построени  програ- мируемой логической матрицы дл  конкретного случа 

Сущность новой дисциплины функционировани  состоит в след,уюш,ем

От устройства верхнего уровн  либо от оператора поступает код операции (адрес начальной михсрокоманды) и сигнал на-пуск предлагаемого устройства , ° Адрес очередной микрокоманды формируетс  в ходе работы устройства: стараше разр ды адреса хран тс  в . блоке пам ти и выдаютс  при переходе к выполнению очередной микрокоманды;

младшие разр ды формируютс  в ходе

I. ..

проверки логических условий

Количество младших разр дов ад реса очередной макрокоманды значительно меньше, общего количества логических условий, что достигаетс  путем сжати  общего числа разр дов с результатами проверки логических условий до значени , соответствующего максимальному числу отогичес- ких усповий, провер емых за один шаг пpoгpa {мнoгo управлени .

Функциональна  схема ус тройства (фиг. 1) содержит блок 1 пам ти, регистр 2 адреса, блок 3 сравнени s од новибратор 45 группу мультиплексоров 5„1-5п, nporpstkMHpyeMyro логическую матрицу (ПЛМ) 6, комьтутатор 7, группу элементов ИЛИ .ns элемент ИЛИ 9, вькод 10 микроопераций, группу пар выходов 11,1-11,п логических условий, выход 12 старших разр дов адреса и выход 13 4сонец команды блока 1 пам ти, вход 14 пуска устройст- йа, группу входов 15,1-15.п логических условий блока 3, соединенных с (k-1)-ми входами первого и второго мультиплексоров и (k-j+1)-M входом j-ro мультиплексора 5,1-5лг группы,,

0

5

0

5

0

5

0

5

0

5

где 1с 3,п, j 3,п, вход 16. адреса; начальной микрокоманды устройства, информации о иные выходы 17. 1-17,п, выход 18 блока сравнени  и элементы 2И-ИЛИ 19,1-19,п.

Пример соединени  информационных выходов 17,1-17,п блока 3 сравнени  с информационными входами мультиплексоров группы 5,1-5,п по указанному принципу (п 5 - число различных условий , провер емых в ходе работы устройства; п 3 - максимальное число провер €;мых логических условий на одном шаге микропрограг-1мировани ) показан на фиг, 3.

На фиг. 2-4 использованы обозначени  , aj и Ру, а также показаны входные и выходные сигналы и термы дл  ПЛМ 6.

Назначение основных элементов асинхронного программного устройства управлени  (фиг, 1) состоит в следующем .

Блок 1 пам ти микрокоманд предназначен дл  хранени  микрокоманд, реализуемых устройством, и представл ет собой запоминающее устройство статического типа, информаци  на выходе которого по вл етс  после подачи адреса на его вход и сохран етс  на выходе до сн ти  входного сигнала. На выходе 10 блока 1 пам ти считываютс  сигналы микроопераций, на группе пар выходов 11,1-11 ,п считываютс  сигналы, определ ющие ожидаемое значение х провер емых логических условий. Если на i-й паре выходов П,1-11,п присутствует код 10, то i-e логическое условие должно быть равно единице, а если 0,1, то нулю, В случае, если некоторое логическое условие не провер етс , на соответствующей ему паре выходов группы пар выходов 1 Kill ,п блока 1 присутствует код 00, При вьдаче кода 11 на.i-й паре выходов 11,1-11,п группы блока 1 значение i-ro логического услови  может бьп-ь произвольным. На выходе 12 блока 1 пам ти считьгеаютс  старшие разр ды адреса очередной микрокоманды, на выходе 13 считываетс  сигнал Конец команды, свидетельствуюпщй об окон- чании цикла программировани .

Регистр 2 адреса предназначен дл  приема, .хранени  и вьщачи адреса очередной микроманды. Запись адреса, поступающего на D-входы регистра 2 с выхода коммутатора 7, осуществл етс  по заднему фронту импульса, поступающего на его синхровход с выход элемента ИЛИ 9.

Влок 3 сравнени  предназначен дп  сравнени  кода логических условий, поступающего на его первую группу входов с входов 15.1-15,п устройства , и проверочного кода с выходов 11.1-11.П блока 1 пам ти, поступающего на его вторую группу входов. При совпадении значений логических условий с ожидаемыми на управл ющем выходе 18 блока 3 сравнени  формируетс  единичный сигнал, а на информационных выходах 17.1-17.П блока 3 сравнени  выдаетс  код, несущий инЬ ( ,+ а, У1+ ,

Ч а,у + ...+ а,у +

1А 39535

формацию о результатах проверки логических условий.

Одновибратор А предназначен дл  формировани  сигнала перехода к очередной мIiкpoкoмaндe при поступлении на его вход единичного сигнала с выхода злемента ИЛИ 9.

Группа мультиплексоров 5.1-5.тГ предназначена дл  формировани  младших разр дов адреса очередной ми1фо- комавды, п « п.

Выходные сигналы мультиплексоров 5.1-5.П определ ютс  функци ми

а,-у,Ч, +...+ а,1, у„ . + а, у-, + ...+ а,,, у„;

.bk а,ук+ , + ... + .-, Уп,

где у

.у - результаты проверки логических условий; - коньюнкции сигналов а,- , поступающих на адресны входы мультиплексоров 5.1-5.Г1 с выхода матрицы 6;

. «.

/ч

а- а,

ПЛМ 6 предназначена дл  формировани  в зависимости от количества и вида провер емых логических условий сигналов, управл ющих работой мультиплексоров 5.1-5.П группы. Коли- чество входов матрицы 6 определ етс  общим количеством различных условий, которые подлежат проверке.

Число ее выходов определ етс  из соотношени 

т flog J,Z.rioi 2(1-))1.

где 1: - число информационных входов j-ro мультиплексора 5.1- 5.П rpynrfii.

Коммутатор 7 предназначен дл  коммутации на вход регистра 2 адреса очередной микрокоманды и осуществл е передачу на D-вход регистра 2 одного из двух адресов, поступающих на его первый и второй информационные входы соответственно адреса начальной микрокоманды и текущего адреса очередной микрокоманды,

о

5

0

5

0

5

Управление коммутатором 7 осуществл етс  сигналом, поступающим с выхода 13 блока 1 пам ти на его первьй и второй инверсньй управл ющие входы. Если на выходе 13 блока 1 нуле вой сигнал, то на выход коммутатора 7 : проходит теку111ий адрес очередной микрокоманды . Если на выходе 13 блока 1 единичный сигнал, то на выход коммутатора 7 проходит адрес начальной микрокоманды.

Группа элементов ИЛИ 8.1-8.П предназначена дл  формировани  кода, несущего в себе информацию о количестве и видах провер емых на каткдом этапе программного управлени  логических условий. Этот код, поступа  на входы матрицы 6, определ етс  формирование сигналов на ее выходах.

Пред емое устройство управлени  работает следующим образом.

В исходном состо нии все элементы пам ти устройства наход тс  в нулевом состо нии, за исключением разр да блока 1 пам ти, соответствующего выходу 13 блока (цепи установки исходного состо ни  устройства не по- казаны). Единичный сигнал с выхода. МЗ блока 1 пам ти поступает на управл ющие входы коммутатора 4, чем .обеспечиваетс  коммутаци  на выход коммутатора А его первого информационного входа. По сигналу Пуск

с входа 14 устройства на выходе.элемента ИЛИ 9 формируетс  импульс, по заднему фронту которого в регистр 2 адреса записываетс  адрес начальной микрокоманды с входа 16 устройства По поступлению этого адреса на вход блока 1 пам ти на его выходах 10 и 12 и группе пар выходов 11,,п по вл етс  информаци , соответству- клца  начальной микрокоманд-е На выходе 13 блока 1 пам ти единичный сигнал отс;утствует. При работе устройства возможна одновременна  проверка не более п логических условий . Проверка соответстви  значений логических условий олсидаемым- осуществл етс  в блоке 3 сравнени  группой элементов 2И-ИЛИ 19,,п„ Выходной си1 на.п элемента 2И-ИЛИ 19„1-19,п группы определ етс  функ дней,

y... х;. „

где ., первый (второй)- выход пары выходов 11, I 11,п грьттпы блока 1 пам ти;

к.- значе €ие i-ro логическо- 1

го условрш о

По окончаш-по проверки логических условий на выходе 18 блока 3 сравнени  формируетс  единичный сигналs по ступающий на вход одновибратора 4„ Поэтому сигналу одновибратор 4 формирует импульс, по заднему фронту которого в регистр 2 адреса заноситс  адрес очередной микрокомавды с второго информационного входа коммутатора 7,

Текуш й адрес очередной микрокоманды формируетс  следующим образом. Старшие разр дь адреса записаны в блоке 1 пам ти и поступают на второй информационный вход коммутатора с выхода 12 блока 1 без изменени . Младипие разр ды адреса очередной г-ш- крокоманды пос упают на второй информационный вход коммутатора 7 с выходов мультиплексоров 5.1-5.П Количество младших разр дов адреса определ етс  максимальным числом одновременно провер емых логических условий п. Это достигаетс  сжатием

п-разр дного кода, присутствующего на выходах 17.1-17.п блока 3 сравнени  до п разр дов. При проверке одного любого логического услови  измен етс  лишь самьй младший разр д адреса, при проверке двух любых логических условий возможно изменение одного из двух либо обоих сразу

младших разр дов адреса. Аналогичным образом модификаци  младших разр дов происходит и далее. При проверке п логических условий возможно изменение всех разр дов адреса. Какое логическое условие оказывает

вли г-ше на модификацию того или иного младшего разр да адреса очередной микрокоманды определ етс  сигналами, присутствующими на адресных входах

мультиплексоров 5,Т-5.0 группы. Эти сигналы формируютс  ПЛМ 6 в зависимости от кода, поступающего на ее входы с выходов элементов ИЛИ 8.1-8,п группы .

На фиг, 4 представлена ПЛМ 6 дл  слт. ча , когда п , полученна  соединением матрицы И, имеющей дес ть горизонтальных шин и двадцать четыре вертикальных шины, и матРИДЫ РШИ, имеющей двадцать четыре вертикальных шины и восемь горизонтальных шин. Количество горизонтальных шин матрицы И определ етс  удвоенным числом провер емых логических

условий (используютс  пр мые и инверсные значени  логических условий). Количество горизонтальных шин матрицы ИЛИ обусловлено числом адресных разр дов мультиплексоров 5,1-5.п группы.

Так как п 3, следовательно, используютс  три мультиплексора (фиг. 3) со следующим количеством адресных разр дов: первый - три (п ть информационных входов), второй - три

(п ть информационных входов), третий - два (четыре информационных входа ).

Число вертикальных тин обеих матриц определ етс  копичеством различных ковьюнкций вход ных переменных, полученных в результате совместной минимизации выходных функций.

Алгоритм работы матрицы 6 (фиг. 4) услойно изображен в виде таблицы.

Столбцы таблицы обозначены пере- (,5) записываетс  1, если пеменными входными х,, .,., х -иgg ременна  х входит в j-ю коньюнкцию

выходными а,-..., а. Ка здой проме- без инверси ; О, если переменна  х жуточной шине Р, , ..., Р поставле- входит в j-ю конъюнкцию с инверсией; на в соответствие строка таблицы. прочерк, если не входит в j-ю к6- На пересечении строки и столбца ньюнкцию.

На пересечении j-й строки и столбца а„,(,8) записываетс  U если j-  конъюнкци  входит в ДНФ функции а., и точка в противном случае.

По окончанию выполнени  всего цикла программировани  на выходах блока 1 пам ти,, за исключением выхода 13 Конец команды, прекрйщаетс  выдача информации. На выходе 13 блока пам ти формируетс  единичный сигнал, запрещающий рьщачу информации на выход коммутатора 7 с его второго информационного входа.

Claims (1)

1. .Формула изобретени 

   Устройство дл  программного уп , авлени э содержащее .блок пам ти, егистр адресаJ блок сравнени  и 20 одновибратор J причем, входы логи- ческих условий устройства соединены с первой группой входов блока сравнени J управл ющий вЫход которого соединен с входом одновйбратора, вы- 25 ход регистра адреса соединен с ресньш входом блока пам ти, у кото- . рого выход микроопераций  вл етс  управл юпщм выходом устройства, а группа пар выходов логических уело- о ВИЙ соединена-с второй грзшпой входов блока сраёнеЕи , о т л и ч а - ю щ е е с.   тем,что, с целью уме , I Запуск I, 01нд$1 неннвг

   I ycmpiKieirtSy Щ19оч1 вчерг мои Suno Htnut

   |«1 ( при 8ы-

   млнвтш ввнокyMoSufl ,afju lve}

   Q

   5

   0 5 о

   ньшени  объема блока пам ти и повышени  коэффициента его использовани , оно дополнительно содержит группу мультиплексоров, программируемую логическую матрицу, коммутатор, группу элементов ИЛИ и элемент ИЛИ, приче.м вход пуска устройства соединен с первым входом элемента ИЛИ, выход которого соединен с синхровходом регистра адреса, вход адреса начальной микрокоманды устройства соединен с первым информационным входом коммутатора , информационные выходы блока сравнени  соединены с информационными входами мультиплексоров группы, выходы которых соединены с вторым информационным входом коммутатора, выход одновйбратора соединен с вторым входом элемента ШШ, группа пар выходов логических условий блока пам ти соединена с соответствующими входами элементов И.ГШ группы, выходы которых соединены с входами про- грамг-шруемой логической матрицы, выходы матрицы соединены с адресными входами мультиплексоров группы, выход старших разр дов адреса блока пам ти соединен с вторым информационным входом коммутатора, выход Конец комагады блока пам ти соединен с первым и вторым инверсными управл ющими входами коммутатора.

   SaraHcS yc/nitfufmSa

   Фив. .

   Ф1/г.З