SU1278862A1 - Устройство дл управлени вводом информации - Google Patents

Description

СЮ Изобретение относитс  к вычислительной технике и может быть исполь зовано при построении подсистем ввода, каналов и устройств, обеспечивающих ввод измерительной информа ции с селекцией некоторых измерител ных каналов. Цель изобретени  - повышение надежности устройства за счет сокраще ни  объема оперативной пам ти.путем использовани  инверсной дисциплины выделени , т.е. селекции данных дл  каналов, фаза которьтх не совпадает с заданной, если число вы дел емых каналов больше половины общего числа коммутируемых измерительных каналов, и пр мой дисциплины выделени , т.е. селекции данных дл  каналов, фаза или временной интервал которых совпадают с заданной величиной, если число выдел емых каналов меньше половины общего числа коммутируемьк измерительных каналов . На фиг. 1 показана схема устройства; на фиг. 2 - схема блока выделени  каналов; на фиг. 3 - схема блока формировани  адреса на фиг. 4 - схема блока выбора режима на фиг. 5 - схема блока управлени . Устройство (фиг, 1) содержит блок 1 выделени  каналов, блок 2 оп . ративной пам ти, выходной регистр 3, блоки 4 и 5 формировани  адреса, блок 6 управлени , блок 7 выбора режима, адресные входы 8, информаци онные входы 9, щины 10 управлени , синхросигналы 11, шину 12 тактовой частоты. Блок вьщелени  каналов (фиг. 2) содержит элемент И 13, регистр 14 фазы, счетчик 15 синхросигналов, блок 16 сравнени , управл ющий вход 17. Блоки 4 и 5 формировани  адреса полностью идентичны. В состав каждого блока (фиг. З) вход т первый регистр 18, счетчик 19 адреса, блок 20 сравнени , блок 21 элементов И, второй регистр 22, управл ющий вход . 23, вход 24 перезаписи, счетньй вхо 25, первый вход 26 разрешени  записи , второй вход 27 разрешени  записи , управл ющий выход 28. Блок 7 выбора режима (фиг. 4) содержит регистр 29 команд, дешифратор 30 команд и три RS-триггера 31-33, информационные выходы 34-36 сигнал 37 стробироваии , выходы 38 22 Блок 6 управлени ,(фиг. 5) ержит деитифратор 39, элемент 40, шесть элементов И 41-46, два элемента ИЛИ 47 и 48, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 49, элемент 50 задержки и два элемента НЕ 51 и 52. Устройство работает следующим образом . Устройство выполн ет два типа команд: Загрузка и Ввод. Все команды поступают в виде двоичного параллельного кода по шинам О в регистр 29 команд блока 7. На выходах дешифратора 30 по вл ютс  сигналы, соответствующие коду команды, записанному в регистр 29. Команды загрузки предназначены дл  занесени  в устройство исходной информации, К командам загрузки относ т команды Запись в пам ть (ЗП) и Запись в регистр (ЗР). По команде ЗП на выходе дешифратора 30 формируютс  сигналы, сбрасывающие триггеры 31 и 33 в нуль. При этом блокируетс  поступление в устройство синхросигналов 1 входного сообщени , так как на вход элемента И 13 с вы- , кода 17 триггера 31 поступает низкий потенциал. Высокий потенциал нулевого выхода 36 триггера 33 через элемент И 46 поступает в блок 2 оперативной пам ти, задава  операцию Запись, Пошинам 8 в устройство поступает адрес записи, а по пинам 9 данные, которые по указанному на шинах 8 адресу записываютс  в блок 2 оперативной пам ти. По команде ЗР на выходе дешифратора 30 формируютс  сигналы, сбрасывающие триггеры 31 и 33 в нуль, и сигнал 37 стробировани  дешифратора 39 блока 6. Этот же сигнал, проход  через элемент НЕ 52 блока 6, .запирает элементы И 45 и 46, блокиру  обращение к блоку 2 оперативной пам ти. На соответствующем выходе дешифратора 39 формируетс  импульс записи в тот регистр блоков 4 и 5 формировани  адреса, номер которого поступает по шинам 38 из регистра 29 на вход дешифратора 39. Данные, загружаемые в регистры блоков 4 и 5, поступают по шинам 9, Одновременно с записью данных в первые регистры 18 происходит перезапись содержимого регистров 18 в счетчики 19 блоков 4 и 5 формировани  адреса. Сигналы перезаписи формируютс  на выходах элемедтов ИЛИ

47 и 48 блока 6. Исходна  информаци , загружаема  в устройство по командам загрузки, зависит от режима, в котором осуществл етс  отбор входных сообщений дл  последующего ввода в ЭВМ - пр ма  селекци  или инверсна  селекци .

Дл  пр мой селекции в блок 2 оперативной пам ти загружаетс  один массив данных, состо щий из чередующихс  фаз Выдел емых каналов и их идентификаторов. При этом загружаютс  ТОЛЬКО регистры 18, 22 и счетчик 19 адреса. Блок 4 при пр мой селекции не используетс .

Дл  инверсной селекции в блок 2 оперативной пам ти загружаютс  два массива: массив идентификаторов и массив фаз невьщел емых каналов. При этом загружаютс  регистры обоих блоков 4 и 5 формировани  адреса, Причем блок 4 управл ет массивом идентификаторов, а блок 5 - массивом фаз невыдел емых каналов.

Команды ввода перевод т устройство в режим ввода данных. К командам ввода относ тс  команды Пр ма  селекци  (ПС) и Инверсна  селекци  (ИС),.

По команде ПС на выходе дешифратора 30 формируютс  сигналы, устанавливающие триггеры 31 и 33 в единицу , а триггер 32 - в нуль. При этом синхросигналы 11 входного сообщени  через элемент И 13 блока 6 управлени  начинают поступать на счетный вход счетчика 15 блока 1 выделени  каналов. Высокий потенциал с единичного выхода 35 триггера 33 через элемент И 45 устанавливает дл  блока 2 оперативной пам ти режим Чтение, Счетчик 15 блока 1 производит подсчет числа синхросигналов 11, поступающих с выхода элемента И 13. При совпадении содержит мого счетчика 15 и регистра 14 фазы на выходе блока 1 выделени  каналов по вл етс  высокий потенциал, поступающий на элементы И 43 и 44 и ИСКЛЮЧАЮЩЕЕ ИЛИ 49 блока 6 управлени . Элементы И 41 и 42 заперты низким потенциалом с выхода 34 триггера 32. На выходе элемента 49 по вл етс  сигнал, переписывающий код входного сообщени  в выходной регистр 3 При по влении на иине I2 сигнала тактовой частоты на выходе элемента И 43 формируетс  сигнал, разрешающий передачу кода с выхода счетчика 19 .

через блок 21 элементов И блока 5 на адресные входы блока 2 оперативной пам ти. Через некоторое врем  после поступлени  адреса на выходе

блока 2 по вл етс  код фазы и значение идентификатора. Код фазы с выхода блока 2 переписьшаетс  в регистр 14 фазы сигналом с выхода элемента 50. задержки. Идентификатор с выхода

блока 2 переписываетс  в регистр 3 сигналом с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 49.

При совпадении содержимого счетчика 19 адресд и второго регистра

22 ira выходе 28 блока 20 сравнени  блока 5 формировани  адреса формируетс  сигнал, поступающий через элемент ИЛИ 48 па вход 24 записи счетчика 1 9 блока 5, переписыва  в него

содержимое первого регистра 18 того же блока. Этим обеспечиваетс  циклическое выполнение программы селекции входных сообщений.

После окончани  сигнала тактовой

частоты на шине 12 на выходе элемента И 44 формируетс  сигнал, модифицирующий содержимое счетчика 19 блока 5 .

По команде ИС на выходе деишфратора 30 формируютс  сигналы, устанавливающие в блоке 7 выбора режима триггеры 31-33 в единицу.

При отсутствии совпадени  содержимого регистра 14 фазы и счетчика 15 синхросигналов блока 1 выделени  каналов на выходе элемента НЕ 40 присутствует высокий потенциал, поступающий на входы элементов И 41 и 42. При по влении на шине 12 сигнала тактовой частоты на выходе элемента И 41 формируетс  сигнал, разрешающий передачу через блок 21 элементов И блока 4 формировани  адреса кода с выхода счетчика 19 блока

4 на адресные входы блока 2 оперативной пам ти. На выходе элемента ИСКШОЧА11ЩЕЕ ИЛИ 49 по вл етс  сигнал , переписывающий в выходной регистр 3 код входного сообщени  и

идентификатор с выхода блока 2 оперативной пам ти.

После окончани  сигнала тактовой частоты на тине 12 на выходе элемента И 42 формируетс  сигнал, модифицирующий содержимое счетчика 19 блока 4 формировани  адреса. При совпадении содержимого счетчика 19 адреса и второго регистра блока 4 на выходе блока 20 сравнени  формируетс   сигнал, поступающий через элемент И.ПИ 47 на вход 24 перезаписи счетчика 19, переписыва  в него содержимое регистра 18 блока 4 формировани  адреса.

При по влении сигнала на выходе блока 1 выделени  каналов сбрасываютс  сигналы на выходах элемента НЕ 40 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 49. Сигнал 12 тактовой частоты через . элемент И 43 поступает на управл ющий вход блока 21 элементов И блока 5 формировани  адреса, разреща  передачу кода адреса из счетчика 19 блока 5 на адресные входы блока 2 оперативной пам ти.

Через некоторое врем  на выходе элемента 50 задержки по вл етс  сигнал , переписывающий значение фазы с выхода блока 2 оперативной пам ти в регистр 14 фазы, После окончани  сигнала 12 тактовой частоты на выходе элемента И 44 формируетс  сигнал , модифицирующий содержимое счетчика 19 блока 5 формировани  адреса

Предлагаема  структура устройства позвол ет расширить возможности при вводе измерительной информации и увеличить количество выдел емых каналов без увеличени  емкости блока оперативной пам ти.

Claims (1)

1. Устройство дл  управлени  вводом информации, содержащее блок выделени  каналов, блок оперативной пам ти, первый блок формировани  адреса , адресные входы первой группы блока оперативной пам ти  вл5Ш)тс  адресными входами устройства, информационные входы блока оперативной пам ти  вл ютс  информационными входами первой группы устройства, адресные выходы первого блока формировани  адреса соединены с адресными входами второй группы блока оперативной пам ти, информационные выходы первой группы которого  вл ютс  информационными выходами устройства информационные выходы второй группы блока оперативной пам ти соединены с информационными входами блока выделени  каналов, отличающеес  тем, что, с целью повьщ ени  надежности устройства, в устройство . введены блок управлени , второй блок формировани  адреса, информационные входы первого и щторого

блоков формировани  адреса  вл ютс  информационными входами первой группы устройства, адресные выходы второго блока формировани  адреса соединены с адресными входами третьей группы блока оперативной пам ти, первый управл ющий выход блока управлени  подключен к входу стробировани  блока выделени  каналов, синхровход блока выделени  каналов  вл етс  входом синхросигналов устройства , управл ющий выход блока выделени  каналов подключен к первому управл ющему входу блока управлени , второй управл ющий выход блока управлени  подключен к входу разрешени  чтени  блока оперативной пам ти , третий управл ющий выход блока управлени  подключен к входу разрешени  записи блока оперативной пам ти , четвертый управл ющий выход блока управлени   вл етс  управл ющим выходом устройства, п тый и тестой управл ющие выходы блока управлени  подключены к управл ющим входам первого и второго блоков формировани  адреса соответственно, седьмой и восьмой управл ющие выходы блока управлени  соединены с входами перезаписи первого и второго блоков формировани  адреса соответственно , дев тый и дес тый выходы блока управлени  подключены к счетным входам первого и второго блоков формировани  адреса соответственно, управл ющие выходы первого и второго блоков формировани  адреса подключены к второму и третьему управл ющим входам блока управлени  соответственно , одиннадцатый и двенадцатый выходы блока управлени  подключены к первым входам разрешени  записи первого и второго блоков фор .мировани  адреса соответственно, тринадцатый и четырнадцатый выходы блока управлени  подключены к вторым , входам разрешени  записи первого и второго блоков формировани  адреса соответственно, тактовый вход блока управлени   вл етс  тактовым входом устройства, информационные входы первой группы блока управлени   вл ютс  информационными входами второй группы устройства, стробирующий вход блока управлени   вл етс  стробирующим входом устройства, информационные входы второй группы  вл ютс  информационными входами третьей группы устройства, управл ющий вход 7 блока выделени  каналов  вл етс  управл ющим входом устройства. 2, Устройство по п. 1, отли чаю m е е с   тем, что блок управлени  содержит дешифратор, шест элементов И, два элемента ИЛИ, эле мент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент задержки , три элемента НЕ, информаци онные входы дешифратора  вл ютс  ин формационными входами первой группы блока, синхронизирующий вход дешифратора и вход первого элемента НЕ  вл ютс  стробирующим входом блока первые входы п того и шестого элементов И соединены с выходом первого элемента НЕ, вторые входы первого , второго, п того и шестого элементов И и второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ  вл ютс  информацион ными входами второй группы блока, первый вход элемента ИСКЛЮЧАЮЩЕЕ Ш первые входы третьего и четвертого элементов И, вход третьего элемента НЕ  вл ютс  первым управл ющим входом блока, первые входы первого и второго элементов И соединены с выходом третьего элемента НЕ, вход второго элемента НЕ, третий вход первого элемента И и второй вход третьего элемента И  вл ютс  тактовым входом блока, третий вход второго элемента И и второй вход четвертого элемента И подключены к выходу второго элемента НЕ, выход тре тьего элемента И и вход элемента задержки  вл ютс  шестым управл ющим выходом блока, выход элемента задержки  вл етс  первым у правл ющиМ выходом блока, выход первого эл мента И, выход второго элемента И, выход четвертого элемента И, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ  вл ютс  п тым, дев тым, дес тым, четвертым управл ющими выходами блока соответственно , первый вход первого эле мента ИЛИ  вл етс  вторым управл ющим входом блока управлени , первый вход второго элемента ИЛИ  вл 62 етс  третьим управл ющим входом блока управлени , первый выход дешифратора подключен к второму входу первого элемента ИЛИ и  вл етс  одиннадцатым управл ющим выходом блока, выход первого элемента ИЛИ  вл етс  седьмым управл ющим выходом блока , четвертый выход дешифратора подключен к второму входу второго элемента ИЛИ и  вл етс  двенадцатым управл ютигм выходом блока, второй и третий выходы дешифратора  вл ютс  тринадцатым и четырнадцатым управл ющими выходами блока соответственно, выход, второго элемента ИЛИ  вл етс  восьмым управл ющим выходом блока управлени , выход п того элемента И, выход шестого элемента И  вл ютс  вторым и третьим управл ющими выходами блока соответственно. 3. Устройство по п. 1, о т л и;чающеес  тем, что блок фор;мировани  адреса содержит счетчик, блок элементов И, блок сравнени , первый и второй регистры, информационные входы первого и второго регистров  вл ютс  информационными входами блока, управл ющие входы первого и второго регистров  вл ютс  первым и вторым входами разрешени  записи соответственно, информационные выходы первого регистра соединены С информационными входами счетчика, счетный вход которого  вл етс  счетным ВХОДОМ блока, управл ющий вход счетчика  вл етс  входом перезаписи блока, выходы счетчика подключены к информационным входам первой группы блока сравнени  и блока элементов И, информационные выходы второго регистра соединены с информационными входами второй группы блока сравнени , выход которого  вл етс  управл ющим выходом блока, управл ющий вход блока элементов И  вл етс  управл ющим входом блока, информационные выходы блока элементов И  вл ютс  адресными выходами блока.

.2

От 7Х

.З

cw

Фиг. 5