SU1298799A1 - Устройство управлени блоками пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при разработке устройств управлени  блоками пам ти, используемых в составе процессора цифровой вычислительной мап1ины. Целью изобретени   вл етс  повышение быстродействи  устройства. Устройство содержит буферный регистр, входной и выходной регистры, первый и второй регистры адреса, блок сравнени , дешифратор, счетчик первый и второй элементы И, элемент И - НЕ, блок синхронизации. Повышение быстродействи  устройства достигаетс  за счет обеспечени  в режиме отражени  к разным блокам пам ти возможности выдачи последовательных сигналов обращени  через интервалы времени, меньшие, чем длительность циклоЕ обращени  к блокам пам ти. 3 ил. IND 00 ;о со

Description

Изобретение относитс  к вычислительной технике и может быть использовано при разработке устройств управлени  блоками пам ти, используемых в составе процессора цифровой вычислительной машины.

Целью изобретени   вл етс  повышение быстродействи  устройства.

На фиг. 1 представлена схема устройства управлени  группой блоков пам ти; на фиг. 2 - схема блока синхронизации; на фиг. 3 временна  диаграмма работы устройства .

Устройство управлени  гругпюй блоков па- м ти (фиг. 1) содержит буферный регистр I, информационные и управл югцнй входы которого соединены соответственно с первыми информационными входами 2 устройства и первым выходом 3 блока 4 синхронизации, первый, второй и третий входы которого  вл ютс  соответственно входами 5, 6 и 6i сигналов «Чтение, «Запись и «Синхронизаци  устройства, выходной регистр 7, выходы которого соединены с информационными выходами 8 устройства, а управл ющий вход - с вторым выходом 9 блока 4 синхронизации , третьим выходом 10 подключенного к управл ющему входу дешифратора 1 1 выбора блока пам ти, выходы которого  вл ютс  выходами 12 обращени  устройства, а информационные входы соединены с адресными выходами 13 устройства и выхода.ми первого регистра 14 адреса, информационные входы которого  вл ютс  адресными входами 15 устройства, а управл ющий вход подключен к четвертому выходу 16 блока 4 синхронизации, входной регистр 17, выходы которого  вл ютс  вторыми информационными выходами 18 устройства, а информационные и управл ющий входы соединены соответственно с вторыми информационными входами 19 устройства и п ты.м выходом 20 блока 4 синхронизации, шестой и седьмой выходы которого  вл ютс  соответственно выходами 21 и 22 сигналов «Чтение и «Запись устройства, второй регистр 23 адреса, блок 24 сравнени , первый 25 и второй 26 элементы И, счетчик 27 и первый элемент И - НЕ 28. Причем входы первого элемента И 25 св заны с восьмым выходом 29 блока, 4 синхронизации , дев тым выходом 30 подключенного к первому входу второго элемента И 26, выход элемента И - НЕ 28 св зан с четвертым входом 31 блока 4 синхронизации.

Блок 4 синхронизации (фиг. 2) содержит кольцевой регистр 32 сдвига, элементы ИЛИ 33-37, элемент И -НЕ 38, элементы НЕ 39 и 40, элементы И 41-49, вход 50.

Работа устройства управлени  группой блоков пам ти осуществл етс  следующим образом.

В исходном состо нии в кольцевом регистре 32 сдвига (например, двенадцатиразр дном ) записана «1 (логическа  единица) в

5

одном из разр дов. При поступлении синхросигналов через элемент И 44 с входа 4 синхронизации устройства па управл ющий вход регистра 32 «1 будет последовательно пе- реписыватьс  из одного разр да в другой, осуществл   движение по «кольцу. При движении «1 по разр дам регистра 32 вырабатываютс  единичные потенциалы на соответствующих выходах элементов ИЛИ 34-37. Так, «1 на выходе элемента ИЛИ 35 по в л етс  при наличии «1 в первом или седьмом разр дах регистра 32, на выходе элемента ИЛИ 36 - при «1 в третьем или дев том разр дах, на выходе элемента ИЛИ 37 - при «1 в п том или один5 надцатом разр дах, на выходе элемента ИЛИ 34 - при «1 в шестом или двенадцатом разр дах. Интервал времени, в течение которого «1 в кольцевом регистре 32 сдвига проходит все разр ды, равен длительности цикла обраш.ени  к блокам па.м ти.

0 Работа начинаетс  с поступлени  из процессора на вход 15 устройства адреса  чейки блока пам ти, к которой должно быть произведено обращение, и выдачи на вход 5 сигнала «Чтение или выдачи на вход 6 сигнала «Запись. Выработка сигнала «Чтение («Запись) и адреса осуществл етс  в определенные моменты времени, просинхронизо- вапные к работе устройства, что может быть достигнуто, например, за счет использовани  регистра 32 в качестве программнод го датчика процессора.

Сигпал «Чтение, характеризующий начало отработки устройством режима чтени  информации из блока пам ти, непосредственно и через элемент ИЛИ 33 поступает на входы элементов И 46, 47, 49 и 41. При

5 его совпадении на входах элементов И 46, 47, 49 и 41 с сигналами с выходов элементов ИЛИ 37, 35 и 36 вырабатываютс  соответственно сигналы на выходах 16, 22, 10 и 20 блока 4 синхронизации. По заднему фронту сигнала на выходе 16 блока 4 осу0 ществл етс  прием, адреса  чейки блока пам ти на регистр 14. Сигнал с выхода 21 поступает в блоки пам ти, определ   их работу в режиме чтени .

Сигнал на выходе 10 блока 4 синхронизации осуществл ет сброс счетчика 27 и стробирование дешифратора 1 1, обеспечива  формирование на одном из его выходов обращени  к блоку пам ти. Выход, на котором по вл етс  сигнал обращени , определ етс  в зависимости от значени  адреса, приQ сутствующего на информационном выходе дешифратора 11. Кроме того, задним фронтом сигнала на выходе 10 блока 4 производитс  перепись значени  адреса с регистра 14 на регистр 23. По влению сигнала на выходе 10 блока 4 всегда предшествует сигнал,

5 вырабатываемый вторым элементом И-НЕ 38 на выходе 30 блока 4 и поступающий через элемент И 26 на вход сброса регистра 23. После приема адреса на ре5

гистр 23 на входах блока 24 сравнени  оказываютс  одинаковые сигналы, что -приводит к по влению на его выходе единичного потенциала, поступающего на вход 10 блока 4 синхронизации.

Разр дность регистра 23 и соответственно количество разр дов, поступающих с регистров 23 и 14 на входы блока 24 сравнени , определ ютс  числом разр дов в адресе , необходимых дл  задани  различных номеров блоков пам ти, к которым осущест- вл етс  обращение. Например, при наличии в группе выходов 8 блоков пам ти емкостью по 8К слов каждый дл  задани  номера, при шестнадцатиразр дном адресе, достаточно трех старших разр дов адреса. По сигналу на выходе 20 блока 4 синхронизации , которым заканчиваетс  режим однократного чтени , осуществл етс  прием информации, считанной из блока пам ти, на регистр 17 и выдача ее в процессор по выходу 18.

Сигнал «Запись, характеризующий начало отработки устройством режима записи информации в блок пам ти, непосредственно и через элемент ИЛИ 33 поступает на входы элементов И 48, 42, 43, 46 и 47. При его совпадении на элементах И 49, 42, 43, 46 и 47 с сигналами с выходов элементов ИЛИ 37, 35 и 36 вырабатываютс  соответствующие сигналы на выходах 16, 10, 22 3 и 9 блока 4 синхронизации. Сигнал с выхода 22 поступает в блоки пам ти, определ   их работу в режиме записи. Сигналами на выходах 3 и 9 блока 4 синхронизации осуществл етс  прием информации , запись которой необходимо произвести дл  промежуточного хранени  на регистр 1 и затем на регистр 7 дл  выдачи в блоки пам ти по информационному выходу 8. Действи  сигналов на выходах 16 и 10 аналогичны рассмотренным в ре жиме чтени .

Интервал времени от выдачи сигнала обращени  до приема считанной информации на регистр 17 в режиме чтени  или соот- ветствующий интервал времени в режиме записи ,  вл ющийс  временем чтени  (записи ) информации в блок пам ти, определ ет фактическую зан тость адресной и числовых магистралей 13, 19 и 8. Указанный интервал времени значительно меньще цикла обращени  к блокам пам ти. По истечению этого времени процессор обеспечивает поступление нового значени  адреса  чейки блока пам ти на вхОд 15 устройства и выдачу сигнала «Чтение или «Запись на соответствующие входы 5 или 6 устройства. По сигналу на выходе 16 блока 4 осуществл етс  прием нового значени  адреса на регистр 14.

В случае, если вновь прин тый адрес принадлежит другому блоку пам ти группы, а не тому, к которому производилось предыдущее обращение, на выходе блока 24 сравнени  оказываетс  низкий уровень (ло-

5

0

5

0

гический ноль), он поступает на вход 32 блока 4 и блокирует прохождение сигналов через элемент И 45, подтвержда  нулевой уровень на выходе 29 блока 4. Да, 1ьней- ша  работа устройства не отличаетс  от рассмотренной.

В случае, если прин тый на регистр 14 адрес принадлежит блоку пам ти, к которому производилось предыдущее обращение, и интервал времени от момента его выдачи меньше , чем цикл обращени  блока пам ти, то и после приема адреса на регистр 14 на выходе блока 24 сравнени  присутствует высокий потенциал (логическа  единица). При совпадении высоких уровней сигналов на всех входах элемента И 45 по вл етс  единичный уровень на его выходе. Поступа  через элемент НЕ 40 на вход элемента И 44, он блокирует поступление синхросигналов на вход регистра 32 и разрешает их прохождение через элемент И 25 на счетный вход счетчика 27.

На счетчике 27 обеспечиваетс  формирование выдержки времени до момента, когда будет возможна выдача повторного обращени  к блоку пам ти без нарушени  временной диаграммы его функционировани . После поступлени  шести импульсов на выходах счетчика 27, св занных с элементом И - НЕ 28, по вл етс  потенциал логической единицы. На выходе элемента И - НЕ 28 вырабатываетс  сигнал низкого уровн , осуществл ющий через элемент И 26 сброс регистра 23 и юступающий на вход 31 блока 4, обеспечива  по вление нулевого уровн  сигнала на выходе элемента И 45. При этом разрешаетс  прохождение синхросигналов на управл ющий вход регистра 32 и запрещаетс  их поступление на счетный вход счетчика 27. .

Claims (1)

1. Формула изобретени 

   Устройство управлени  блоками пам ти, содержащее блок синхронизации, первый, второй, третий, четвертый и п тый выходы которого соединены соответственно с управл ющими входами буферного регистра, выходного регистра, дещифратора, первого регистра адреса и входного регистра, первый, второй и третий входы блока синхронизации  вл ютс  соответственно входами чтени , записи и синхронизации устройства, а шестой и седьмой выходы - выходами чтени  и записи устройства, информационные входы буферного регистра  вл ютс  информационными входами первой группы устройства , а выходы подключены к информационным входам выходного регистра, выходы которого  вл ютс  информационными выходами первой группы устройства, информационные входы и выходы входного регистра  вл ютс  информационными входами и выходами второй группы устройства, информационные входы первого регистра адреса  вл ютс  адресными входами устройства, а выходы соединены с информационными входами дешифратора и  вл ютс  адресными выходами устройства, выходы дешифратора  вл ютс  выходами обрашени  устройства, отличающеес  тем, что, с целью повышени  быстродействи  устройства, в него введены второй регистр адреса, блок сравнени , первый и второй элементы И, счетчик и элемент И-НЕ, причем входы первого элемента И соединены с входом синхронизации устройства и с восьмым выходом блока синхронизации , а выход подключен к счетному входу счетчика, вход сброса которого

   соединен с входом сброса второго регистра адреса и с третьим выходом блока синхронизации, а одни из выходов подключены к входам элемента И-НЕ, выход которого соединен с четвертым входом блока синхронизации и с первым входом второго элемента И, второй вход которого подключен к дев тому выходу блока синхронизации, а выход соединен с управл ющим входом второго регистра адреса, информационные входы которого подключены к адресным выходам устройства и к входам первой группы блока сравнени , входы второй группы которого соединены с выходами второго регистра адреса, а выход подключен к п тому входу блока синхронизации.

   Z2

   J

   9

   «J/7 /

   ,

   2/7

   21

   Синхросигна/ й/

   Rbtxoffbi J2 регистра

   Чтение (запись)

   Синкровкод счетчина 27

   IU

   Обращение л Второму длону пан г OfpauteHue н nepffoMy fyoHi no/iffти

   12 9 30 W/ 3

   20

   Фаг. 2.

   гигллллj-vrin .nJTJ i-