SU1425653A1 - Устройство ранжировани чисел - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах обработки сигналов радио- и гидролокаторов, системах св зи и др. Цель изобретени  - повышение быстродействи  при выводе информации без нарушени  собственного режима работы устройства. Устройство содержит блок управлени  2, блок сравнени  3, буферные регистры 5, 10, оперативный запоминаюпи{й блок б, счетчик 7, генератор тактовых импульсов 8, коммутаторы 4, 9. Анализируемое число последовательно сравниваетс  с числами, записанными в оперативном запоминаюшем блоке 6, причем число из блока 6 вызьшаетс  на первый буферный регистр 5. Блок 6 опрашиваетс  по пор дку следовани  адреса, начина  с самых больших чисел . Как только анализируемое число оказалось больше очередного числа из блока 6, пор док работы устройст ва мен етс : анализируемое число о. & (Л

Description

Iti ю

ел d5

СП

СлЭ

записываетс  ла место вызванного в первый буферный регистр, затем следующее по пор дку число из блока 6 вызываетс  во второй буферный регистр, а на его место записываетс  число из первого буферного регистра, затем по следующему адресу число вызываетс  из блока 6 в первый буферный регистр.

а на его место записываетс  число из второго буферного регистра и т.д. Таким образом, осуществл етс  сдвиг всей информации в блоке 6 на одну единицу адреса. Последнее число (самое меньшее) не записываетс  в блок 6 и отбрасываетс . 1 з,п,ф-лы, 3 ил.

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах обработки сигна лов радио- и гидролокаторов, системах св зи и др.

Цель изобретени  - повышение быстродействи  -при выводе информации без нарушени  собственного режима работы устройства.

На фиг. 1 представлена функциональ на  схема устройства ранжировани ; на фиг. 2 - функциональна  схема блока управлени ; на фиг. 3 - диагр амма напр жений блока управлени .

Устройство ранжировани  содержит : входы 1 анализируемых чисел, блок 2 I управлени , блок 3 сравнени , первый I коммутатор 4, первый буферньй регистр I 5, оперативный запоминающий блок 6,

счетчик 7, генератор тактовых импуль сов (ГТИ) 8, второй коммутатор 9, iвторой буферный регистр 10, вход 11 I начала работы, вход 12 очистки пам - 1ти, вход 13 конца цикла сравнени , выходы 14 числа, выходы 15 номера ранга, вход 16 запроса, входы 17 адреса запроса.

Блок 2 управлени  содержит RS- тригг еры 18-20, элемент ИЛИ 21, элементы И 22 и 23, счетный триггер 24, коммутатор 25, элемент ИЛИ 26, счетный триггер 27, D-триггер 28, элемент И 29, элемент 30 задержки, элемент ИЛИ 31, элемент 32 задержки, входы 33-38, выходы 39-46.

Работу устройства рассмотрим с момента, когда блок 6 уже заполнен данными, размещенными по пор дку вел чины на самом меньшем адресе - самое большое число и далее по убыванию.

На вход 1 поступает анализируемое число А/. При подаче импульса начала

10

15

20

25

30

35

40

работы на вход 11 блок 2 управлени  разрешает подачу импульсов ГТИ 8 на тактовый вход счетчика 7. Одновременно счетчик 7 устанавливаетс  в О. Синхронно (но с некоторой задержкой) с блока 2 .управлени  выдаютс  импульсы на вход записи с первого буферного регистра 5. Информационные слова с выхода блока записываютс  в регистр 5 и сравниваютс  с входным словом AJ. Пока информационные слова с выхода блока 6 больше по величине, чем AJ , олок 2 управлени  удерживает блок 6 в режиме считывани . Наконец на i-м тактовом импульсе входное число А; превьшает i-e число с блока 6. На выходе блока 3 сравнени  кодов по вл етс  сигнал Лог.1 и блок 2 управлени  включает последовательно по каждому импульсу ГТИ 8 режимы считывани  и записи в блок 6 поочередно. На первом цикле записи коммутатор 4 включен в таком положении, что на информационный вход D блока 6 подключаетс  вход 1 и входное число А; Записывае1;с  в блок 6. Перед этим число, которое до того занимало i-ю  чейку пам ти записывалось в регистр 5. После первого цикла записи коммутатор -4 по очереди на каждом следующем цикле записи подключает к ин - формационному входу D блока 6 выход регистра 10. Схема прохождени  информации такова: информаци  с выхода блока 6 записываетс  в регистр 5, а затем в блок 6 записываетс  информаци  из регистра 10 на тот же адрес, на следующем цикле информаци  на блок 6 записываетс  в регистр 10, затем в блок 6 записываетс  информаци  из регистра 5 и т.д. При этой схеме, после того как число А j записывалось

314

в i-ю  чейку пам ти, т6 число, которое было в i-й  чейке записываетс  в i+1-ю, то, которое было в i+1-й  чейке записываетс  в i+2-ю и т.д. Последнее из чисел (самое маленькое) в пам ть больше не попадает (остаетс  в одном из буферных регистров 5 или 10).

Если в начале работы в блок 6 бы- ли установлены нули по всем адресам, то число А с входа 1 сразу же записываетс  в 1-ю  чейку блока 6, следующее число Ajvn , если оно больше А} , записываетс  в 1-ю  чейку, оттеснив Aj; BO вторую, если Aj,,f Aj , то оно записываетс  в 2-ю  чейку. Дл  организации режима обнулени  блока 6 по входу 12 вводитс  импульс очистки пам ти. При этом блок 2 управлени  переводит коммутатор 4 в положение j когда на информационный вход блока 6 подключаетс  логичео ий нуль и нуль записываетс  последовательно по всем адресам блока 6.

Если по входу 16 проходит импульс запроса от внешнего устройства, коммутатор 9 подключает к адресному входу

с выхода триггера 20 поступает на R-входы триггеров 24, 27 и 28 и они разблокируютс  - начинают работу. Кроме того, эта логическа  1 пере водит коммутатор 25 в положение, при котором на шестой выход nocTyi.a ют импульсы триггера 24 (фиг.Зе). Поэтому счетчик 7, на тактовый вход которого с шестого выхода блока 2 постилают импульсы, работает теперь вдвое реже, т.е. длительность каждо го адреса увеличиваетс  вдвое (фиг. Выход триггера 24 объедин етс  с вы дом триггера 19 в элементе ИЛИ 26, по четвертому выходу блока 2 объеди ненный сигнал управл ет режимами записи и считывани  в блок 6 (О - считьшание, 1 - запись, фиг. Зе). 25 В течение первого цикла считывани - записи на инверсном вьпсоде триггера 28 находитс  потенциал логической 1 (фиг.Зд), который поступа  на коммутатор 4 разрешает доступ на ин

блока 6 адрес запроса с входа 17, и блок 6 по выходам 14 выдает требуе- зо Формационные входы D блока 6 входное число. При этом блок 2 управле- ного слова с входов 1, ни  блокирует работу устройства. в конце первого цикла записи в

Рассмотрим работы блока 2 управле- триггер 28 записываетс  1 ни  (фиг.2). Импульс начала работы

по пр мому выходу (О по инверсному) и на

40

(пуск) с входа 11 поступает на S- gg вход триггера 18 (фиг.За) и переводит его в состо ние 1 (фиг.Зв). Эта 1 через элемент ИЛИ 21 поступает на элемент VI 22   разрешает прохождение сигналов с выхода эле 1ента И 23, на входы которого поступают импульсы ГТИ 8 (фиг. Зб) и импульс запроса с входа 16. В отсутствии импульса запроса на входе запроса находитс  логическа  1, импульсы генератора 8 проход т через элемент И 23, и при включении триггера 18 эти импульсы проход т и через элемент И 22, а далее через элемент ИЛИ 31 и элемент 32 задержки на восьмой выход (фиг.Зи). Импульсы генератора 8 с выхода элемента И 22 поступают также на коммутатор 25. Если на- выходе триггера 20 находитс  логический О, то эти импульсы проход т на шестой выход- блока 2 управлени  и далее на тактовый вход счетчика 7. Изменение кодового состо ни  счетчика 7 показано на фиг. За цифрами 0,1,2 .о. Предпопервом выходе блока 2 будет в дальнейшем О (фиг.Зд). Работой коммутатора 4 с этого момента начинает управл ть триггер 27 по второму выходу блока 2 и по третьему выходу, на который поступает сигнал с элемен та И 29. На этот элемент поступает сигнал с инверсного выхода триггера 27 и проходит на выход только при включенном триггере 28 (фиг.Зж и з) с Пока не запустилс  триггер 28 на

втором и третьем выходах блока 2 наход тс  нули, а загем (после запуска триггера 28) осуществл етс  запись информации в блок 6 через коммутатор 4 поочередно с регистра 5 или с регистра 10 (фиг.З). Запись в регистры 5 и 10 должна производитьс  с некоторой задержкой относительно момента смены адреса. Дл  этого установлены элементы 30 и 32 задержки. На их выходах импульсы записи по переднему фронту показаны на фиг. Зи и к. Поскольку запись в регистр 5 производитс  с момента пуска, то на

50

55

ложим, что на адресе 3 сработал блок 3 сравнени  и логическа  1 с выхода этого блока поступает на вход 3 - вход триггера 20 и запускает его (фиг.Зг), При этом логическа  1

10

15

с выхода триггера 20 поступает на R-входы триггеров 24, 27 и 28 и они разблокируютс  - начинают работу. Кроме того, эта логическа  1 переводит коммутатор 25 в положение, при котором на шестой выход nocTyi.a- ют импульсы триггера 24 (фиг.Зе). Поэтому счетчик 7, на тактовый вход которого с шестого выхода блока 2 постилают импульсы, работает теперь вдвое реже, т.е. длительность каждого адреса увеличиваетс  вдвое (фиг.Зв). Выход триггера 24 объедин етс  с выходом триггера 19 в элементе ИЛИ 26, по четвертому выходу блока 2 объединенный сигнал управл ет режимами записи и считывани  в блок 6 (О - считьшание, 1 - запись, фиг. Зе). 25 В течение первого цикла считывани - записи на инверсном вьпсоде триггера 28 находитс  потенциал логической 1 (фиг.Зд), который поступа  на коммутатор 4 разрешает доступ на ин0

зо Формационные входы D блока 6 входного слова с входов 1, в конце первого цикла записи в

триггер 28 записываетс  1

по пр мому выходу (О по инверсному) и на

первом выходе блока 2 будет в дальнейшем О (фиг.Зд). Работой коммутатора 4 с этого момента начинает управл ть триггер 27 по второму выходу блока 2 и по третьему выходу, на который поступает сигнал с элемента И 29. На этот элемент поступает сигнал с инверсного выхода триггера 27 и проходит на выход только при включенном триггере 28 (фиг.Зж и з). Пока не запустилс  триггер 28 на

втором и третьем выходах блока 2 наход тс  нули, а загем (после запуска триггера 28) осуществл етс  запись информации в блок 6 через коммутатор 4 поочередно с регистра 5 или с регистра 10 (фиг.З). Запись в регистры 5 и 10 должна производитьс  с некоторой задержкой относительно момента смены адреса. Дл  этого установлены элементы 30 и 32 задержки. На их выходах импульсы записи по переднему фронту показаны на фиг. Зи и к. Поскольку запись в регистр 5 производитс  с момента пуска, то на

5

элемент 32 задержки импульсы подаюс  с элемента ИЛИ 31, т.е либо татовые импульсы с элемента И 22, либо импульсы триггера 27 с элемента И 29. Когда заканчиваетс  перебор адресов, счетчик 7 по выходу перей нени  сбрасьшает триггеры 18 и 20 (фиго 3 л), триггера 24, 27 и 28 блокируютс  и на всех выходах блока (кроме 39) устанавливаютс  нули. Блок 2 переходит в режим ожидани  следующего импульса пуска с входов

В режиме очистки(обнулени ) блока 6 на четвертый вход блока 2 подаетс  импульс с входа 12 на S-вход триггера 19. На выходе триггера 19 по вл етс  1, котора  переводит коммутатор 4 в положение, когда на входы блока 6 подаютс  нули. Одновременно та же 1 через элемент ИЛИ 26 включает режим записи в блок 6 и через элемент ИЛИ 21 разрешает подачу так- Iтовых импульйов через элемент И 23, элемент И 22 и коммутатор 25 на шес I той.выход. Счетчик 7 отсчитывает 1все адреса блока 6 (при этом по ним I записываютс  нули) и по переполне- нию сбрасывает триггер 19 в нул#з. 1Режим очистки окончен. : в режиме запроса на п тый вход |блока 2 вместо 1 поступает логи- ческий О, элемент И 23 блокирует- :с . Если устройство в этот момент работало, то его работа приостанавливаетс  до конца импульса запроса, ибо тактовые имп 91ьсы перестают по- :ступать и на триггеры 24, 27 и 28, на шестой выход через коммутатор |25 ( чем самым останавливаетс  счет чик 7)i Таким образом, импульс запроса может в любой момент остано вить работу устройства и запросить данные, которые выдаю1тс  сразу же при подаче адреса запроса.

ормула изобретени 

Claims (2)

1. Устройство ранжировани  чисел, содержащее генератор тактовых импуль- 50 сов, счетчик, первый буферный регистр, блок сравнени , первый коммутатор, основной блок пам ти и блок управлени  , причем вход начала работы устройства соединен с первым входом блока управлени  и входом установки в нулевое состо ние счетчика, выходы разр дов которого  вл ютс  выходами номера ранга устройства, входы сигна

лизируемого числа устройства соединены с информационными входами первой группы первого коммутатора и входами первой группы блока сравнени , входы второй группы которого соединены с выходами разр дов первого буферного регистра и информационными входами второй группы первого коммутаторар выходы которого подключены к информационным входам основного блока пам ти , выходы которого  вл ютс  выходами числа устройства и соединены с информационными входами первого буферного регистра;, выход - генератора тактовых импульсов соединен с вторым входом блока управлени , первыйj, второй и третий.выходы которого подключены к управл ющим входам первого коммутатора, выход блока сравнени  соединен с третьим входом блока управлени , выход переполнени  счетчика  вл етс  выходом конца цикла сравнени  устройства и соединен с четвертым входом блока управлени j

отличающеес  тем, что, с целью повышени  быстродействи , основной блок пам ти вьшолнен в виде оперативного запоминающего блока

и в устройство введены второй буферный регистр и второй коммутатор, причем выходы оперативного запоминающего блока соединены дополнительно с информационными входами второго

буферного регистра; выходы разр дов которого соединены с информационными входами третьей группы первого коммутатора, информационные входы четвертой группы.которого соединены с входом логического нул  устройст

ва, ВЫХОДЕ) разр дов счетчика соединены с информационными входами первой группы второго коммутатора, информационные входы второй группы которого  вл ютс  входами адреса запроса устройства , а выходы соединены с адресными входами оперативного запоминающего блока, вход запроса устройства соединен с управл ющим входом второ-„ го коммутатора и п тым входом блока управлени , шестой вход которого подключен к входу очистки пам ти устройства, а четвертый выход соединен с четвертым управл ющим входом первого коммутатора, п тый, шестой седьмой и восьмой выходы блока управлени  соединены соответственно с входом управлени  записью оперативного запоминающего блока, счетным

входом счетчика и с мхро-входами второго и первого буферных регистров.

2. Устройство по п.1, о т л и - с чающеес  тем, что блок управлени  содержит три RS-триггера, два счетных триггера, D-триггер, три элемента И, три элемента ИЛИ, два элемента задержки и коммутатор, причем 10 первый вход блока управлени  соединен с входом установки в единичное состо ние первого RS-триггера, выход которого соединен с первым входом

равлени , а его инверсный выход подключен к первому входу третьего элемента И, выход которого  вл етс  тре тим выходом блока управлени  и соеди нен с вторым входом второго элемента ИЛИ, второй вход блока управлени  подключен к первому входу второго элемента И, выход которого соединен с вторым входом первого элемента И, третий блока управлени  нен с входом установки в единичное состо ние второго RS-триггера, вход О

установки в и которого  вл етс  первого элемента ИЛИ, выход которого. 15 четвертым входом блока управлени  и

О

подключен к первому входу первого элемента И, выход которого- соединен со счетным входом первого счетного триггера, первым входом второго элемента ИЛИ и первым информационным входом коммутатора, второй информационный вход которого соединен-с выходом первого счетного триггера, первым входом третьего элемента ИЛИ и счетным входом второго счетного триггера, вход установки в О которого соединен с выходом второго RS- триггера, управл ющим входом коммутатора , входами установки в О первого счетного триггера и D-триггера. и D-входом D-триггера, инверсный выход которого,  вл етс  первым выходом блока управлени , пр мой выход второго счетного триггера соединен с входом первого элемента задержки и  вл етс  вторым выходом блока уп20

соединен с входами установки.в первого и третьего RS-триггеров, п тый вход блока управлени  подключен к второму входу второго элемента И, а шестой - к входу установки в единичное состо ние третьего RS-триггера , выход которого  вл етс  четвертым выходом блока управлени  и подключен к вторым входам первого и 25 третьего элементов И, выход третьего элемента И  вл етс  п тым выходом блока управлени , выход коммутатора  вл етс  п тым выходом блока управле ни  и соединен с синхровходом D-триг гера, пр мой выход которого соединен с вторым входом третьего элемента И выход первого элемента эадержки  вл  етс  седьмым выходом блока управлени , выход второго элемента ИЛИ через второй элемент задержки  вл етс  восьмым выходом блока управлени .

30

35

равлени , а его инверсный выход подключен к первому входу третьего элемента И, выход которого  вл етс  тре- тим выходом блока управлени  и соединен с вторым входом второго элемента ИЛИ, второй вход блока управлени  подключен к первому входу второго элемента И, выход которого соединен с вторым входом первого элемента И, третий блока управлени  нен с входом установки в единичное состо ние второго RS-триггера, вход О

установки в и которого  вл етс  четвертым входом блока управлени  и

О

0

соединен с входами установки.в первого и третьего RS-триггеров, п тый вход блока управлени  подключен к второму входу второго элемента И, а шестой - к входу установки в единичное состо ние третьего RS-триггера , выход которого  вл етс  четвертым выходом блока управлени  и подключен к вторым входам первого и 5 третьего элементов И, выход третьего элемента И  вл етс  п тым выходом блока управлени , выход коммутатора  вл етс  п тым выходом блока управлени  и соединен с синхровходом D-триггера , пр мой выход которого соединен с вторым входом третьего элемента И, выход первого элемента эадержки  вл етс  седьмым выходом блока управлени , выход второго элемента ИЛИ через второй элемент задержки  вл етс  восьмым выходом блока управлени .

0

5