SU1727127A1 - Устройство дл вывода информации - Google Patents

Abstract

Изобретение может быть использовано в управл ющих вычислительных комплексах в качестве функционального расширител  дл  сопр жени  с управл емой системой. Цель изобретени  состоит в расширении функциональных возможностей устройства за счет реализации изменени  пор дка следовани  битов в преобразуемом блоке информации . Необходимый пор док следовани  битов задаетс  соответствующим программированием посто нного запоминающего устройства с возможностью многократного программировани . Устройство содержит три счетчика, дешифратор, п ть элементов ИЛИ, восемь элементов И, три элемента ИЛИ-НЕ, два элемента И-НЕ, три блока пам ти, регистр сдвига, триггер 4 элемент задержки. 4 ил.

Description

Изобретение относитс  к вычислительной технике и автоматике, может быть использовано в управл ющих вычислительных комплексах в качестве функционального расширител  дл  сопр жени  с управл емой системой.

Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет изменени  пор дка следовани  битов в преобразуемом блоке информации.

На фиг. 1 приведена функциональна  схема предлагаемого устройства; на фиг. 2 - временна  диаграмма работы устройства при выводе первого байта данных от ЭВМ; на фиг. 3 - временна  диаграмма работы устройства по преобразованию первого байта в последовательный код в моменты выдачи первого бита (логическа  1) и второго бита (логический О) и записи их; на фиг. 4 - временна  диаграмма работы устройства по формированию первого байта в моменты выдачи седьмого (логическа  1) и восьмого (логический О) битов.

Устройство дл  вывода информации содержит вход информации 1 данных устройства , первый вход 2 синхронизации, второй вход 3 синхроимпульсов, вход 4 начальной установки, счетчик 5, дешифратор 6, элемент ИЛИ 7, элементы И 8, 9, элемент ИЛИ 10, счетчики 11f 12, элемент НЕ 13, первый блок пам ти (статическое запоминающее устройство) 14, элемент ЙЛИ-НЕ 15, элемент ИЛИ 16, элемент ИЛИ-НЕ 17, элемент И 18, триггер 19, регистр сдвига 20, второй блок пам ти (посто нное запоминающее устройство с возможностью многократного программировани ) 21, элемент И 22, третий блок пам ти (статическое оперативное запоминающее устройство) 23, элемент НЕ 24, элемент ИЛИ-НЕ 25, элемент И 26. элеN4

Ю VI

Ю si

ент И 27, элемент И 28. элемент ИЛИ 29, ыход 30 синхроимпульсов устройства, выод 31 данных устройства, элемент ИЛИ 32, лемент задержки 33, элемент И 34.

На фиг. 2 приведены временные диагаммы сигнала 35 байта данных на входе 2 стройства, сигнала 36 синхроимпульса от ВМ, сигнала 37 на первом выходе счетчика 12, сигнала 38 на выходе элемента ИЛИ-НЕ

13. :.. .... ;

На фиг. 3 приведены временные диаграммы сигнала 39 на входе 2 устройства, сигнала 40 на первом выходе счетчика 11, сигнала 41 на втором выходе счетчика 11, сигнала 42 на третьим выходе счетчика 11, сигнала 43 на первом выходе счетчика 12, сигнала 44 данных на выходах блока (ОЗУ) 14, сигнала 45 на выходе элемента И 34, сигнала 46 на выходе элемента задержки 33, сигнала 47 данных на восьмом выходе регистра 20, сигнала 48 данных на выходах ППЗУ 21.

На фиг. 4 приведены временные диаграммы сигнала 49 на входе 2 устройства, сигнала 50 на первом выходе счетчика 11, сигнала 51 на втором выходе счетчика 11, сигнала 52 на третьем выходе счетчика 11, сигнала 53 на первом выходе счетчика 12, сигнала 54 на выходе элемента И 28, сигнала 55 данных на выходах ППЗУ 21, сигнала

56на выходе данных блока (ОЗУ) 23, сигнала

57на выходе элемента задержки 33, сигнала 58 данных на выходе 31 устройства.

Устройство работает следующим образом .

ЭВМ выдает сигнал начальной установки , который приводит устройство в исходное состо ние. На вход 2 устройства от ЭВМ посто нно выдаютс  импульсы. Далее ЭВМ последовательно, байт за байтом, выдает блок информации, поступающий на вход 1 устройства, причем одновременно с выдачей каждого байта на вход 3 устройства от ЭВМ выдаетс  24, элемент ИЛИ-НЕ 25, элемент И 26, элемент И 27, элемент И 28, .элемент ИЛИ 29, выход 30 синхроимпульсов устройства, выход 31 данных устройства, элемент ИЛИ 32, элемент задержки 33, элемент И 34.

На фиг. 2. приведены временные диаграммы сигнала 35 байта данных на входе 2 устройства, сигнала 36 синхроимпульса от ЭВМ, сигнала 37 на первом выходе счетчика 12, сигнала 38 на выходе элемента ИЛИ-НЕ 13.

На фиг. 3 приведены временные диаграммы сигнала 39 на входе 2 устройства, сигнала 40 на первом выходе счетчика 11, сигнала 41 на втором выходе счетчика 11, сигнала 42 на третьем выходе счетчика 11.

сигнала 43 на первом выходе счетчика 12, сигнала 44 данных на выходах блока (ОЗУ) 14, сигнала 45 на выходе элемента И 34, сигнала 46 на выходе элемента задержки 33, сигнала 47 данных на восьмом выходе регистра20 . сигнала 48 данных на выходах ППЗУ

21.. ... ,. .. . .

На фиг. 4 приведены временные диаграммы сигнала 49 на входе 2 устройства,

сигнала 50 на первом выходе счетчика 11, сигнала 51 на втором выходе счетчика 11, сигнала 52 на третьем выходе счетчика 11, сигнала 53 на первом выходе счетчика 12, сигнала 54 на выходе элемента И 28, сигнала 55 данных на выходах ППЗУ 21, сигнала

56на выходе данных блока (ОЗУ) 23, сигнала

57на выходе элемента задержки 33, сигнала

58данных на выходе 31 устройства,

Устройство работает следующим образом .

ЭВМ выдает сигнал начальной установки , который приводит устройство в исходное состо ние. На вход 2 устройства от ЭВМ

. посто нно выдаютс  импульсы. Далее ЭВМ последовательно, байт за байтом, выдает блок информации, поступающий на вход 1 устройства, причем одновременно с выдачей каждого байта на вход 3 устройства от

ЭВМ выдаетс  синхроимпульс. Счетчик 12 подсчитывает синхроимпульсы и формирует адреса, по которым байты от ЭВМ записываютс  в блок 14. По окончании выдачи информации из ЭВМ элементы устройства,

кроме счетчика 5, привод тс  в исходное состо ние. Затем счетчики 11 и 12, подсчитыва  импульсы со входа 2 устройства, формируют адреса, поступающие на адресные входы блоков 14 и 21. Байты, считанные из

блока 14 на регистре 20, преобразуютс  из параллельного кода в последовательный и побитно подаютс  на вход данных блока 23. Одновременно с этим, по тем же адресам происходит обращение в блок 21. Данные , считанные из него, подаютс  на адресные входы блока 23. Таким образом, происходит перекодирование информации, при котором измен етс  пор док следовани  битов в преобразуемом блоке информации . Вид преобразовани  исходного блока информации определ етс  программированием блока 23. Преобразованна  информаци  оказываетс  записанной в блок 23. который имеет организацию Рх1, где Р емкость ОЗУ. По каждому адресу в блоке 23 расположена  чейка, в которую записываетс  один бит информации. По окончании перекодировани  счетчики 11, 12, регистр 20, триггер 19 привод тс  в исходное состо ние .

Далее осуществл етс  преобразование последовательного кода ич блока 23 в параллельный код на регистре 20 с выдачей его на выходы 31 устройства. При выдаче каждого байта на выходе 30 устройства формируютс  синхроимпульсы, что позвол ет выводить преобразованный блок информации из устройства в том же виде и с таким же синхроимпульсом, как из ЭВМ. По окончании выдачи преобразованного блока информации работа устройства приостанавливаетс . Новый цикл преобразовани  информации начинаетс  выдачей ЭВМ сигнала начальной установки и описанный процесс повтор етс .

Рассмотрим работу устройства подробно. От ЭВМ на вход 4 устройства подаетс  логическа  1 - сигнал начальной установки. Счетчик 5 устанавливаетс  в исходное состо ние, код 0000 с его выходов преобразуетс  в логическую 1 на первом выходе дешифратора 6, котора  через элемент ИЛИ 16 подаетс  на входы установки в состо ние логической О счетчиков 11 (через элемент ИЛИ 32), 12, триггера 19 и регистра 20, привод  их в исходное состо ние, Одновременно с этим, логическа  1.с первого выхода дешифратора 6 поступает через элемент ИЛИ 29 на счетный вход счетчика 5, Содержимое счетчика 5 увеличиваетс  на единицу, соответственно на втором выходе дешифратора 6 по вл етс  логическа  1. Логическа  1 со второго выхода дешифрэ тора 6 подаетс  на вход элемента И 9, разреша  прием синхроимпульсов от ЭВМ. Кроме того, эта логическа  1 инвертируетс  на элементе ИЛИ-НЕ 15, логический 0 с выхода которого подаетс  на инверсный вход выбора микросхемы блока 14. В описанном состо нии устройство находитс  до прихода первого синхроимпульса от ЭВМ.

Первый синхроимпульс от ЭВМ в виде логической 1 инвертируетс  на логическом элементе НЕ 13 и в виде логического О поступает на инверсный вход режима блока 14, перевод  его в режим записи. Одновременно с этим логическа  1 с выхода элемента И 9 через элемент ИЛИ 10 подаетс  на счётный вход счетчика 12. На выходе счетчика 12 по вл етс  первый адрес, поступающий на адресные входы блока 14, Первый байт преобразуемого блока.инфор- мации, выданной ЭВМ вместе с первым синхроимпульсом , записываетс  по, первому адресу в блок 14. Далее описанный процесс повтор етс  по мере поступлени  следующих байтов от ЭВМ и синхроимпульсов.

В процессе счета адреса с выходов счетчика 12 поступают еще и на адресные входы блока 21, что вызывает по вление ни его

выходах до ДК+1 кода, часть которого (разр ды ДО...ДК) подаетс  на адресные входы блока 23. Так как на инверсный вход выбора микросхемы блока 23 с элемента ИЛИ-НЕ 5 25 подана логическа  1, то считывани  по этом адресам не происходит.

При программировании блока 21 заранее известно количество байтов в передаваемом от ЭВМ блоке информации, поэтому

0 по адресу С, где С - число байтов в блоке информации, записан код, содержащий логическую 1 в старшем разр де.

При этом по предыдущим адресам были записйны коды, не содержащие логическую

5 1 в старшем разр де.

Таким образом, после прихода последнего синхроимпульса от ЭВМ последний байт записываетс  по адресу. С, а на старшем выходе блока 21 по вл етс  логическа 

0 1, котора  подаетс  на вход элемента и 22 и разрешает прохождение логической 1 со второго выхода дешифратора 6 через элемент ИЛИ 29 на счетный вход счетчика 5. После этого содержимое счетчика 5 уве5 личиваетс  на единицу и логическа  1 по-  вл етс  на третьем выходе дешифратора 6 и подаетс  через элемент ИЛИ 16 на входы установки в состо ние логической О счетчиков Я {через элемент ИЛИ 32) 12, тригге0 ра 19 и регистра 20, привод  их в исходное состо ние. Одновременно с этим, логическа  с третьего выхода дешифратора 6 поступает через элемент ИЛИ 29 на счетный вход счетчика 5. Содержимое счетчика 5

5 оп ть увеличиваетс  на единицу и на четвертом выходе дешифратора 6 по вл етс  логическа  1, котора  подаетс  через эле- ментИЛИ на вход элемента И 8. разреша  прием внешних импульсов со входа 2 через

0 элемент И 8 на счетный вход счетчика 11. Кроме того, эта логическа  1 инвертируетс  на элементе ИЛИ-НЁ 15, логический О с выхода которого подаетс  на инверсный вход выбора микросхемы блока 14. Эта же

5 логическа  1 подаетс  на второй вход элемента И 34. Эта же логическа  1 инвертируетс  на элементе ИЛИ-НЕ 25, логический О с выхода которого подаетс  на инверсный вход выбора микросхемы блока 23. Эта

0 же логическа  1  с четвертого выхода дешифратора б инвертируетс  на элементе Н Ё 24, логический О с выхода которого подаетс  на вход режима блока 23, перевод  его в режим записи. Так как от ЭВМ больше не

5 выдаютс  синхроимпульсы, то с выхода элемента НЕ 13 на вход режима блока 14 подаетс  логическа  1, перевод  блок 14 в режим чтени .

Первый импульс, поступивший на вход 2 устройства после по влени  логической

1 на четвертом выходе дешифратора 6, через элемент И 8 подаетс  на счетный вход счетчика 11, который формирует три младших разр да адреса обращени  к блоку 21.

На выходах счетчика 1.1 формируетс  первый адрес - в младшем разр де адреса записана логическа  1, в остальных разр дах - логический ОЛ Логическа  Г первого разр да адреса устанавливает триггер 19 в единичное состо ние, логическа  1 с его выхода подаетс  на вход элемента И 18.

В первых восьми  чейках блока 21 (с , нулевой по седьмую) записаны только нулевые коды, поэтому в ходе выдачи счетчиком 11 первых семи адресов (с первого по седьмой ) в  чейку блока 23 с нулевым адресом записываютс  нулевые коды с выхода старшего разр да регистра 20, то есть выполн ютс  холостые операции.

При поступлении на счетный вход счетчика 11 восьмого импульса на первых трех выходах счетчика 11 по вл ютс  логические О, на четвертом выходе счетчика 11 по вл етс  логическа  1, котора  через элемент ИЛИ 10 поступает на счетный вход счетчика 12, и на его первом выходе по вл етс  логическа  1, котора  приводит счетчик 11 в исходное положение, а на остальных выходах счетчика 12 остаютс  логические О. Первый выход счетчика 12 подключен к первому адресному входу блока 14 и к четвертому адресному входу блока 21, второй выход счетчика 12 подключен ко второму адресному входу блока 14 и к п тому адресному входу блока 21 и так далее, в то же врем  первый выход счетчика 11 соединен с первым адресным входом блока 21, второй выход счетчика 11 соединен со вторым адресным входом блока 21,.третий выход счетчика 11 соединен с третьим входом блока 21. Поэтому, когда на первом выходе счетчика 12 по вл етс  логическа  1, происходит обращение к блоку 14 по первому адресу а к блоку 21 - по восьмому адресу, после чего на выходах блока 14 по вл етс  первый байт преобразуемого блока информации , на выходах 0...К блока 21 по вл етс  адрес дл  записи в блоке 23 одного бита из преобразуемого блока информации.

Одновременно с этим на входы элемента ИЛИ-НЕ 17 поступают логические О с первых трех выходов счетчика 11, а на выходе этого элемента по вл етс  логическа  1й, котора  через элемент И 18 и элемент И 34 подаетс  на вход разрешени  регистра 20, перевод  его в режим записи информации- . Первый байт преобразуемого блока информации записываетс  в регистр 20. С выхода старшего разр да регистра 20 старший бит первого байта подаетс  на вход данных блока 23 и записываетс  по адресу, который подан с выходов блока 21.

На счетный вход счетчика 11 поступает

следующий импульс, и на первом выходе счетчика 11 по вл етс  логическа  1 ив блоке 21 происходит выборка следующего адреса, который подаетс  на адресные входы блока 23. В то же врем  логическа  1 с

первого выхода счетчика 11 поступает на первый вход элемента ИЛИ-НЕ 17, на его выходе по вл етс  логический О, который через элементы И 18 и 34 поступает на вход разрешени  регистра 20, перевод  его в режим сдвига информации.

Логическа  1 с выхода элемента И 8 через элемент задержки 33 подаетс  на динамический вход стробировани  регистра 20 и по ее переднему фронту происходит

сдвиг содержащегос  в регистре 20 байта на один бит в сторону старших разр дов. По вившийс  на выходе старшего разр да бит записываетс  в блок 23 по адресу, поданному на адресные входы блока 23 и с выходов

блока 21.

Описанный процесс будет повтор тьс  до тех пор, когда на четвертом выходе счетчика 11 по витс  логическа  1, а на остальных его выходах по в тс  логические О.

Это произойдет в момент, когда первый байт будет полностью преобразован в последовательный код и записан поразр дно по новым адресам в блок 23. Показани  счетчика 12 увеличатс  на единицу, из блока

14 в регистр 20 записываетс  второй байт и происходит его преобразование.

Когда будет преобразован последний байт, счетчик 12 выдает адрес, по которому

в блок 21 записан код, содержащий логическую 1 в старшем разр де, который уже был использован ранее дл  остановки процесса приема информации от ЭВМ. Логическа  1 со старшего разр да кода

поступает на первый вход элемента И 26, на втором входе которого уже присутствует логическа  1 с третьего выхода дешифратора 6. В результате этого логическа  1 с выхода элемента И 26 через элемент ИЛИ

29 поступает на счетный вход счетчика 5 и на п том выходе дешифратора 6 устанавливаетс  логическа  1, котора  через элемент ИЛИ 16 подаетс  на вход установки в состо ние логического О счетчиков 11 (через элемент ИЛИ 32), 12, триггера 19 и регистра 29, привод  их в исходное состо ние. Одновременно с этим, логическа  Г с п того выхода дешифратора 6 поступает через элемент ИЛИ 29 на счетный вход счетчика 5. Содержимое счетчика 5 увеличиваетс  на

единицу, соответственно на шестом выходе дешифратора 6 по вл етс  логическа  1.

Логическа  1 с шестого выхода дешифратора 6 подаетс  через элемент ИЛИ 7 на второй вход элемента И 8, этаже логи- ческа  1 подаетс  на первый вход элемен- та И 28 и на второй вход элемента И 27, эта же логическа  1 инвертируетс  на элементе ИЛ И-НЕ 25, логический О с выхода которого поступает на инверсный вход выбора микросхемы блока 23. Эта же логическа  1  подаетс  на последний адресный вход блока 21. Старший разр д выхода счетчика 12 соединен с предпоследним адресным входом блока 21, а последний адресный вход блока 21 соединен только с шестым выходом дешифратора 6.

Первый импульс, поступивший на вход 2 устройства после.по влени  логической 1 на шестом выходе дешифратора 6, через элемент И 8 подаетс  на счетный вход счетчика 11, который формирует три младших разр да адреса обращени  к блоку 21. Так как на старший адресный вход блока 21 подана логическа  1 с п того выхода дешиф- ратора 6, то хот  счетчики 11 и 12 формируют те же адреса, что и дл  случа  перекодировани  информации (логическа  1 на четвертом выходе дешифратора 6), но обращение в блок 21 происходит по новым адресам..

Так как на четвертом выходе дешифратора 6 в описываемый момент времени при- сутствует логический О, то с выхода элемента. НЕ 24 на вход режима блока 23 подаетс  логическа  1, перевод ща  его в режим чтени .

В момент поступлени  на счетный вход счетчика 11 первого импульса на адресные шины ППЗУ 21 подаетс  код, содержащий логическую 1 в младшем и в последнем старшем разр де и логические О в остальных разр дах. Происходит обращение к блоку 21, полученный код подаетс  на адресные входы блока 23. Бит информации с выхода блока 21 поступает на сдвиговый вход регистра 20.

Одновременно с этим, логическа  1 в младшем разр де адреса, выдаваемого счетчиками 11 и 12, устанавливает триггер 19 в единичное состо ние, логическа  Т с его выхода подаетс  на второй вход элемента И 18. Кроме того, в это же врем  логический О с выхода элемента ИЛИ-НЕ 17 подаетс  на первый вход элемента И 18. Логический О с выхода элемента И 18 поступает на вход разрешени  регистра-20 через элемент И 34, перевод  его в режим сдвига информации..

Логическа  1 с выхода элемента И 8 через элемент задержки 33 подаетс  на динамический вход стробировани  регистра 20 и по ее переднему фронту происходит сдвиг информации в сторону старших разр дов на один разр д и первый бит с выхода блока 23 записываетс  в регистр 20,

Описанный процесс повтор етс  до тех пор, пока в регистр 20 запишетс  восемь битов информации с выхода блока 23, которые будут присутствовать на выходах 31 устройства . В этот момент на первых трех выходах счетчика 11 будут логические О, а на четвертом выходе счетчика 11 будет логическа  1. Вследствие этого на выходе элемента ИЛИ-НЕ 17 по витс  логическа  1, котора  через элементы И 18 и 28 подаетс  на выход 30 устройства. Таким образом , первый байт преобразованного кода в сопровождении синхроимпульса выдаетс  на выходы устройства.

Процесс выдачи преобразованного кб- да будет повтор тьс  до тех пор, когда выберетс  адрес последнего бита, содержащегос  в блоке 23. По следующему адресу в блок 21 записан код, содержащий логическую 1 в старшем разр де. При этом по предыдущем адресам, кроме ранее описанных случаев, логической 1 в старшем разр де нет. Логическа  1 со старшего выхода блока 21 поступает на первый вход элемента И 27, на втором входе которого уже присутствует логическа  1 с п того выхода дешифратора 6, Логическа  1 с выхода элемента И 27 поступает на вход элемента ИЛИ 29 и далее/подаетс  на счетный вход счетчика 5, который переходит в следующее состо ние и на седьмом выходе дешифратора 6 по вл етс  логическа  1, котора  через элемент ИЛИ 29 поступает на счетный вход счетчика 5. Счетчик 5 переходит в следующее состо ние и работа устройства приостанавливаетс .

Таким образом, предлагаемое устройство позвол ет производить преобразование информации путем изменени  пор дка следовани  битов в преобразуемом блоке информации . ..

Claims (1)

1. Формула и з о б р е т.е н и  

   Устройство дл  вывода информации, содержащее три блока пам ти, три счетчика, регистр сдвига .элементы ИЛИ-НЕ, два элемента И, триггер, первый элемент НЕ. два элемента ИЛИ, элемент задержки, причем информационный вход устройства соединен с информационным входом первого блока пам ти, первый вход синхронизации устройства соединен с первым входом первого элемента И, второй вход синхронизации устройства соединен с первым входом

   второго элемента И и входом элемента НЕ, вход начальной установки устройства соединен с входом сброса первого счетчика, выход первого элемента И соединен с входом элемента задержки и с счетным входом второго счетчика, первый разр дный выход которого соединен с первым входом первого элемента ИЛ И-НЕ, с входом установки триггера и первым адресным входом второго блока пам ти, второй разр дный выход второго счетчика соединен с вторым входом первого элемента ИЛИ-НЕ и с вторым адресным входом второго блока пам ти, тре- тий разр дный выход второго счетчика соединен с третьим входом первого злемен- та ИЛИ-НЕ и с третьим адресным входом второго блока пам ти, четвертый разр дный выход второго счетчика соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выход первого элемента ИЛИ соединен с счетным входом третьего счетчика , первый разр дный выход которого соединен с первым входом второго элемента ИЛИ, с первым адресным входом первого блока пам ти, с четвертым адресным входом второго блока пам ти, второй разр дный выход третьего счетчика соединен с вторым адресным входом первого блока пам ти и с п тым адресным входом второго блока пам ти, группа разр дных выходов третьего счетчика соединена с группой адресных входов первого блока пам ти и с группой адресных входов второго блока пам ти , выходы первого .блока пам ти соеди- нены с информационными входами регистра сдвига, выход элемента задержки соединен с входом стробировани  регистра сдвига, выходы которого соединены с выходами устройства,, последний разр дный вы- ход регистра сдвига соединен с входом данных третьего блока пам ти, о т л и ч a- tout е е с   тем, что, с целью расширени  функциональных возможностей устройства за счет реализации изменени  пор дка еле- довани  входных битов, оно содержит дешифратор , второй и третий элементы ИЛИ-НЕ, третий, четвертый и п тый элементы ИЛИ, третий, четвертый, п тый, шестой, седьмой и восьмой элементы И, второй эле- мент НЕ, причем выход третьего блока пам ти соединен с входом сдвига регистра сдвига, разр дные выходы первого счетчика соединены с информационными входами дешифратора, первый выход которого сое- динен с первыми входами третьего и четвертого элементов ИЛИ, второй выход дешифратора соединен с вторым входом второго элемента И, с первым входом второго элемента ИЛИ-НЕ, с первым входом третьего элемента И, выход которого соединен с вторым входом четвертого элемента ИЛИ, третий выход дешифратора соединен с вторым входом третьего элемента ИЛИ и с третьим входом четвертого элемента ИЛИ, четвертый выход дешифратора соединен с первым входом п того элемента ИЛИ, с первым входом второго и третьего элементов ИЛИ-НЕ, с первыми входами четвертого и п того элементов И, с входом второго элемента НЕ, выход четвертого элемента И соединен с четвертым входом четвертого элемента ИЛИ, п тый выход дешифратора соединен с третьим входом третьего элемента ИЛИ и с п тым входом четвертого элемента ИЛИ, шестой выход дешифратора соединен с вторым входом п того элемента ИЛИ, со старшим адресным входом второго блока пам ти, с первым входом шестого элемента И, с вторым входом третьего элемента ИЛИ НЕ и с первым входом седьмого элемента И, выход которого соединен с шестым входом четвертого элемента ИЛИ, седьмой выход дешифратора соединен с седьмым входом четвертого элемента ИЛИ, выход которого соединен с счетным входом первого счетчика,-выход п того элемента ИЛИ соединен с вторым входом первого элемента И, выход первого элемента НЕ соединен с инверсным входом режима первого блока пам ти, выход второго элемента ИЛИ-НЕ соединен с инверсным входом выбора микросхемы первого блока пам ти выход третьего элемента ИЛИ соединен с выходами сбросов третьего счетчика, триггера , регистра сдвига и с вторым входом второго элемента ИЛИ, выход которого соединен с входом сброса второго счетчика, выход первого элемента ИЛИ-НЕ соединен с первым входом восьмого элемента И, выход триггера соединен с вторым входом восьмого элемента И, выход которого соединен с вторым входом шестого элемента И и с вторым входом п того элемента И, выход которого соединен с входом разрешени  регистра сдвига, первый выход второго блока пам ти соединен с первым входом третьего элемента И. с вторыми входами третьего, четвертого и седьмого элементов И, группа выходов второго блока пам ти соединена с соответствующими адресными входами третьего блока пам ти, выход шестого элемента И соединен с выходом синхроимпульсов устройства, выход третьего элемента ИЛИ-НЕ соединен с инверсным входом режима третьего блока пам ти, выход второго элемента НЕ соединен с инверсным входом выбора микросхемы третьего блока пам ти,

   3 -- 3

   П 53