JP2000029774A

JP2000029774A - 同期ランダムアクセスメモリ

Info

Publication number: JP2000029774A
Application number: JP11112384A
Authority: JP
Inventors: Wilbur C Vogley; シー．ボグリーウィルバー; Anthony M Balistreri; エム．バリストレリアンソニー; Karl M Guttag; エム．グタッグカール; Steven D Krueger; ディー．クルーガースチーブン; Duy-Loan T Le; − ローンティー．レデュイ; Joseph H Neal; エィチ．ニールジョセフ; Kenneth A Poteet; エイ．ポティートケネス; Joseph P Hartigan; ピー．ハーティガンジョセフ; Roger D Norwood; ディー．ノーウッドロジャー
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1991-04-23
Filing date: 1999-04-20
Publication date: 2000-01-28
Anticipated expiration: 2022-10-17
Also published as: JP3992757B2; JP2000029773A; US6088280A; JP3992874B2; US5912854A; JP2000029775A; JPH05120114A; US5587954B1; US5808958A; US5390149A; US5587954A; JP3992873B2; JP2000029772A; JP3992872B2; JP3992871B2; US5982694A

Abstract

(57)【要約】【課題】マイクロプロセッサがランダムアクセスメモ
リよりも速く動作するようになったので、マイクロプロ
セッサの待ち時間をなくするために、システムクロック
信号と同期して動作するランダムアクセスメモリを提供
する。【解決手段】同期ランダムアクセスメモリ（３０）が
システムクロック信号（６７）に直接応答して、関連す
るマイクロプロセッサに同期して動作する。前記の同期
ランダムアクセスメモリは更に同期ランダムアクセス動
作に加えて、同期バースト動作（ＢＴ）または同期ラッ
プ動作（ＷＴ）でデータ（２５）の書き込みまたは読み
出しを行う。前記の同期ランダムアクセスメモリ装置は
ダイナミック記憶装置またはスタティック記憶装置とし
て製作される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータプロセシングシ
ステムで動作するランダムアクセスメモリ（ＲＡＭ）に
関する。

【０００２】

【従来の技術】従来半導体のランダムアクセスメモリは
関連するマイクロプロセッサよりも動作が速かった。１
９７０年代の後半および１９８０年代の前半に、マイク
ロコンピュータの市場は開発の初期の段階であった。当
時、マイクロコンピュータシステムはマイクロプロセッ
サとダイナミック・ランダムアクセスメモリを含んでい
た。マイクロコンピュータシステムでは、マイクロプロ
セッサはクロック信号と同期して動作したが、ダイナミ
ック・ランダムアクセスメモリはマイクロプロセッサの
動作とは同期していなかった。

【０００３】マイクロプロセッサのクロックが、マイク
ロプロセッサとダイナミック・ランダムアクセスメモリ
とを結ぶコントローラ回路に使われた。マイクロプロセ
ッサのクロック信号に応答して、コントローラはダイナ
ミック・ランダムアクセスメモリを動作させる他の制御
信号やクロック信号を得ていた。

【０００４】一般にマイクロプロセッサとダイナミック
・ランダムアクセスメモリの動作速度は異なっていた。
マイクロプロセッサのサイクルタイムは４００−５００
ナノ秒の範囲であったが、ダイナミック・ランダムアク
セスメモリのサイクルタイムは約３００ナノ秒であっ
た。従ってダイナミック・ランダムアクセスメモリは関
連するマイクロプロセッサよりも速く動作できた。メモ
リは全てのタスクを終えてもまだ余裕があった。従って
マイクロプロセッサはメモリがデータを書き込んだり読
み出したりするのを待つことなく、最適の速度で動作し
た。

【０００５】半導体技術が進歩するにつれて、マイクロ
プロセッサとメモリ装置の動作速度は増加した。しか
し、マイクロプロセッサの速度の増加はダイナミック・
ランダムアクセス・メモリの速度の増加より急速であっ
た。現在のマイクロプロセッサは関連するダイナミック
・ランダムアクセスメモリよりも速く動作する。例えば
マイクロプロセッサのサイクルタイムは約４０ナノ秒
で、ダイナミック・ランダムアクセスメモリのサイクル
タイムは約１２０ナノ秒である。マイクロプロセッサは
全てのタスクを終えた後も、ダイナミック・ランダムア
クセスメモリをかなりの時間待たなければならない。

【０００６】マイクロプロセッサがメモリを待たなけれ
ばならないことは、多くのマイクロコンピュータの設計
者の注意をひいてきた問題である。高速のスタティック
・キャッシュメモリがコンピュータシステムに加わっ
て、メモリに記憶されているデータにアクセスする時間
は速くなった。問題の大部分は、マイクロコンピュータ
システムのコストを余り増加させずにメモリのデータに
アクセスする時間を早めることである。しかしキャッシ
ュメモリはダイナミック・ランダムアクセスメモリより
もかなり高価である。

【０００７】

【発明が解決しようとする課題】現在ダイナミック・ラ
ンダムアクセスメモリ装置の問題は、いくつかの制御信
号を発生するためにマイクロプロセッサとメモリとの間
にかなりの周辺回路を必要とすることである。周辺回路
の中では多くの相互に関係する制御信号が長い論理連鎖
の後に発生するので、マイクロコンピュータシステムの
設計者は非常に複雑なタイミングの問題を解決しなけれ
ばならない。タイミングの問題のために遅れが生じるこ
とと、現在ではメモリのアクセス時間がマイクロプロセ
ッサに比べて遅いことのために、マイクロコンピュータ
システムの動作に大きな時間遅れを生じることが問題と
なっている。

【０００８】

【課題を解決するための手段】この種の問題を解決する
には、ランダムアクセスメモリがシステムクロック信号
に直接応答して、関連するデジタルプロセッサと同期し
て動作するようにすればよい。同期ランダムアクセスメ
モリは、同期ランダムアクセス動作に加えて、更に同期
バーストモードまたは同期ラップモードでデータを書き
込んだり読み出したりするようになっている。このよう
な同期ランダムアクセスメモリ装置はダイナミックな記
憶装置としてもスタティックな記憶装置としても作れ
る。

【０００９】デジタルプロセッサからの制御信号は各種
のメモリ動作を制御するのに用いられる。または、デジ
タルプロセッサはシステムクロックとして用いられるク
ロック信号を処理して、デジタルプロセッサおよび同期
ランダムアクセスメモリを共に動作させてもよい。デジ
タルプロセッサはマイクロプロセッサでもよい。

【００１０】

【実施例】図１においてデータプロセッシングシステム
１５は、バス１７を経て入力周辺装置２４からデジタル
データを受けるデジタルプロセッサ２０を含む。デジタ
ルプロセッサ２０はマイクロプロセッサでよい。制御信
号は制御バス１８を経てデジタルプロセッサ２０と入力
周辺装置２４の間を往来する。デジタルプロセッサ２０
はこのデータやその他のデータを処理し、それらは全て
データバス２５を経て伝送され、同期記憶装置に記憶さ
れたり取り出されたりする。

【００１１】デジタルプロセッサ２０はまた出力データ
バス３２を経て出力データを出力周辺装置４０に送り、
ここで出力データは表示されたり、図示していない他の
装置の読み出し、チェック、制御のために用いられたり
する。制御信号は制御バス６０を経て、デジタルプロセ
ッサ２０と同期メモリ装置３０との間で伝送される。

【００１２】制御信号はまた制御バス６２を経て、デジ
タルプロセッサ２０と出力周辺装置４０との間で伝送さ
れる。システムクロック信号はシステムクロック装置６
５で生成され、クロックリード線６７を通ってデジタル
プロセッサ２０、同期メモリ装置３０、入力周辺装置２
４、出力周辺装置４０に送られる。

【００１３】データプロセシングシステム１５の動作中
随時に、デジタルプロセッサ２０は同期メモリ３０にア
クセスして記憶セルにデータを書き込んだり、記憶セル
からデータを読み出したりする。デジタルプロセッサ２
０が生成する記憶セルの行アドレスと列アドレスは、ア
ドレスバス４５を通って同期メモリ３０に送られる。デ
ータはデータバス２５を通ってデジタルプロセッサ２０
から同期メモリ３０に書き込まれ、また同期メモリ３０
からデジタルプロセッサ２０に読み出される。

【００１４】デジタルプロセッサ２０によって生成され
制御バス６０を通って同期メモリ３０に送られる制御信
号は、行アドレス制御信号ＲＥ（バー）、列アドレス制
御信号ＣＥ（バー）、書き込み信号ＷＥ（バー）、バー
スト信号ＢＴ（バー）、バースト方向信号＋／−、ラッ
プ選択信号ＷＰ（バー）、ラップタイプ信号ＷＴ、ラッ
プ長信号ＷＬなどを含む。制御信号は同期メモリ３０か
らデジタルプロセッサ２０に送られてもよい。

【００１５】図２において同期ランダムアクセスメモリ
３０は、アドレス可能な行および列に配列された金属酸
化膜半導体（ＭＯＳ）のダイナミック記憶セルのメモリ
配列７５を含む。記憶セルのメモリ配列７５はダイナミ
ック・ランダムアクセスメモリ装置で用いられるよく知
られたセルの配列と同様である。メモリ配列７５を製作
するには、相補形金属酸化膜半導体（ＣＭＯＳ）かバイ
ポーラ相補形金属酸化膜半導体（ＢＩＣＭＯＳ）技術を
用いてよい。

【００１６】図２に他のいくつかの回路ブロックを示
す。これらの他の回路ブロックは、共通のシステムクロ
ック信号ＣＬＫに応答して図１のデジタルプロセッサ２
０と同期して記憶セル配列を動作させるように設計され
配列されており、後で図２０で述べるようにシステムク
ロック信号ＣＬＫはデジタルプロセッサでゲートしてよ
い。記憶セル配列以外の回路ブロックはＣＭＯＳまたは
ＢＩＣＭＯＳ回路で製作してよい。

【００１７】同期ランダムアクセスメモリ３０は、同期
ランダムアクセス読み出しまたは書き込み動作、同期バ
ースト読み出しまたは書き込み動作、同期ラップ読み出
しまたは書き込み動作ができる。全タイプの同期動作に
ついては以下に詳しく述べる。この説明は図３−図５お
よび図７−図１７のタイミング図および真理値表を参照
して行う。タイミング図では、無関係（ＤＯＮ’ＴＣ
ＡＲＥ）状態をクロスハッチで示す。

【００１８】同期ランダムアクセス読み出し動作を示す
図３および図２で、Ｎビット幅の行アドレスおよび行ア
ドレス制御信号ＲＥ（バー）がアドレスバス４５および
リード線４６に送られる。信号ＲＥ（バー）などの制御
信号はアクティブ低位信号である。リード線４７の書き
込み信号ＷＥ（バー）はクロックサイクルタイム２では
高位で、読み出し動作を指定する。

【００１９】同期読み出し動作は、信号時間１のシステ
ムクロック信号ＣＬＫの立ち下がり端で始まる。この例
示の実施態様では、システムクロックはサイクルタイム
１、２、３、…などでクロックパルスの負方向端に同期
して動作タイミングをとる。ここに図示しない他の実施
態様では、クロックパルスの正方向端または負方向端と
正方向端の両方で動作タイミングをとってよい。

【００２０】システムクロックＣＬＫが負方向端であ
り、行アドレスがクロックサイクルタイム１で入り、行
アドレス制御信号ＲＥ（バー）が低位であれば、行アド
レスは行アドレスバッファ４８にラッチされる。

【００２１】例示の実施態様ではアドレスバスはＮビッ
ト幅なので、このバスは行アドレスと列アドレスとで時
分割される。行アドレスを行アドレスバッファ４８にラ
ッチした後のクロックサイクルタイム２中に、列アドレ
スがアドレスバス４５に送られる。クロックサイクルタ
イム２で列アドレス制御信号ＣＥ（バー）が低位で、か
つ書き込み信号ＷＥ（バー）が高位のとき、システムク
ロックが低位になって列アドレスを列アドレスバッファ
４９にラッチする。

【００２２】列アドレスを列アドレスバッファにラッチ
すると同時に、行アドレスは行アドレスデコーダ５０で
デコードされる。行アドレスデコーダ５０は二進数の行
アドレスを２Ｎから１の選択にデコードする。２Ｎ
から１の選択の結果、アクティブ信号が選択された一つ
の行の語線に入る。この語線は以後のランダムアクセス
読み出し動作中、選択されたままになっている。

【００２３】ロード開始アドレス信号ＬＩＡはシステム
クロックＣＬＫの次の負方向端で、１グループのロード
カウント伝送ゲート５１により開始列アドレスを列アド
レスカウンタ５２の上位カウント部と下位カウント部に
移す。列アドレスの最上位数ビットは上位カウント部に
ラッチされ、列アドレスの最下位数ビットは列アドレス
カウンタ５２の下位カウンタ部５９にラッチされる。

【００２４】列アドレスカウンタ５２のアドレスビット
は全て開始列アドレスで、メモリ配列に送られて読み出
し動作を行う。ここに述べる動作は同期ランダムアクセ
ス動作なので、開始列アドレスは読み出し動作中にメモ
リ配列に送られる唯一の列アドレスである。

【００２５】開始列アドレスの最上位数ビットは上位カ
ウント部５８からゲート５３を通って列アドレスデコー
ダ５４に入り、メモリ配列の記憶セルのＭ列を選択し、
メモリ配列からデータを読み出す。これらの列アドレス
の最上位数ビットは列アドレスデコーダ５４でデコード
され、メモリ配列７５中の記憶セルのＭ列のブロックを
使用可能にする。

【００２６】データビットはＭ個の記憶セルのグループ
から読み出される。このＭ個の記憶セルは、デコードさ
れた列アドレスの一部、すなわち列アドレスのデコード
された最上位数ビットによって決定される。これらのＭ
個のデータビットはメモリ配列７５からリード線のグル
ープ５５を通って出力マルチプレクサＯＭＵＸに並列に
伝送され、ここでラッチされ出力される。

【００２７】Ｍから１の選択は、列アドレスカウンタ５
２の下位カウント部５９から出力マルチプレクサに制御
信号が送られたとき、出力マルチプレクサＯＭＵＸによ
って行われる。下位カウント部５９にある開始列アドレ
スの最下位数ビットは、出力マルチプレクサＯＭＵＸに
ラッチされているビットのどれが、出力マルチプレクサ
を通ってデータバス２５のリード線にゲートされるＭか
ら１のビットであるかを決定する。

【００２８】図４および図２の同期ランダムアクセス書
き込み動作において、行のアドレシングと列のアドレシ
ングは同期ランダムアクセス読み出し動作と同様である
が、クロックサイクルタイム２で書き込み信号ＷＥ（バ
ー）が低位のときに同期ランダムアクセス書き込み動作
を指定する。行デコーダ５０からのデコードされた行ア
ドレスは、メモリ配列７５の記憶セル中の１行を使用可
能にする。

【００２９】列デコーダ５４でデコードされた列アドレ
スの最上位数ビットは、配列中のＭ列リードのブロック
を使用可能にする。アドレスされた行とアドレスされた
Ｍ列の組とのアドレスされた交点で選択された記憶セル
の組は、書き込みデータを受けることが可能になる。列
アドレスの最下位数ビット（列アドレスカウンタ５２の
下位カウント部５９にある）は、入力マルチプレクサＩ
ＭＵＸに送る制御信号を決定し、データバス２５のＭか
ら１のビットのどれを入力マルチプレクサＩＭＵＸを通
してメモリ配列７５に書き込むかを決定する。

【００３０】このＭから１のビットは、メモリ配列７５
中の記憶セルの選択された列ブロックの関連する列のリ
ード線に送られる。データ中のこのビットは、行アドレ
スと開始列アドレスによって選択されたアドレスにある
記憶セルに書き込まれる。選択されたＭ列の組の中の他
のＭ−１ビットのデータはメモリ配列７５に書き込まれ
ない。というのは、入力マルチプレクサＩＭＵＸは、こ
れらのＭ−１ビットをメモリ配列７５の関連した列線に
送らないからである。

【００３１】同期読み出し動作または同期書き込み動作
に続くメモリ配列の次の動作は、他の同期ランダムアク
セス動作、すなわち同期読み出し動作または同期書き込
み動作であってよい。同じ行アドレスと列アドレスかま
たは別の行アドレスと列アドレスを用いて、次のアクセ
スのために記憶セルを選択してよい。同期バーストまた
は同期ラップ動作も同期ランダムアクセス読み出しまた
は書き込み動作の後に行ってよい。

【００３２】上に述べた同期読み出しまたは書き込み動
作において例示した実施態様は、行アドレスおよび列ア
ドレスで時分割されたＮビット幅のアドレスバス４５を
含む。図示はしていないが他の有用な実施態様では、ア
ドレスバスが十分に広くて行アドレスと列アドレスとを
同時に平行に加えてよい。その結果、両アドレスはそれ
ぞれのアドレスバッファ、すなわち行アドレスバッファ
４８と列アドレスバッファ４９に同時にラッチされる。
その他の点では、同期ランダムアクセス読み出しおよび
書き込み動作はすでに述べたように進行する。

【００３３】同期ランダムアクセス書き込み動作では、
行アドレスおよび列アドレスはデータがラッチされる前
かまたは同時にラッチされてよい。

【００３４】同期ランダムアクセス読み出しおよび書き
込み動作に加えて、図１および図２の実施態様では同期
バースト読み出し動作および同期バースト書き込み動作
を実行できる。

【００３５】同期バースト読み出し動作では１グループ
のビットが、メモリ配列７５中の記憶セルの共通の行に
沿って、一連の列アドレスから迅速に読み出される。一
連のアドレスは列アドレスの昇順（アップ）でもよいし
列アドレスの降順（ダウン）でもよい。

【００３６】一連の列アドレスの方向すなわち極性は、
リード線５６のバースト方向信号＋／−によって決定さ
れる。バーストの長さすなわちバースト中のビット数
は、図１のデジタルプロセッサ２０がリード線５７に送
る低位バースト選択信号ＢＴ（バー）の持続時間によっ
て決定される。バースト選択信号ＢＴ（バー）が高位に
なれば、同期バースト読み出し動作は終る。

【００３７】一般に同期バースト読み出し動作は、ラン
ダムアクセス読み出し動作と同様である。若干の違いは
あるが、それは以下の同期バースト読み出し動作の説明
で明らかになる。冗長な説明を省いて違いを十分に説明
するために、同様な動作の説明は最少限にする。

【００３８】次に図５は、図２の同期メモリ装置３０の
同期バースト昇順読み出し動作のタイミング図を示す。
行アドレス制御信号ＲＥ（バー）とバースト選択信号Ｂ
Ｔ（バー）は、クロックサイクルタイム１でアクティブ
低位になり、動作を開始する。バースト方向信号＋／−
は高位で、一連の列アドレスが増分のシーケンスである
ことを示す。

【００３９】クロックサイクルタイム１で、行アドレス
が行アドレスバッファ４８にラッチされる。クロックサ
イクルタイム２で、開始列アドレスが列アドレスバッフ
ァ４９にラッチされる。書き込み信号ＷＥ（バー）は高
位で、これは読み出し動作を示す。行アドレスは行アド
レスデコーダ５０でデコードされ、メモリ配列７５中の
記憶セルの行を選択する。ロード開始アドレス信号ＬＩ
Ａが来ると、開始列アドレスの最上位数ビットはゲート
５１を通って列アドレスカウンタ５２の上位カウント部
５８にゲートされ、また同じアドレスの最下位数ビット
は列アドレスカウンタ５２の下位カウント部５９にゲー
トされる。

【００４０】最上位数ビットは列アドレスデコーダ５４
でデコードされ、Ｍ列を２ブロック選択してメモリ配列
７５から読み出す。これらの列から１つが選択され、デ
ータバス２５の所望の一連のビットの開始ビットとし
て、そのビットは出力マルチプレクサＯＭＵＸを通して
送られる。

【００４１】次に図６は、列アドレスカウンタ５２の上
位カウント部５８と下位カウント部５９の詳細なブロッ
ク図を示す。開始アドレスがデコードされた後で、列ア
ドレスカウンタ５２の上位カウント部と下位カウント部
は、カウントクロック信号ＣＯＵＮＴによって増分され
る。上位カウンタと下位カウンタは二進カウンタステー
ジの連続したシリーズになっている。

【００４２】図２に示すようにゲート５１にロード開始
アドレス信号ＬＩＡが来ると、列アドレスカウンタ５２
の上位カウント部と下位カウント部に開始列アドレスを
送る。列アドレスシーケンスが昇順か降順かはバースト
方向信号＋／−によって決まる。図６に最下位ビットカ
ウンタステージＬＳＢと最上位カウンタステージＭＳＢ
を示す。上位カウント部５８は、下位カウント部５９を
形成するｌｏｇ₂（２Ｍ）個の最下位ビットカウンタス
テージを除く全てのカウンタステージを含む。

【００４３】開始列アドレスがデコードされた後の開始
バースト昇順読み出し動作では、上位カウント部５８と
下位カウント部５９にあるアドレスはクロック信号ＣＯ
ＵＮＴの制御の下に増分される。上位カウント部５８と
下位カウント部５９に生成される次のアドレスは、開始
列アドレスより１大きい。次の一連のビットは出力マル
チプレクサＯＭＵＸを通って、このようにアドレスされ
たメモリの記憶セルの列から伝送される。

【００４４】メモリ配列７５中の記憶セルのＭ列の第１
ブロックと次に続くＭ列の高次のブロックは、列アドレ
スデコーダ５４によって同時にアドレスされる。ビット
は出力マルチプレクサＯＭＵＸを通って、第１ブロック
から伝送される。一方、Ｍ列の第２ブロックからのビッ
トはメモリ配列からアクセスされて、出力マルチプレク
サＯＭＵＸに送られる。

【００４５】アドレスの第１組がなくなると一連のアド
レスはＭ個のアドレスの第２組へと続くが、Ｍ個のアド
レスの第３組が第１組に代わって出力マルチプレクサに
送られる。このようにアドレスの組を昇順に一つおきす
ることによって、ビットの所望のバーストはメモリ配列
７５から読み出される。

【００４６】このようにアドレスの組を一つおきにして
ビットの所望のシーケンスを選択することによって、デ
ータは出力マルチプレクサＯＭＵＸを通って連続した流
れとなってデータバス２５に読み出され、図１のデジタ
ルプロセッサ２９から各アドレスが与えられるのを待つ
必要がない。出力マルチプレクサＯＭＵＸから伝送され
るデータの一連のビットは、システムクロックＣＬＫと
同じ速度で連続して流れる。

【００４７】同期バーストモードでは、メモリ配列から
読み出されるデータビットの数は、リード線５７の低位
アクティブバースト信号ＢＴ（バー）の持続期間によっ
て決まる。バーストＢＴ（バー）が高位になると、同期
バースト読み出し動作は終る。

【００４８】同期バースト読み出し動作はまた、メモリ
配列７５中の一連の降順の列アドレスを持つ記憶セルか
らも行われる。この同期バースト降順読み出し動作は、
いま説明した同期バースト昇順読み出し動作とは２つの
点で異なる。

【００４９】同期バースト降順読み出し動作を示す図７
および図２で、制御信号の唯一の違いはバースト方向信
号＋／−が低位であることで、これは列アドレスカウン
タ５２の上位カウント部と下位カウント部のカウントが
計数クロックＣＯＵＮＴのサイクル毎に減分されること
を示す。アドレス可能なＭ列の第１組からのビットと、
次に続くアドレス可能なＭ列の低次の組からのビット
は、メモリ配列７５から読み出されて出力マルチプレク
サＯＭＵＸに送られる。

【００５０】ラップアドレススクランブラ６１とリード
線６３を通って下位カウント部５９から出力マルチプレ
クサＯＭＵＸに送られる降順の一連のアドレスに応答し
て、各ビットは出力マルチプレクサを通って伝送され
る。同期バースト動作ではラップアドレススクランブラ
により、下位カウント部５９からのアドレスをそのまま
マルチプレクサに伝送する。列アドレスカウンタのカウ
ントはクロック信号ＣＯＵＮＴが来ると減分されるの
で、出力マルチプレクサＯＭＵＸを通って伝送される一
連のビットは、メモリ配列７５中の一連の降順のアドレ
スを持つ列から読み出される。

【００５１】Ｍ個の列アドレスのブロックは、列アドレ
スカウンタ５２の上位カウント部５８にあるカウントに
よって選択される。列アドレスの一つおきの組からのビ
ットは、列アドレスカウンタ５２の下位カウント部５９
にあるカウントによって決まる個々の列のアドレスによ
って選択される。

【００５２】図８と図９はそれぞれ、図２の同期ランダ
ムアクセスメモリ３０の同期バースト昇順読み出しおよ
び同期バースト降順読み出し動作の別のタイミング図で
ある。図８および図９のタイミング図と図５および図７
のタイミング図との違いは、書き込み信号ＷＥ（バー）
がクロックサイクルタイム２ではなくてクロックサイク
ルタイム１でサンプルされる点である。どちらのタイミ
ングでも、同期ランダムアクセスメモリ３０は十分に動
作できる。

【００５３】今説明した同期バースト読み出し動作（昇
順または降順）により、図１のデータプロセシングシス
テムはバースト信号ＢＴ（バー）のアクティブ持続期間
中、システムクロックＣＬＫのサイクル毎に１ビットの
速度でデータビット（バースト）の全シーケンスをメモ
リ配列７５中にある行から読み出すことができる。

【００５４】１つの行アドレスおよび開始剤アドレスだ
けが、デジタルプロセッサ２０から同期ランダムアクセ
スメモリ３０に送られる。残りの一連の列アドレスは、
システムクロックＣＬＫのサイクル毎に１つの新列アド
レスの速度で、列アドレスカウンタ５２により生成され
る。

【００５５】データプロセシングシステム１５のもう一
つの重要な動作は同期バースト書き込み動作で、図１の
デジタルプロセッサ２０は行アドレスと開始列アドレス
だけの一連のデータビットをデータバス２５に連続した
システム時間中に送り、同期ランダムアクセスメモリ３
０のどこに記憶するかを決める。

【００５６】上位カウント部５８と下位カウント部５９
は、開始列アドレスに続く一連の列アドレスを決める。
システムクロックサイクルに同期して、データバス２５
の一連のデータビットはメモリ配列７５のアドレスされ
た記憶セルに記憶される。

【００５７】次に図１０は、図２のメモリ配列７５に一
連のデータビットを記憶するための同期バースト昇順書
き込み動作のタイミング図を示す。この動作でデータビ
ットは、同じ行アドレスと昇順の連続した列アドレスを
持つ記憶セルに記憶される。

【００５８】図１０に示すように、書き込み信号ＷＥ
（バー）とバースト信号ＢＴ（バー）とは低位で、ラッ
プ信号ＷＰ（バー）は高位である。これは同期バースト
昇順書き込み動作なのでバースト方向信号＋／−は高位
で、昇順の一連の列アドレスを生成する。行アドレス制
御信号ＲＥ（バー）は低位なので、図２のタイミングお
よび制御回路はシステムクロックサイクルタイム１の間
は行アドレスラッチ信号ＸＡＬを生成する。

【００５９】クロックサイクル２の間は列アドレス制御
信号ＣＥ（バー）は低位なので、タイミングおよび制御
回路はシステムクロックサイクルタイム２の間は列アド
レスラッチ信号ＹＡＬを生成する。行アドレスと開始列
アドレスは行および列のアドレスバッファ４８および４
９にそれぞれラッチされ、バースト昇順書き込み動作を
開始する。

【００６０】行アドレスは行デコーダ５０によってデコ
ードされる。開始列アドレスは列アドレスデコーダ５２
の上位および下位カウント部に伝送される。最上位数ビ
ットは上位カウント部５８に入り、最下位数ビットは下
位カウント部５９に入る。システムクロックサイクルタ
イム２の間は、データバス２５の一連のデータビットは
第１ビットから順に、システムクロックＣＬＫと同期し
て毎回１ビットずつ、連続して入力マルチプレクサＩＭ
ＵＸにラッチされる。

【００６１】データビットは、データバス２５を通って
データイン・ドライバ回路６４に送られる。タイミング
および制御回路４２によって生成される書き込み可能信
号ＷＥＮにより、データはデータバスからデータイン・
ドライバ６４に送られる。またタイミングおよび制御回
路４２によって生成されるデータイン・ラッチ信号ＤＩ
ＮＬは、データをデータバス２５からデータイン・ドラ
イバ６４にラッチする。

【００６２】同期バースト動作では、上位カウント部５
８にある開始列アドレスの最上位数ビットは、デコード
されてＭ列の２ブロックが選択される。下位カウント部
５９からの信号はラップアドレススクランブラ６１の出
力に出て、リード線６６を経て入力マルチプレクサＩＭ
ＵＸの制御入力に入り、２Ｍから１のビットのどれをメ
モリ配列７５中の記憶セルの関連する列に送るかを決め
る。

【００６３】開始列アドレスの最下位数ビットはデコー
ドされて２Ｍから１の選択をし、開始列アドレスに関連
するビットの１つがデータバス２５から入力マルチプレ
クサＩＭＵＸを通って伝送され、メモリ配列７５に記憶
される。行アドレスと開始列アドレスの交点にある記憶
セルが第１の記憶場所である。

【００６４】システムクロックの順次のサイクル毎に、
列アドレスカウンタ５２の上位および下位カウント部の
二進カウントは共に増分される。システムクロックと同
期してデータバス２５から選択された後続のデータビッ
トは、メモリ配列７５中のアクセスされた行に沿って別
個の記憶セルに順次記憶される。

【００６５】クロック信号ＣＯＵＮＴが来ると、列アド
レスカウンタ５２の下位カウント部および上位カウント
部のカウントは増分され（バースト方向信号＋／−が高
位なので）、データバス２５からメモリ配列７５の記憶
セルの連続してアドレスされた列に後続のデータビット
を送る。データビットのバーストと昇順の一連のアドレ
スの生成は、バースト選択信号ＢＴ（バー）が高位に戻
るまで続く。

【００６６】次に図１１は、図２のメモリ配列７５中に
データビットを記憶するための同期バースト降順書き込
み動作のタイミング図を示す。この動作は今述べた同期
バースト昇順書き込み動作と同様である。行アドレス制
御信号ＲＥ（バー）が低位なので、図２のタイミングお
よび制御回路４２は行アドレスラッチ信号ＸＡＬを生成
し、システムクロックサイクルタイム１の間は行アドレ
スをラッチする。

【００６７】システムクロックサイクルタイム２の間は
列アドレス制御信号ＣＥ（バー）が低位なので、タイミ
ングおよび制御回路４２は列アドレスラッチ信号ＹＡＬ
を生成し、このシステムクロックサイクルの間は開始列
アドレスをラッチする。

【００６８】しかし前に述べた同期バースト昇順書き込
み動作とは異なりバースト方向信号＋／−は低位で、列
アドレスカウンタ５２の上位および下位カウント部にあ
るアドレスをシステムクロックＣＬＫのサイクル毎に減
分する。このようにして一連の列アドレスは開始列アド
レスから始まり、以降のシステムクロックサイクル毎に
順次減少する。

【００６９】データバス２５からのデータビットは入力
マルチプレクサＩＭＵＸを通り、メモリ配列７５中のあ
る行に沿って、順次減少するアドレスの列の記憶セルに
書き込まれる。

【００７０】図１２および図１３は、それぞれ図２の同
期ランダムアクセスメモリ３０の同期バースト昇順書き
込みおよび降順書き込み動作の別のタイミング図であ
る。図１２および図１３のタイミング図と図１０および
図１１のタイミング図との違いは、書き込み信号ＷＥ
（バー）が、クロックサイクルタイム２ではなくてクロ
ックサイクルタイム１でサンプルされる点である。どち
らのタイミングでも、同期ランダムアクセスメモリ３０
は十分動作できる。

【００７１】今説明した同期バースト書き込み（昇順ま
たは降順）動作により、図１のデータプロセシングシス
テムはバースト信号ＢＴ（バー）のアクティブな継続期
間中、システムクロックＣＬＫのサイクル毎に１ビット
の速度で、データビット（バースト）の全シーケンスを
メモリ配列７５中のある行に書き込むことができる。

【００７２】１つの行アドレスおよび開始列アドレスだ
けが、デジタルプロセッサ２０から同期ランダムアクセ
スメモリ３０に送られる。残りの一連の列アドレスは、
システムクロックＣＬＫのサイクル毎に１つの新列アド
レスの速度で、列アドレスカウンタ回路５２により生成
される。

【００７３】次に図１４は、図２の同期ランダムアクセ
スメモリの同期ラップ読み出し８ビット動作のタイミン
グ図を示す。メモリ配列７５中の１つの行から、８ビッ
トのデータが、シングル行、および列アドレスカウンタ
５２の上位カウント部５８にラッチされている開始列ア
ドレスにより選択された列から読み出される。

【００７４】行のアドレシングと開始列のアドレシング
は前に述べたように行われる。システムクロックサイク
ルタイム１の間にゲート５３にラップ制御信号ＷＲＡＰ
が入ると、開始列アドレスが列アドレスデコーダに送ら
れ、データがメモリ配列７５の列から読み出される。

【００７５】列アドレスカウンタ５２の下位カウント部
５９にラッチされている開始列アドレスの最下位数ビッ
トで選択され、次の変換によって変形されて、このデー
タは出力マルチプレクサＯＭＵＸを通って出る。開始列
アドレスの最下位数ビットは、ラップアドレススクラン
ブラおよびマルチプレクサ６１が発生する一連のアドレ
スに変換される。

【００７６】図１５はラップアドレススクランブラおよ
びマルチプレクサが行う変換プロセスの論理を示す表１
である。表１に示すように、ラップ長信号ＷＬはゼロ
（ＷＬ＝０）である。表の列の見出しは入力で、開始列
アドレスＡ０、Ａ１、Ａ２の最下位３ビットを含む。ラ
ップタイプ信号ＷＴは低位（ＷＴ＝０）または高位（Ｗ
Ｔ＝１）のどちらでもよい。

【００７７】真理値表の各ラインは、列アドレスカウン
タ５２にある開始列アドレスからの最下位３ビットによ
ってラップアドレススクランブラ６１が生成する一連の
出力アドレスを示す。ラップアドレススクランブラ６１
はシステムクロック信号ＣＬＫに同期して、各ラップタ
イプＷＴのシーケンスを生成する。

【００７８】一番上のラインのラップタイプ信号ＷＴが
ゼロ（ＷＴ＝０）で開始アドレスＡ０＝０、Ａ１＝０、
Ａ２＝０の場合は、ラップアドレススクランブラが生成
する一連のアドレスは０、１、２、３、４、５、６、７
である。開始入力アドレスから一連の出力アドレスへの
変換は、例えばルックアップテーブルなどいろいろな方
法で行われる。

【００７９】ラップアドレススクランブラ６１からの出
力アドレスは、出力マルチプレクサＯＭＵＸからの同様
に順序付けられた出力をアクセスする。出力マルチプレ
クサにラッチされるのは８ビットだけなので、データバ
ス２５にビットを読み出すために生成され用いられるの
は８アドレスだけである。

【００８０】ラップタイプ信号が１（ＷＴ＝１）であれ
ば、一連のアドレスは一番右の列に示す順序で起こる。
例えばラップタイプ信号ＷＴ＝１で開始列アドレスの最
下位３ビットがＡ０＝０、Ａ１＝１、Ａ２＝０であれ
ば、出力マルチプレクサに入るアドレスの順番は２、
３、０、１、６、７、４、５である。いわゆる出力マル
チプレクサポジションからのビットは、この順序で図２
のデータバス２５に読み出される。

【００８１】次に図１６と図１７は、同期ラップ読み出
し動作のタイミング図と真理値表を示すが、図１４およ
び図１５の動作では８ビットが読み出されたのに対し
て、ここでは４ビットが読み出される。４ビットのラッ
プ読み出し動作では、ラップ長信号は１（ＷＬ＝１）で
ある。出力マルチプレクサから読み出されるのは４ビッ
トだけなので、最下位開始列アドレス２ビットのＡ０お
よびＡ１だけを与えて出力の順序を選択する。

【００８２】ラップタイプはラップタイプ信号ＷＴの状
態によって選択され、出力マルチプレクサからデータバ
ス２５に読み出すアドレスの順序が決まる。ラップアド
レススクランブラおよびマルチプレクサ６１は、図１７
に示す表IIに従って開始剤アドレスの最下位２ビットを
所望のラップシーケンスに変換する。

【００８３】今説明した同期ラップ読み出し（８ビット
または４ビット）動作により、図１のデータプロセシン
グシステムは、アクセスした最初のビットの列アドレス
によって規定された順序でデータビットの１グループを
メモリ配列７５中のある行から読み出すことができる。
選択された８ビットまたは４ビットが読み出されるま
で、このビットのグループはシステムクロックＣＬＫの
サイクル毎に１ビットの速度で読み出される。

【００８４】１つの行アドレスおよび開始列アドレスだ
けがアドレスバスを通ってデジタルプロセッサ２０から
同期ランダムアクセスメモリ３０に送られる。残りの列
アドレスのグループは、列アドレスカウンタ回路５２と
ラップアドレススクランブラおよびマルチプレクサ６１
によって、システムクロックＣＬＫのサイクル毎に１つ
の新列アドレスの速度で生成される。

【００８５】同様な同期ラップ書き込み動作は低位アク
ティブ書き込み信号ＷＥ（バー）が入ることによっても
可能になり、動作を開始する。

【００８６】再び図６において、開始列アドレスは列ア
ドレスカウンタ５２のステージに並列に入りラッチされ
る。バースト方向信号＋／−は全てのステージに入り、
クロック信号ＣＯＵＮＴのサイクル毎にカウントを増分
するか減分するかを決める。クロック信号ＣＯＵＮＴも
全てのステージに入る。

【００８７】列アドレスカウンタ５２の各ステージは、
両側の隣接したステージに相互に接続されている。カウ
ントを増分させるための接続線と、カウントを減分させ
るための別の接続線が、隣接ステージの間にある。

【００８８】図１８は列アドレスカウンタ５２の１ステ
ージＫを詳細に示す。ステージＫの上部には２つの端子
があり、列アドレスカウンタ５２の次の高次ステージＫ
＋１と接続されている。キャリーアウト減分端子ＣＯ−
とキャリーイン減分端子ＣＩ−は隣接のステージＫ＋１
と接続されている。ステージＫの下部には次の低次のス
テージＫ−１と接続されている２つの端子がある。キャ
リーイン増分端子ＣＩ＋とキャリーアウト増分端子ＣＯ
＋は隣接のステージＫ−１と接続されている。

【００８９】開始アドレスデータはデータ入力端子Ｄに
入る。バースト方向信号＋／−は増分／減分端子＋／−
に入る。クロック信号ＣＯＵＮＴはクロック入力端子Ｃ
に入り、出力アドレス（メモリ配列７５と入力および出
力マルチプレクサに送られる）は出力端子Ｑから出る。

【００９０】再び図６において、ラップアドレススクラ
ンブラ７３には、列アドレスカウンタ５２の下位カウン
ト部５９から３入力７４が入る。

【００９１】図６で同期ランダムアクセスおよび同期バ
ースト動作では、これらの３入力は３出力７６、７７、
７８となって直接出る。出力７７、７８は入力マルチプ
レクサＩＭＵＸと出力マルチプレクサＯＭＵＸに直接入
って制御する。

【００９２】出力７６はマルチプレクサ７４に入り、同
期バースト動作用として入力マルチプレクサＩＭＵＸと
出力マルチプレクサＯＭＵＸに信号を送る。同期ランダ
ムアクセスと同期バースト動作では、列アドレスカウン
タ５２内のカウントの最下位数ビットが入力および出力
マルチプレクサに直接入って制御する。

【００９３】同期ラップ動作では、ラップアドレススク
ランブラ７３とマルチプレクサ７４は列アドレスの最下
位数ビットを所望の一連のアドレスに変換し、入力マル
チプレクサＩＭＵＸと出力マルチプレクサＯＵＭＸから
ビットを読み出す。４ビットラップ長を除いて、ラップ
長信号ＷＬは常にアクティブである。

【００９４】次にラップ長信号ＷＬはリード線７６の信
号を断ち、リード線７７と７８からは列アドレスカウン
タからのアドレスビットを、またマルチプレクサ７４か
らはゼロを、入力マルチプレクサＩＭＵＸおよび出力マ
ルチプレクサＯＭＵＸに送る。ラップアドレススクラン
ブラは表１および表２に従ってリード線７７と７８に所
望の一連のビットを生成する。

【００９５】図２でマスクレジスタ９３には、データバ
ス２５からコード化されたマスクデータが入り記憶され
る。システムクロック信号ＣＬＫが入ると、マスクレジ
スタ９３はマスクデータを送ってカウント制御回路９４
の動作を制御する。

【００９６】カウント制御回路９４は、バースト制御信
号ＢＵＲＳＴ、ラップ制御信号ＷＲＡＰ、マスクデー
タ、システムクロックＣＬＫを受けてクロック信号ＣＯ
ＵＮＴを生成し、列アドレスカウンタ５２とラップアド
レススクランブラおよびマルチプレクサ６１の動作を制
御する。

【００９７】図２のタイミングおよび制御回路４２は、
行アドレス制御信号ＲＥ（バー）、列アドレス制御信号
ＣＥ（バー）、書き込み信号ＷＥ（バー）、バースト信
号ＢＴ（バー）、バースト方向信号＋／−、ラップ選択
信号ＷＰ（バー）、ラップタイプ信号ＷＴ、ラップ長信
号ＷＬ、システムクロック信号ＣＬＫを受けて制御信号
を生成する。この制御信号は、行および列アドレスラッ
チイング信号ＸＡＬおよびＹＡＬ、ラッチ開始アドレス
信号ＬＩＡ、書き込み可能信号ＷＥＮ、データイン・ラ
ッチ信号ＤＩＮＬ、バースト制御信号ＢＵＲＳＴ、ラッ
プ制御信号ＷＲＡＰなどである。

【００９８】図２のタイミングおよび制御回路４２で
は、制御バス６０からの信号は全てリード線６７のクロ
ック信号ＣＬＫによってゲートされ、信号ＸＡＬ、ＹＡ
Ｌ、ＬＩＡ、ＷＥＮ、ＤＩＮＬ、ＢＵＲＳＴ、ＷＲＡＰ
などの同期ランダムアクセスメモリ３０内の制御信号は
全てシステムクロック信号ＣＬＫに同期する。

【００９９】この特徴により、同期ランダムアクセスの
諸機能はこのクロックと同期する。同期ランダムアクセ
スメモリ３０外のどの論理回路も、制御バス６０に送ら
れる各種の信号間の複雑なタイミング関係を考慮する必
要がない。

【０１００】次に図１９に、図２のタイミングおよび制
御回路４２のゲート１０１の例を示す。図１９で、行ア
ドレス制御信号ＲＥ（バー）はシステムクロック信号Ｃ
ＬＫによってゲートされる。すなわちシステムクロック
信号ＣＬＫのパルスの負方向端でサンプルされる。ゲー
ト１０１の出力は行アドレスラッチ信号ＸＡＬである。

【０１０１】図２０はゲート１０１の動作のタイミング
図である。図２０に示すように、出力行アドレスラッチ
信号ＸＡＬは、行アドレス制御信号ＲＥ（バー）が低位
のときに、システムクロックサイクルタイム２でシステ
ムクロックＣＬＫの負方向端によってアクティブにな
る。行アドレス制御信号ＲＥ（バー）の負方向端のタイ
ミングは、システムクロック信号ＣＬＫの負方向端でこ
の信号が低位である限りは無関係である。

【０１０２】同様に他の内部制御信号は全て、システム
クロック信号ＣＬＫの負方向端において、制御バス６０
の外部制御信号のサンプルされたレベルに応答する。

【０１０３】次に図２１は、図２のカウント制御ブロッ
ク９４内でバースト制御信号ＢＵＲＳＴ、ラップ制御信
号ＷＲＡＰ、システムクロック信号ＣＬＫに応答し、カ
ウントクロック信号ＣＯＵＮＴを生成する回路１０２の
例を示す。

【０１０４】図２１において、アクティブな高信号ＢＵ
ＲＳＴとＷＲＡＰがオアゲート１０３に入り、システム
クロック信号をゲートするための信号ＣＯＵＮＴＥＮ
ＡＢＬＥを生成する。ゲート１０４は、バースト制御信
号ＢＵＲＳＴかラップ制御信号ＷＲＡＰがアクティブ高
位のときにシステムクロック信号ＣＬＫを伝送する。

【０１０５】図２のタイミングおよび制御回路４２はバ
ースト制御信号ＢＵＲＳＴとラップ制御信号ＷＲＡＰを
生成する。バースト制御信号ＢＵＲＳＴとラップ制御信
号ＷＲＡＰは通常は低位であり、高位でアクティブにな
る。バースト制御信号ＢＵＲＳＴとラップ制御信号ＷＲ
ＡＰの開始端はシステムクロック信号ＣＬＫの負方向端
と一致する。バースト制御信号ＢＵＲＳＴとラップ制御
信号ＷＲＡＰが一度アクティブになると、それぞれの動
作中はアクティブのままである。

【０１０６】カウントクロック信号ＣＯＵＮＴはシステ
ムクロックＣＬＫと同期するクロックパルス列で、信号
ＢＵＲＳＴか信号ＷＲＡＰがアクティブの間は続く。バ
ースト方向信号＋／−の状態に応じて、カウントクロッ
ク信号ＣＯＵＮＴのパルスは列アドレスカウンタ５２中
にある列アドレスを増分または減分させる。

【０１０７】次に図２２において、タイミング図は図２
１のカウント信号ゲート配列１０２の動作例を示す。内
部制御信号ＣＯＵＮＴＥＮＡＢＬＥはシステムクロッ
クサイクルタイム２の前に高位アクティブになり、シス
テムクロックサイクルタイム３の後まで高位アクティブ
のままである。

【０１０８】制御信号ＣＯＵＮＴＥＮＡＢＬＥの制御
の下で図２１のゲート１０４を通ってシステムクロック
信号ＣＬＫをゲートした結果、カウントクロック信号Ｃ
ＯＵＮＴはゲートされ、システムクロック信号ＣＬＫと
同期してサイクルタイム２と３でパルスを生成する。

【０１０９】次に図２３は選択およびゲート回路と共に
配列した出力マルチプレクサＯＭＵＸと入力マルチプレ
クサＩＭＵＸのブロック図を示す。これはメモリ配列７
５からデータバス２５へのデータビットの読み出しを制
御し、またデータバス２５からメモリ配列７５へのデー
タビットの書き込みを制御するためのものである。

【０１１０】図２３において、図２の列アドレスデコー
ダ５４はブロックゲート回路１１０の２つのゲートを使
用可能にすることによって４列の２ブロックを選択す
る。ブロックゲート回路に出入りする各リード線は、１
データブロック当り４リード線である。一つ置きのデー
タブロックすなわち偶数次ブロックは、偶数次バス１１
６を通って出力イネーブルゲート１２０に接続される。
出力イネーブルゲートは各ビットのリード線に別個のゲ
ートを含み、書き込みイネーブル信号ＷＥＮ（バー）の
補数が入ると動作する。

【０１１１】メモリ配列７５からの奇数次ブロックも、
奇数次バス１２２を通って出力イネーブルゲート１２０
に接続される。出力イネーブルゲート１２０は８つの別
個の出力レジスタ１２４に接続され、メモリ配列７５か
ら読み出された各データビットを記憶する。

【０１１２】図２３において、変換回路１２６はラップ
アドレススクランブラおよびマルチプレクサ６１からの
列アドレスの最下位３ビットを８から１の選択コードに
変換し、出力伝送選択ゲート回路１２８に送る。

【０１１３】８つの各出力レジスタ１２４に対して、個
別の８から１の選択コードで制御される出力伝送選択ゲ
ートがあり、この選択コードを出力伝送選択ゲート回路
１２８に送って制御する。出力伝送選択ゲート１２８は
１度に１つづつ動作し、システムクロックに同期してデ
ータビットを出力レジスタからデータバス２５に送る。

【０１１４】更に図２３において入力および出力マルチ
プレクサのバースト昇順読み出し動作では、図２の列ア
ドレスカウンタ５２中の列アドレスはクロック信号ＣＯ
ＵＮＴが来ると増分される。クロック信号ＣＯＵＮＴの
４サイクル毎に、２つの列アドレスデコーダ出力信号は
それぞれ１つづつ上がる、すなわちｎとｎ＋１からｎ＋
１とｎ＋２になる。これによりこれまで開いていた２つ
のゲートの１つが閉じ、これまで開いていた１つのゲー
トと１つの新しいゲート１１０が開く。

【０１１５】４つの出力レジスタ１２４に記憶されてい
るデータビットは新しいデータブロックに変り、データ
バス２５へ読み出される。データが空になった４出力レ
ジスタ１２４は、新しいデータを補充される。というの
はメモリ配列７５からの列アドレスの次の高次の組か
ら、空になった出力列レジスタ１２４にデータを送るか
らである。

【０１１６】図２３においてバースト降順読み出し動作
では、列アドレスデコーダ５４に入るアドレスの次数が
減分中でない限り、今述べたように出力マルチプレクサ
ＯＭＵＸは動作する。従ってクロック信号ＣＯＵＮＴの
４サイクル毎に、可能になる２つのデータブロックは次
の低次の２データブロック、すなわち列の組ｎとｎ−１
からｎ−１とｎ−２である。

【０１１７】更に図２３においてラップ読み出し動作で
は、出力マルチプレクサＯＭＵＸは、開始アドレス選択
が終るまで前述のバースト昇順読み出し動作と同様に動
作する。８データビットがメモリ配列７５から読み出さ
れ、８出力レジスタ回路１２４にラッチされる。その後
は、データバス２５に読み出される次数は２つの要因に
よって決まる。第１および第２要因はラップ長信号ＷＬ
およびラップタイプ信号ＷＴである。

【０１１８】前に述べたようにこれらの２つの信号ＷＬ
とＷＴの組み合せにより、図６のラップアドレススクラ
ンブラ７３は一連の可能化信号コードを生成して出力マ
ルチプレクサＯＭＵＸの出力ゲート１２８に出力する。
この一連の可能化信号コードが来ると、出力レジスタ１
２４からの対応するビットは出力伝送選択ゲート１２８
を通って、選択された順序でデータバス２５に読み出さ
れる。

【０１１９】図２３にはほぼ同様な配列が入力マルチプ
レクサＩＭＵＸにあり、データバス２５からメモリ配列
７５にデータを書き込む。入力伝送選択ゲート１３０は
ラップアドレススクランブラおよびマルチプレクサ６１
からの８から１のコードによって選択的に可能になる。
ビットは個別の入力レジスタ回路１３２に記憶される。

【０１２０】クロック信号ＣＯＵＮＴが入って列アドレ
スの上位カウント部が増分または減分されるのに従っ
て、記憶されたデータビットは４ビットのブロックでメ
モリ配列７５の列の偶数および奇数次のブロックに伝送
される。

【０１２１】次に図２４に、デジタルプロセッサ２２０
を含むデジタルプロセシングシステム２１５を示す。こ
れは図１のデータプロセシングシステム１５と同様であ
るが、システムクロック６５がクロック信号を生成し、
このクロック信号がリード線２２１を通ってデジタルプ
ロセッサ２２０に入る点が異なる。

【０１２２】デジタルプロセッサ２２０内で、クロック
信号はゲートされまたは他の方法で処理されてプロセッ
サクロック信号になり、これがリード線２２２を経て同
期メモリ３０、入力周辺装置２４、出力周辺装置４０に
送られる。他の点では、データプロセシングシステム２
１５は図１および図２で説明したデータプロセシングシ
ステム１５と同様に動作する。

【０１２３】これまでこの発明の例示の実施態様によ
り、いくつかのデータプロセシングシステムの配列を説
明した。この説明から明かな他の実施態様は、特許請求
の範囲に入るものと見なされる。以上の説明に関して更
に以下の項を開示する。

【０１２４】(1) 同期ランダムアクセスメモリをアク
セスする方法において、 a) システムクロック信号を前記の同期ランダムアクセ
スメモリに送り、 b) 行アドレスと列アドレスによってアドレス可能なセ
ル配列中の記憶セルの行を、前記のシステムクロック信
号に同期してアドレスし、 c) 開始列アドレスを列アドレスカウンタに送り、 d) 前記の列アドレスカウンタにある最上位数ビットに
応じて列のブロックをアクセスし、データビットを記憶
セルの前記のアドレスされた行から出力マルチプレクサ
に、前記のシステムクロック信号に同期して読み出し、 e) 前記の列アドレスカウンタを前記のシステムクロッ
ク信号に同期してクロックすることにより、また得られ
た一連の列アドレスの最下位数ビットを前記の出力マル
チプレクサに送ることによって、選択された一連のデー
タビットを前記の出力マルチプレクサを通して伝送し、
前記の選択された一連のデータビットを前記の出力マル
チプレクサを通してデータバスへ、前記のシステムクロ
ック信号に同期して伝送することを制御する、ステップ
を含む方法。

【０１２５】(2) バースト動作中にバースト増分信号
を前記の列アドレスカウンタに送り、前記の列アドレス
カウンタ中のアドレスを前記のシステムクロック信号の
サイクル毎に増分するステップを更に含む、第１項記載
の同期ランダムアクセスメモリをアクセスする方法。

【０１２６】(3) バースト動作中にバースト減分信号
を前記の列アドレスカウンタに送り、前記の列アドレス
カウンタ中のアドレスを前記のシステムクロック信号の
サイクル毎に減分するステップを更に含む、第１項記載
の同期ランダムアクセスメモリをアクセスする方法。

【０１２７】(4) 同期ランダムアクセスメモリをアク
セスする方法において、 a) システムクロック信号を前記の同期ランダムアクセ
スメモリに送り、 b) 行アドレスと列アドレスによってアドレス可能なセ
ル配列中の記憶セルの行を、前記のシステムクロック信
号に同期してアドレスし、 c) 開始列アドレスを列アドレスカウンタに送り、 d) 前記の列アドレスカウンタにある最上位数ビットに
応じて列のブロックをアクセスし、データビットをデー
タバスから入力マルチプレクサを通して記憶セルの前記
のアドレスされた行に、前記のシステムクロック信号に
同期して書き込み、 e) 前記の列アドレスカウンタを前記のシステムクロッ
ク信号に同期してクロックすることにより、また得られ
た一連の列アドレスの最下位数ビットを前記の出力マル
チプレクサに送ることによって、選択された一連のデー
タビットを前記のデータバスから前記の入力マルチプレ
クサを通して伝送し、前記の選択された一連のデータビ
ットを前記のデータバスから前記のマルチプレクサを通
して前記のセル配列へ、前記のシステムクロック信号に
同期して伝送することを制御する、ステップを含む方
法。

【０１２８】(5) 同期バースト動作中にバースト増分
信号を前記の列アドレスカウンタに送り、前記の列アド
レスカウンタ中の前記のアドレスを前記のシステムクロ
ック信号のサイクル毎に増分するステップを更に含む、
第４項記載の同期ランダムアクセスメモリをアクセスす
る方法。

【０１２９】(6) 同期バースト動作中にバースト減分
信号を前記の列アドレスカウンタに送り、前記の列アド
レスカウンタ中の前記のアドレスを前記のシステムクロ
ック信号のサイクル毎に減分するステップを更に含む、
第４項記載の同期ランダムアクセスメモリをアクセスす
る方法。

【０１３０】(7) 同期ランダムアクセスメモリをアク
セスする方法において、 a) システムクロック信号を前記の同期ランダムアクセ
スメモリに送り、 b) 行アドレスと列アドレスによってアドレス可能なセ
ル配列中の記憶セルの行を、前記のシステムクロック信
号に同期してアドレスし、 c) 開始列アドレスを列アドレスカウンタに送り、 d) 前記の列アドレスカウンタにある最上位数ビットに
応じて前記のセル配列中の列のブロックをアクセスし、
データビットを記憶セルの前記のアドレスされた行から
出力マルチプレクサに、前記のシステムクロック信号に
同期して読み出し、 e) 前記の開始列アドレスの最下位数ビットが表す前記
の開始列アドレスによって決定される順序で、一組のデ
ータビットの全てのビットを前記の出力マルチプレクサ
を通してデータバスへ、前記のシステムクロック信号に
同期して伝送する、ステップを含む方法。

【０１３１】(8) 前記の開始列アドレスの最下位数ビ
ットを一連の２Ｍから１の選択コードに変換して、前記
の出力マルチプレクサを通る伝送を制御するステップを
更に含む、第７項記載の同期ランダムアクセスメモリを
アクセスする方法。

【０１３２】(9) 前記の開始列アドレスの１つ以上の
最下位ビットを固定した状態信号に変換し、前記の開始
列アドレスの他の最下位ビットを一連のＭから１の選択
コードに変換して、前記の出力マルチプレクサを通る伝
送を前記のシステムクロック信号に同期して制御するス
テップを更に含む、第７項記載の同期ランダムアクセス
メモリをアクセスする方法。

【０１３３】(10) 同期ランダムアクセスメモリをアク
セスする方法において、 a) システムクロック信号を前記の同期ランダムアクセ
スメモリに送り、 b) 行アドレスと列アドレスによってアドレス可能なセ
ル配列中の記憶セルの行を、前記のシステムクロック信
号に同期してアドレスし、 c) 開始列アドレスを列アドレスカウンタに送り、 d) 前記の列アドレスカウンタにある最上位ビットのグ
ループに応じて前記のセル配列中の列のブロックをアク
セスし、データビットを記憶セルの前記のアドレスされ
た行から出力マルチプレクサに、前記のシステムクロッ
ク信号に同期して読み出し、 e) 前記の列アドレスカウンタにあり前記のシステムク
ロック信号に同期して前記の出力マルチプレクサに送ら
れる最下位ビットのグループに応じて、前記の出力マル
チプレクサを通る伝送路を制御することによって、選択
されたデータビットを前記の出力マルチプレクサを通し
て伝送する、ステップを含む方法。

【０１３４】(11) その後は前記のセル配列中の記憶セ
ルの他の行をアドレスし、前記の開始列アドレスを前記
の列アドレスカウンタに再送し、前記のセル配列中の列
ブロックをアクセスすることによって、前記の選択され
たビットを前記のセル配列の前記のアドレスされた他の
行から前記の出力マルチプレクサへ読み出し、前記の列
アドレスカウンタにあり前記の出力マルチプレクサに送
られる最下位ビットのグループに応じ、前記の出力マル
チプレクサを通る前記のデータバスへの前記の伝送路を
制御することによって、第２の選択されたデータビット
を前記の出力マルチプレクサを通して伝送する、ステッ
プを更に含む、第１０項記載の同期ランダムアクセスメ
モリをアクセスする方法。

【０１３５】(12) その後は前記のセル配列中の記憶セ
ルの同じ行をアドレスし、別の開始列アドレスを前記の
列アドレスカウンタに送り、前記のセル配列中の列ブロ
ックをアクセスすることによって、前記の選択されたビ
ットを前記の配列の前記のアドレスされた行から前記の
出力マルチプレクサへ読み出し、前記の列アドレスカウ
ンタにあり前記出力マルチプレクサに送られる最下位ビ
ットのグループに応じ、前記の出力マルチプレクサを通
る伝送路を制御することによって、第２の選択されたデ
ータビットを前記の出力マルチプレクサを通して伝送す
る、ステップを更に含む、第１０項記載の同期ランダム
アクセスメモリをアクセスする方法。

【０１３６】(13) その後は前記のセル配列中の記憶セ
ルの同じ行をアドレスし、同じ開始列アドレスを前記の
列アドレスカウンタに再送し、前記の配列中のセルの同
じ列ブロックをアクセスすることによって、前記の選択
されたビットを前記の配列の前記のアドレスされた行か
ら前記の出力マルチプレクサへ読み出し、前記の列アド
レスカウンタにあり前記の出力マルチプレクサに送られ
る最下位ビットのグループに応じ、前記の出力マルチプ
レクサを通る伝送路を制御することによって、同じ選択
された記憶セルからのデータビットを前記の出力マルチ
プレクサを通して伝送する、ステップを更に含む、第１
０項記載の同期ランダムアクセスメモリをアクセスする
方法。

【０１３７】(14) その後は前記のセル配列中の記憶セ
ルの他の行をアドレスし、第２の開始列アドレスを前記
の列アドレスカウンタに送り、前記の配列中のセルの第
２の列ブロックをアクセスすることによって、他の選択
されたビットを前記の配列の他のアドレスされた行から
前記の出力マルチプレクサへ読み出し、前記の列アドレ
スカウンタにあり前記の出力マルチプレクサに送られる
最下位ビットのグループに応じ、前記の出力マルチプレ
クサを通る第２の伝送路を制御することによって、デー
タビットを他の選択された記憶セルから前記の出力マル
チプレクサを通して伝送する、ステップを更に含む、第
１０項記載の同期ランダムアクセスメモリをアクセスす
る方法。

【０１３８】(15) 同期ランダムアクセスメモリをアク
セスする方法において、 a) 行アドレスおよび列アドレスによってアドレス可能
なセル配列中の記憶セルの行をアドレスし、 b) 開始列アドレスを列アドレスカウンタに送り、 c) 前記の列アドレスカウンタにある最上位ビットのグ
ループに応じて列ブロックにアクセスし、データビット
をデータバスから入力マルチプレクサを通して記憶セル
の前記のアドレスされた行に書き込み、 d) 前記の列アドレスカウンタにあり前記の入力マルチ
プレクサに送られる最下位ビットのグループに応じ、前
記の入力マルチプレクサを通る伝送路を制御することに
よって、選択されたデータビットを前記の入力マルチプ
レクサを通して伝送する、ステップを含む方法。

【０１３９】(16) その後は前記のセル配列中の記憶セ
ルの他の行をアドレスし、前記の開始列アドレスを前記
の列アドレスカウンタに再送し、前記の列アドレスカウ
ンタにある最上位数ビットに応じて前記の配列中のセル
の列ブロックをアクセスし、データビットを前記のデー
タバスから入力マルチプレクサを通して記憶セルの他の
アドレスされた行に書き込み、前記の列アドレスカウン
タにある最下位ビットのグループに応じ、前記の入力マ
ルチプレクサを通る伝送路を制御することによって、選
択されたデータビットを前記のデータバスから前記の入
力マルチプレクサを通して伝送する、ステップを更に含
む、第１５項記載の同期ランダムアクセスメモリをアク
セスする方法。

【０１４０】(17) その後は前記のセル配列中の記憶セ
ルの同じ行をアドレスし、別の開始列アドレスを前記の
列アドレスカウンタに送り、前記の列アドレスカウンタ
にある最上位数ビットの別のグループに応じて前記の配
列中のセルの列ブロックをアクセスし、他のデータビッ
トを前記のデータバスから前記の入力マルチプレクサを
通して記憶セルの前記のアドレスされた行に書き込み、
前記の列アドレスカウンタにあり前記の入力マルチプレ
クサに送られる他の最下位ビットのグループに応じ、前
記の入力マルチプレクサを通る他の選択された伝送路を
制御することによって、別の選択されたデータビットを
前記の入力マルチプレクサを通して伝送する、ステップ
を更に含む、第１５項記載の同期ランダムアクセスメモ
リをアクセスする方法。

【０１４１】(18) その後は前記のセル配列中の記憶セ
ルの同じ行をアドレスし、同じ開始列アドレスを前記の
列アドレスカウンタに再送し、前記の列アドレスカウン
タにある最上位数ビットに応じて前記の配列中のセルの
列ブロックをアクセスし、データビットを前記のデータ
バスから前記の入力マルチプレクサを通して記憶セルの
前記のアドレスされた行に書き込み、前記の列アドレス
カウンタにあり前記の入力マルチプレクサに送られる最
下位ビットのグループに応じ、前記の入力マルチプレク
サを通る伝送路を制御することによって、他の選択され
たデータビットを前記のデータバスから前記の入力マル
チプレクサを通して伝送する、ステップを更に含む、第
１５項記載の同期ランダムアクセスメモリをアクセスす
る方法。

【０１４２】(19) その後は前記のセル配列中の記憶セ
ルの他の行をアドレスし、別の開始列アドレスを前記の
列アドレスカウンタに送り、前記の列アドレスカウンタ
にある最上位数ビットの別のグループに応じて前記の配
列中のセルの列ブロックをアクセスし、他のデータビッ
トを前記のデータバスから前記の入力マルチプレクサを
通して記憶セルの他のアドレスされた行に書き込み、前
記の列アドレスカウンタにあり前記の入力マルチプレク
サに送られる他の最下位ビットのグループに応じ、前記
の入力マルチプレクサを制御することによって、他の選
択されたデータビットを前記の入力マルチプレクサを通
して伝送する、ステップを更に含む、第１５項記載の同
期ランダムアクセスメモリをアクセスする方法。

【０１４３】(20) データプロセシングシステムにおい
て、デジタルプロセッサ、タイミング端を持つシステム
クロック信号を生成して、前記のデジタルプロセッサの
動作を制御するシステムクロック回路、同期ランダムア
クセスメモリシステムで、前記のクロック信号の端に直
接応答し、前記の同期メモリ中のアドレス可能な記憶セ
ルにアクセスして前記の記憶セルにデータを書き込み、
また前記の記憶セルからデータを読み出す同期メモリ、
を含むデータプロセシングシステム。

【０１４４】(21) 前記のシステムクロック信号の端に
直接応答して、前記のシステムクロック信号に同期した
制御信号を生成し、前記の同期ランダムアクセスメモリ
の書き込み、読み出し動作を制御する、タイミングおよ
び制御回路、前記の制御およびタイミング回路が生成す
る第１制御信号に応答し、アドレス可能な記憶セルの行
をアクセスして前記の同期メモリにデータを書き込み、
またデータを読み出す、行アドレス回路、前記の制御お
よびタイミング回路が生成する他の制御信号に応答し、
アドレス可能な記憶セルの列ブロックをアクセスして前
記の同期メモリにデータを書き込み、またデータを読み
出す、列アドレス回路、を更に含む、第２０項記載のデ
ータプロセシングシステム。

【０１４５】(22) 前記の同期ランダムアクセスメモリ
が、スタティック記憶セルの配列を持つ金属酸化膜半導
体装置として製作される、第２０項記載のデータプロセ
シングシステム。

【０１４６】(23) 前記の同期ランダムアクセスメモリ
が、ダイナミック記憶セルの配列を持つ金属酸化膜半導
体装置として製作される、第２０項記載のデータプロセ
シングシステム。

【０１４７】(24) 前記のシステムクロック信号と共に
タイミングおよび制御回路に送られる制御信号を前記の
デジタルプロセッサが生成し、同期ランダムアクセスメ
モリ制御信号の発生を制御する、第２０項記載のデータ
プロセシングシステム。

【０１４８】(25) ダイナミック記憶セルの前記の配列
が相補形金属酸化膜半導体回路として製作される、第２
４項記載のデータプロセシングシステム。

【０１４９】(26) ダイナミック記憶セルの前記の配列
がバイポーラ相補形金属酸化膜半導体回路として製作さ
れる、第２４項記載のデータプロセシングシステム。

【０１５０】(27) データプロセシングシステムにおい
てデジタルプロセッサ、タイミング端を持つシステムク
ロック信号を生成して、デジタルプロセッサの動作を制
御する、システムクロック回路、行および列アドレスに
よってアドレス可能な記憶セルの配列中にデータを記憶
する、同期ランダムアクセスメモリ、前記のシステムク
ロック信号の端に応答し、前記のシステムクロック信号
のタイミング端に関連するタイミング端を持ちゲートさ
れたシステムクロック信号を生成する、前記のデジタル
プロセッサ、前記のゲートされたシステムクロック信号
の端に直接応答し、記憶セルにアクセスして書き込みお
よび読み出し動作をする、前記の同期ランダムアクセス
メモリ、を含むデータプロセシングシステム。

【０１５１】(28) 同期ランダムアクセスメモリにおい
て、アドレス可能な行および列に配列された記憶セルの
配列、行アドレスバッファ、行アドレスデコーダ、列ア
ドレスバッファ、列アドレスデコーダ、マイクロプロセ
ッサから直接送られるシステムクロック信号の端に応答
し、行アドレスデータを前記の行アドレスバッファに記
憶して前記の行アドレスデコーダを通してデコードし、
列アドレスデータを前記の列アドレスバッファに記憶し
て前記の列アドレスデコーダでデコードする回路、を含
む同期ランダムアクセスメモリ。

【０１５２】(29) 前記のクロック信号の端と関連し
て、行アドレス制御信号が前記の行アドレスバッファに
前記の行アドレスデータを記憶させ、前記のシステムク
ロック信号の端と関連して、列アドレス制御信号が前記
の列アドレスバッファに前記の列アドレスデータを記憶
させ、前記のシステムクロック信号の端と関連して、書
き込み信号が書き込み制御信号を発生し、前記の同期ラ
ンダムアクセスメモリの入力端子に入るデータを、アド
レスされた記憶セルに前記のシステムクロック信号に同
期して書き込む、書き込み信号、前記のクロック信号の
端と関連して、読み出し信号が読み出し制御信号を発生
し、アドレスされた記憶セルに記憶されているデータ
を、前記の同期ランダムアクセスメモリの出力端子から
前記のシステムクロック信号に同期して読み出す、読み
出し信号、を含む、第２８項記載のランダムアクセスメ
モリ。

【０１５３】(30) 同期ランダムアクセスメモリにおい
て、アドレス可能な行および列に配列された記憶セルの
配列、行アドレスバッファ、行アドレスデコーダ、列ア
ドレスバッファ、列アドレスデコーダ、システムクロッ
ク信号の端に応答し、行アドレスデータを前記の行アド
レスバッファに記憶して前記の行アドレスデコーダを通
してデコードし、列アドレスデータを前記の列アドレス
バッファに記憶して前記の列アドレスデコーダでデコー
ドする、回路、を含む同期ランダムアクセスメモリ。

【０１５４】(31) 前記のクロック信号の端と関連し
て、行アドレス制御信号が前記の行アドレスバッファに
前記の行アドレスデータを記憶させ、前記のクロック信
号の端と関連して、列アドレス制御信号が前記の列アド
レスバッファに前記の列アドレスデータを記憶させ、前
記のシステムクロック信号の端と関連して、書き込み信
号が書き込み制御信号を発生し、前記の同期ランダムア
クセスメモリの入力端子に入るデータを、アドレスされ
た記憶セルに書き込み、前記のシステムクロック信号の
端と関連して、読み出し信号が読み出し制御信号を発生
し、アドレスされた記憶セルに記憶されているデータ
を、前記の同期ランダムアクセスメモリの出力端子から
読み出す、第３０項記載の同期ランダムアクセスメモ
リ。

【０１５５】(32) 前記の列アドレスバッファと前記の
列アドレスデコーダの間にあり、開始列アドレスを受け
る列アドレスカウンタ、前記の列アドレスカウンタにあ
る最上位ビットのグループに応答し、前記の配列中のセ
ルの列ブロックにアクセスしてデータの書き込みまたは
データの読み出しを行う、列アドレスデコーダ、前記の
列アドレスカウンタにある最下位ビットのグループに応
答し、記憶セルの前記の配列にデータビットの書き込み
または読み出しを行う導通路を作る、入力および出力マ
ルチプレクサ、を更に含む、第３０項記載の同期ランダ
ムアクセスメモリ。

【０１５６】(33) 前記の同期ランダムアクセスメモリ
を制御する書き込み信号を受ける回路が、前記のシステ
ムクロック信号の端と同時にデータの書き込みまたは読
み出しを選択的に行う、第３０項記載の同期ランダムア
クセスメモリ。

【０１５７】(34) 前記のシステムクロック信号の端に
応答して、前記の同期ランダムアクセスメモリが前記の
システムクロック信号に同期してランダムアクセス読み
出し動作を行う、第３０項記載の同期ランダムアクセス
メモリ。

【０１５８】(35) 前記のシステムクロック信号の端に
応答して、前記の同期ランダムアクセスメモリが前記の
システムクロック信号に同期してランダムアクセス書き
込み動作を行う、第３０項記載の同期ランダムアクセス
メモリ。

【０１５９】(36) 前記のシステムクロック信号の端、
読み出し信号、バースト選択信号、バースト増分信号に
応答して、前記の同期ランダムアクセスメモリが同期バ
ースト昇順読み出し動作を行う、第３０項記載の同期ラ
ンダムアクセスメモリ。

【０１６０】(37) 前記のシステムクロック信号の端、
読み出し信号、バースト選択信号、バースト減分信号に
応答して、前記の同期ランダムアクセスメモリが同期バ
ースト降順読み出し動作を行う、第３０項記載の同期ラ
ンダムアクセスメモリ。

【０１６１】(38) 前記のシステムクロック信号の端、
書き込み信号、バースト選択信号、バースト増分信号に
応答して、前記の同期ランダムアクセスメモリが同期バ
ースト昇順書き込み動作を行う、第３０項記載の同期ラ
ンダムアクセスメモリ。

【０１６２】(39) 前記のシステムクロック信号の端、
書き込み信号、バースト信号、バースト減分信号に応答
して、前記の同期ランダムアクセスメモリが同期バース
ト降順書き込み動作を行う、第３０項記載の同期ランダ
ムアクセスメモリ。

【０１６３】(40) 記憶セルの前記の配列がスタティッ
クメモリ回路の配列として製作される、第３０項記載の
同期ランダムアクセスメモリ。

【０１６４】(41) 記憶セルの前記の配列が金属酸化膜
半導体装置として製作される、第４０項記載の同期ラン
ダムアクセスメモリ。

【０１６５】(42) 記憶セルの前記の配列が相補形金属
酸化膜半導体回路を含む、第４１項記載の同期ランダム
アクセスメモリ。

【０１６６】(43) 記憶セルの前記の配列がバイポーラ
相補形金属酸化膜半導体回路を含む、第４１項記載の同
期ランダムアクセスメモリ。

【０１６７】(44) 記憶セルの前記の配列がダイナミッ
クメモリ回路の配列として製作される、第３０項記載の
同期ランダムアクセスメモリ。

【０１６８】(45) 記憶セルの前記の配列が金属酸化膜
半導体装置として製作される、第４４項記載の同期ラン
ダムアクセスメモリ。

【０１６９】(46) 記憶セルの前記の配列が相補形金属
酸化膜半導体回路を含む、第４５項記載の同期ランダム
アクセスメモリ。

【０１７０】(47) 記憶セルの前記の配列がバイポーラ
相補形金属酸化膜半導体回路を含む、第４５項記載の同
期ランダムアクセスメモリ。

【０１７１】(48) 同期ランダムアクセスメモリ３０が
システムクロック信号６７に直接応答して、関連するマ
イクロプロセッサに同期して動作する。前記の同期ラン
ダムアクセスメモリは更に同期ランダムアクセス動作に
加えて、同期バースト動作（ＢＴ）または同期ラップ動
作（ＷＴ）でデータ２５の書き込みまたは読み出しを行
う。前記の同期ランダムアクセスメモリ装置はダイナミ
ック記憶装置またはスタティック記憶装置として製作さ
れる。

【図面の簡単な説明】

この発明をよく理解するために、以下の図を参照して詳
細な説明を読んでいただきたい。

【図１】同期ランダムアクセスメモリを含むデータプロ
セシングシステムのブロック図。

【図２】同期ランダムアクセスメモリのブロック図。

【図３】同期ランダムアクセス読み出し動作のタイミン
グ図。

【図４】同期ランダムアクセス書き込み動作のタイミン
グ図。

【図５】同期バースト昇順読み出し動作のタイミング
図。

【図６】列アドレスカウンタおよびラップアドレススク
ランブラのブロック図。

【図７】同期バースト降順読み出し動作のタイミング
図。

【図８】他の同期バースト昇順読み出し動作のタイミン
グ図。

【図９】他の同期バースト降順読み出し動作のタイミン
グ図。

【図１０】同期バースト昇順書き込み動作のタイミング
図。

【図１１】同期バースト降昇順書き込み動作のタイミン
グ図。

【図１２】他の同期バースト昇順書き込み動作のタイミ
ング図。

【図１３】他の同期バースト降順書き込み動作のタイミ
ング図。

【図１４】同期ラップ読み出し８ビット動作のタイミン
グ図。

【図１５】同期ラップ読み出し８ビット動作に用いられ
る、ラップアドレススクランブラの真理値表を示す図。

【図１６】同期ラップ読み出し４ビット動作のタイミン
グ図。

【図１７】同期ラップ読み出し４ビット動作に用いられ
る、ラップアドレススクランブラの真理値表を示す図。

【図１８】図１７の列アドレスカウンタの１ステージの
略ブロック図。

【図１９】タイミングゲート回路の論理略図。

【図２０】図１９のゲート回路の動作のタイミング図。

【図２１】他のタイミングゲート回路の論理略図。

【図２２】図２０のゲート回路の動作のタイミング図。

【図２３】図２の同期メモリの、入力マルチプレクサお
よび出力マルチプレクサ配列のブロック図。

【図２４】同期ランダムアクセスメモリを含む、別のデ
ータプロセシングシステムのブロック図。

【符号の説明】

１５データプロセシングシステム１７バス１８制御バス２０デジタルプロセッサ２４入力周辺装置２５データバス３０同期ランダムアクセスメモリ３２出力データバス４０出力周辺装置４２タイミングおよび制御回路４５アドレスバス４６、４７、５６、５７リード線４８行アドレスバッファ４９列アドレスバッファ５０行アドレスデコーダ５１ロードカウント伝送ゲート５２列アドレスカウンタ５３ゲート５４列アドレスデコーダ５８上位カウント部５９下位カウント部６０、６２制御バス６１ラップアドレススクランブラおよびマルチプレク
サ６３、６６リード線６４データイン・ドライバ６５システムクロック６７クロックリード線７３ラップアドレススクランブラ７４入力、マルチプレクサ７５メモリ配列７６、７７、７８出力９３マスクレジスタ９４カウント制御回路１０１、１０４ゲート１０２カウント信号ゲート配列１０３オアゲート１１０ブロックゲート回路１１６偶数次バス１２０出力イネーブルゲート１２２奇数次バス１２４出力レジスタ１２６３ビットの８から１の選択回路１２８出力伝送選択ゲート１３０入力伝送選択ゲート１３２入力レジスタ２１５データプロセシングシステム２２０デジタルプロセッサ２２１、２２２リード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者アンソニーエム．バリストレリアメリカ合衆国テキサス州ヒューストン, アパートメントナンバー 23，ウッドウェイ 4944 (72)発明者カールエム．グタッグアメリカ合衆国テキサス州ミズーリシティー，エス．サンディーコート 4015 (72)発明者スチーブンディー．クルーガーアメリカ合衆国テキサス州ヒューストン, エセックスレーン 4205 (72)発明者デュイ − ローンティー．レアメリカ合衆国テキサス州シュガーランド，ケンプウッド 3302 (72)発明者ジョセフエィチ．ニールアメリカ合衆国テキサス州シュガーランド，ホースショウドライブ 1103 (72)発明者ケネスエイ．ポティートアメリカ合衆国テキサス州ヒューストン, アパートメントナンバー 1008，エス, グレン 11735 (72)発明者ジョセフピー．ハーティガンアメリカ合衆国テキサス州スタッフォード，アパートメントナンバー 911，グローブウエストブールバード 5010 (72)発明者ロジャーディー．ノーウッドアメリカ合衆国テキサス州ヒューストン, アパートメントナンバー 1705，サウスグレン 11735

Claims

【特許請求の範囲】

【請求項１】システムクロック信号を受け取り、第１
のアドレス制御信号を生成し、システムクロック信号が
連続したクロックサイクルを有し、各クロックサイクル
が立ち上がりエッジと立ち下がりエッジを有する、タイ
ミングおよび制御回路と、第１のアドレス制御信号とシステムクロック信号に応答
して第１のアドレス信号をラッチするアドレス回路と、システムクロック信号の立ち上がりエッジに応答して第
１のデータビットを生じさせ、システムクロック信号の
立ち下がりエッジに応答して第２のデータビットを生じ
させ、蓄積セルから所定数のデータビットを生じさせる
出力回路と、を有する同期ランダムアクセスメモリ。
【請求項２】前記蓄積セルはダイナミック蓄積セルで
ある、請求項１記載の同期ランダムアクセスメモリ。
【請求項３】前記所定数のビットが４である、請求項
２記載の同期ランダムアクセスメモリ。
【請求項４】前記所定数のビットが８である、請求項
２記載の同期ランダムアクセスメモリ。
【請求項５】前記アドレス回路は、前記第１のアドレス信号に応答して蓄積セルの行を選択
する行デコード回路と、第２のアドレス信号を受け取り、システムクロック信号
に応答して出力アドレス信号を生成するアドレスカウン
タ回路と、前記出力アドレス信号に応答して蓄積セルの行から列を
選択する列デコード回路とを有する、請求項２記載の同
期ランダムアクセスメモリ。
【請求項６】前記アドレス回路は、第２のアドレス制
御信号とシステムクロック信号に応答して第２のアドレ
ス信号をラッチする、請求項５記載の同期ランダムアク
セスメモリ。
【請求項７】前記出力回路は、第１のデータビット及び第２のデータビットを受け取る
ように結合されたマルチプレクサ回路を有し、該マルチ
プレクサ回路は、データ端子においてシステムクロック
信号の立ち上がりエッジに応答して第１のデータビット
を生成し、システムクロック信号の立ち下がりエッジに
応答して第２のデータビットを生成する、請求項６記載
の同期ランダムアクセスメモリ。
【請求項８】前記タイミングおよび制御回路は、デー
タ制御信号に応答して所定数のデータビットの順序を決
定する、請求項６記載の同期ランダムアクセスメモリ。
【請求項９】前記所定数のデータビットの順序は連続
した列アドレスに従う、請求項８記載の同期ランダムア
クセスメモリ。
【請求項１０】前記所定数のデータビットの順序はイ
ンターリーブされたラップシーケンスに従う、請求項８
記載の同期ランダムアクセスメモリ。
【請求項１１】第１のアドレス制御信号は、行イネー
ブル信号に応答して生成され、第２のアドレス制御信号
は列イネーブル信号に応答して生成される、請求項８記
載のデータ処理システム。
【請求項１２】前記出力回路は、一連のクロックサイ
クルの各クロックサイクルごとにデータ端子に所定数の
データビットから２つのデータビットを生成する、請求
項８記載の同期ランダムアクセスメモリ。
【請求項１３】前記第１のアドレス信号は、第１及び
第２のグループのアドレスビットを含む、請求項１記載
の同期ランダムアクセスメモリ。
【請求項１４】前記アドレス回路は、第１のグループのアドレスビットに応答して蓄積セルの
行を選択する行デコード回路と、第２のグループのアドレスビットを受け取り、システム
クロック信号に応答して出力アドレス信号を生成するア
ドレスカウンタ回路と、出力アドレス信号に応答して蓄積セルの行から列を選択
する列デコード回路とを有する、請求項１３記載の同期
ランダムアクセスメモリ。
【請求項１５】前記アドレスカウンタ回路は、第２の
グループのアドレスビットをインクリメントすることに
より出力アドレス信号を生成する、請求項１４記載の同
期ランダムアクセスメモリ。
【請求項１６】前記所定数のデータビットは４であ
る、請求項１４記載の同期ランダムアクセスメモリ。
【請求項１７】前記所定数のデータビットは８であ
る、請求項１４記載の同期ランダムアクセスメモリ。
【請求項１８】前記タイミングおよび制御回路は、デ
ータ制御信号に応答して所定数のデータビットの順序を
決定する、請求項１４記載の同期ランダムアクセスメモ
リ。
【請求項１９】前記所定数のデータビットの順序は連
続した列アドレスに従う、請求項１８記載の同期ランダ
ムアクセスメモリ。
【請求項２０】前記所定数のデータビットの順序はイ
ンターリーブされたラップシーケンスに従う、請求項１
８記載の同期ランダムアクセスメモリ。
【請求項２１】前記出力回路は、第１のデータビット及び第２のデータビットを受け取る
ように結合されたマルチプレクサ回路を有し、該マルチ
プレクサ回路は、データ端子においてシステムクロック
信号の立ち上がりエッジに応答して第１のデータビット
を生成し、システムクロック信号の立ち下がりエッジに
応答して第２のデータビットを生成する、請求項１８記
載の同期ランダムアクセスメモリ。
【請求項２２】前記蓄積セルはスタテイック蓄積セル
である、請求項１８記載の同期ランダムアクセスメモ
リ。
【請求項２３】システムクロック信号を受け取り、第
１のアドレス制御信号を生成し、システムクロック信号
が連続したクロックサイクルを有し、各クロックサイク
ルが立ち上がりエッジと立ち下がりエッジを有するタイ
ミングおよび制御回路と、第１のアドレス制御信号とシステムクロック信号に応答
して第１のアドレス信号をラッチするアドレス回路と、蓄積セルから複数のデータビットを生じさせ、該複数の
データビットが順序を有しており、システムクロック信
号の立ち上がりエッジに応答して第１のデータビットを
生じさせ、システムクロック信号の立ち下がりエッジに
応答して第２のデータビットを生じさせる出力回路と、
を有する同期ランダムアクセスメモリ。
【請求項２４】前記蓄積セルはダイナミック蓄積セル
である、請求項２３記載の同期ランダムアクセスメモ
リ。
【請求項２５】前記複数のデータビットの順序は連続
する列アドレスに従う、請求項２４記載の同期ランダム
アクセスメモリ。
【請求項２６】前記複数のデータビットの順序はイン
ターリーブされたラップシーケンスに従う、請求項２４
記載の同期ランダムアクセスメモリ。
【請求項２７】前記アドレス回路は、前記第１のアドレス信号に応答して蓄積セルの行を選択
する行デコード回路と、第２のアドレス信号を受け取り、システムクロック信号
に応答して出力アドレス信号を生成するアドレスカウン
タ回路と、前記出力アドレス信号に応答して蓄積セルの行から列を
選択する列デコード回路とを有する、請求項２４記載の
同期ランダムアクセスメモリ。
【請求項２８】前記アドレス回路は、第２のアドレス
制御信号とシステムクロック信号に応答して第２のアド
レス信号をラッチする、請求項２７記載の同期ランダム
アクセスメモリ。
【請求項２９】前記出力回路は、第１のデータビット及び第２のデータビットを受け取る
ように結合されたマルチプレクサ回路を有し、該マルチ
プレクサ回路は、データ端子においてシステムクロック
信号の立ち上がりエッジに応答して第１のデータビット
を生成し、システムクロック信号の立ち下がりエッジに
応答して第２のデータビットを生成する、請求項２８記
載の同期ランダムアクセスメモリ。
【請求項３０】第１のアドレス制御信号は行イネーブ
ル信号とシステムクロック信号に応答して生成され、第
２のアドレス制御信号は列イネーブル信号とシステムク
ロック信号に応答して生成される、請求項２８記載の同
期ランダムアクセスメモリ。
【請求項３１】前記出力回路は、一連のクロックサイ
クルの各クロックサイクルごとにデータ端子に複数のデ
ータビットから２つのデータビットを生成する、請求項
２８記載の同期ランダムアクセスメモリ。
【請求項３２】第１のアドレス信号は第１及び第２の
グループのアドレスビットを含む、請求項２３記載の同
期ランダムアクセスメモリ。
【請求項３３】前記アドレス回路は、第１のグループのアドレスビットに応答して蓄積セルの
行を選択する行デコード回路と、第２のグループのアドレスビットを受け取り、システム
クロック信号に応答して出力アドレス信号を生成するア
ドレスカウンタ回路と、出力アドレス信号に応答して蓄積セルの行から蓄積セル
の列を選択する列デコード回路とを有する、請求項３２
記載の同期ランダムアクセスメモリ。
【請求項３４】前記アドレスカウンタ回路は、第２の
グループのアドレスビットをインクリメントすることに
より出力アドレス信号を生成する、請求項３３記載の同
期ランダムアクセスメモリ。
【請求項３５】前記複数のデータビットの順序は連続
した列アドレスに従う、請求項３３記載の同期ランダム
アクセスメモリ。
【請求項３６】前記複数のデータビットの順序はイン
ターリーブされたラップシーケンスに従う、請求項３３
記載の同期ランダムアクセスメモリ。
【請求項３７】前記出力回路は、第１のデータビット及び第２のデータビットを受け取る
ように結合されたマルチプレクサ回路を有し、該マルチ
プレクサ回路は、データ端子においてシステムクロック
信号の立ち上がりエッジに応答して第１のデータビット
を生成し、システムクロック信号の立ち下がりエッジに
応答して第２のデータビットを生成する、請求項３３記
載の同期ランダムアクセスメモリ。
【請求項３８】前記蓄積セルはスタテイック蓄積セル
である、請求項３３記載の同期ランダムアクセスメモ
リ。
【請求項３９】行及び列に配置されたダイナミック蓄
積セルアレイと、複数の周期的なクロックサイクルを有するシステムクロ
ック信号を受け取り、各周期的なクロックサイクルが立
ち上がりエッジと立ち下がりエッジを有し、複数の周期
的なクロックサイクルの第１のクロックサイクルに応答
して第１のアドレス制御信号を、複数の周期的なクロッ
クサイクルの第２のクロックサイクルに応答して第２の
アドレス制御信号を生成する、タイミングおよび制御回
路と、第１のアドレス制御信号と第１のクロックサイク
ルに応答してダイナミック蓄積セルの行をアクセスする
ため第１のアドレス信号を受け取る行アドレス回路と、第２のアドレス制御信号と第２のクロックサイクルに応
答してダイナミック蓄積セルの少なくとも１つの列をア
クセスするため第２のアドレス信号を受け取る列アドレ
ス回路と、システムクロック信号の立ち上がりエッジに応答して第
１のデータビットを生じさせ、システムクロック信号の
立ち下がりエッジに応答して第２のデータビットを生じ
させ、蓄積セルから複数のデータビットを生成する出力
回路と、を有する同期ダイナミックランダムアクセスメ
モリ。
【請求項４０】前記列アドレス回路は、第２のアドレス信号を受け取り、システムクロック信号
に応答して出力アドレス信号を生成する、アドレスカウ
ンタ回路と、出力アドレス信号に応答して蓄積セルの行から蓄積セル
の列を選択する列デコード回路とを有する、請求項３９
記載の同期ダイナミックランダムアクセスメモリ。
【請求項４１】前記アドレスカウンタ回路は、システ
ムクロック信号に応答して第２のアドレス信号をインク
リメントすることにより出力アドレス信号を生成する、
請求項４０記載の同期ダイナミックランダムアクセスメ
モリ。
【請求項４２】前記列アドレス回路は、第２のアドレ
ス制御信号に応答して第２のアドレス信号をラッチする
請求項４０記載の同期ダイナミックランダムアクセスメ
モリ。
【請求項４３】前記タイミングおよび制御回路は、複
数のデータビットの所定数を選択するため第１のデータ
制御信号を生成する、請求項４０記載の同期ダイナミッ
クランダムアクセスメモリ。
【請求項４４】前記複数のデータビットの所定数は４
である、請求項４３記載の同期ダイナミックランダムア
クセスメモリ。
【請求項４５】前記複数のデータビットの所定数は８
である、請求項４３記載の同期ダイナミックランダムア
クセスメモリ。
【請求項４６】前記タイミングおよび制御回路は、複
数のデータビットの順序を選択するため第２のデータ制
御信号を生成する、請求項４３記載の同期ダイナミック
ランダムアクセスメモリ。
【請求項４７】所定数のデータビットの順序は連続し
た列アドレスに従う、請求項４６記載の同期ダイナミッ
クランダムアクセスメモリ。
【請求項４８】所定数のデータビットの順序はインタ
ーリーブされたラップシーケンスに従う、請求項４６記
載の同期ダイナミックランダムアクセスメモリ。
【請求項４９】前記出力回路は、第１のデータビット及び第２のデータビットを受け取る
ように結合されたマルチプレクサ回路を有し、該マルチ
プレクサ回路は、データ端子においてシステムクロック
信号の立ち上がりエッジに応答して第１のデータビット
を生成し、システムクロック信号の立ち下がりエッジに
応答して第２のデータビットを生成する、請求項４６記
載の同期ランダムアクセスメモリ。
【請求項５０】前記列アドレス回路は、第３のアドレス信号を受け取り、システムクロック信号
に応答して出力アドレス信号を生成するアドレスカウン
タ回路と、第２のアドレス信号と周期的なクロックサイクルの一つ
のクロックサイクルに応答してダイナミック蓄積セルの
少なくとも一つの列を選択し、複数のデータビットを生
じさせる第１の列デコード回路と、出力アドレス信号に応答して複数のデータビットを連続
的に生じさせる第２の列デコード回路とを有する、請求
項３９記載の同期ダイナミックランダムアクセスメモ
リ。
【請求項５１】前記アドレスカウンタ回路は、システ
ムクロック信号に応答して第３のアドレス信号をインク
リメントすることにより出力アドレス信号を生成する、
請求項５０記載の同期ダイナミックランダムアクセスメ
モリ。
【請求項５２】前記列アドレス回路は、第２のアドレ
ス制御信号に応答して第２のアドレス信号をラッチする
請求項５０記載の同期ダイナミックランダムアクセスメ
モリ。
【請求項５３】前記タイミングおよび制御回路は、複
数のデータビットの所定数を選択するため第１のデータ
制御信号を生成する、請求項５０記載の同期ダイナミッ
クランダムアクセスメモリ。
【請求項５４】前記複数のデータビットの所定数は４
である、請求項５３記載の同期ダイナミックランダムア
クセスメモリ。
【請求項５５】前記複数のデータビットの所定数は８
である、請求項５３記載の同期ダイナミックランダムア
クセスメモリ。
【請求項５６】前記タイミングおよび制御回路は、複
数のデータビットの順序を選択するため第２のデータ制
御信号を生成する、請求項５３記載の同期ダイナミック
ランダムアクセスメモリ。
【請求項５７】所定数のデータビットの順序は連続し
た列アドレスに従う、請求項５６記載の同期ダイナミッ
クランダムアクセスメモリ。
【請求項５８】所定数のデータビットの順序はインタ
ーリーブされたラップシーケンスに従う、請求項５６記
載の同期ダイナミックランダムアクセスメモリ。
【請求項５９】前記出力回路は、第１のデータビット及び第２のデータビットを受け取る
ように結合されたマルチプレクサ回路を有し、該マルチ
プレクサ回路は、データ端子においてシステムクロック
信号の立ち上がりエッジに応答して第１のデータビット
を生成し、システムクロック信号の立ち下がりエッジに
応答して第２のデータビットを生成する、請求項５６記
載の同期ランダムアクセスメモリ。