SU1564695A1 - Буферное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может использоватьс  в буферных запоминающих устройствах. Цель изобретени  - повышение быстродействи  и достоверности работы. Буферное запоминающее устройство содержит регистры 1, счетчик 2, дешифратор 3, коммутатор 4 (включает в свой состав группы 5 элементов И и группу 6 элементов ИЛИ), первую 7, вторую 9, третью 11 и четвертую 15 группы элементов И, группу 8 элементов НЕ, группу 10 триггеров, элемент И 12, элемент И-НЕ 13, элемент ИЛИ 14, группу 16 элементов задержки. В устройстве информаци  считываетс  в том же пор дке, в каком она поступает на вход. При этом обеспечиваетс  возможность одновременного считывани  и записи. 1 ил.

Description

1и группы 6 элементов ИЛИ$ первую rpyn-j считывани  1-й регистр не опрашивалпу 7 элементов И, группу 8 элементов НЕ5 вторую группу 9 элементов И, группу 10 триггеров, третью группу 11 элементов И, элемент 12 И, элемент 13

с , то сигнал единичного уровн  с инверсного выхода 1-го триггера 10 через элемент задержки поступает на первый вход 1-го элемента И первой

с , то сигнал единичного уровн  с инверсного выхода 1-го триггера 10 через элемент задержки поступает на первый вход 1-го элемента И первой

И-НЕ, элемент 14 ИЛИ, четвертую труп- 20 группы 7„ При выполнении двух указанных выше условий сигнал единичного уровн  с выхода 1-го элемента И первой группы 7 поступает на первый вход - 1-го элемента И второй группы 9 и 25 на вход 1-го элемента НЕ группы 8 Сигнал нулевого уровн  с выхода 1-го элемента НЕ группы 8 поступает на третий вход Xi+l)ro элемента И второй группы 9 Сигнал единичного уровн  на выходе 1-го элемента И второй группы 9 по витс  только в том случае , когда на всех трех входах его присутствуют сигналы единичного уровн , т0е„ при выполнении следующих

пу 15 элементов И, группу 16 элементов задержки.

Устройство работает следующим об- разомо

Если есть хот  бы один свободный регистр 1, то на вторые входы элементов И третьей группы 11 поступает разрешающий сигнал единичного уровн  с выхода элемента 13 . Импульс записи с входа записи устройства через первый элемент И третьей группы 11 поступает на вход счетчика 2. Содержимое счетчика 2 увеличиваетс  на единицу и поступает на входы дешифрато30

ра 3 Сигнал единичного уровн  форми- условий; разрешено чтение данных; руетс  на выходе дешифратора 3, соот- в i-ом регистре имеетс  информаци ;

ветствующем первому из свободных регистров 1 о Записываема  информаци  через элементы И третьей группы 11 в виде параллельного кода поступает на входы всех регистров 1, но будет записана только в тот регистр 1, на вход разрешени  приема информации которого поступает сигнал разрешени  приема информации с соответствующего выхода дешифратора 30 При записи информации в соответствующий регистр 1 его маркерный разр д устанавливаетс  в единичное состо ние Запись следующего слова осуществл етс  аналогичным образом. Как только все регистры 1 окажутс  заполненными (все маркерные разр ды в единичном состо нии), на выходе элемента 13 И-НЕ возникает сигнал нулевого уровн , который, поступа  на вторые входы элементов И третьей группы 11, блокирует запись.

Таким образом, исключаетс  возможность уничтожени  несчитанной информации очередной записью,,

0

5

0

5

(i-1)-и регистр либо не содержит информации , либо он уже опрашивалс  в данном цикле считывани .

Сигнал единичного уровн  с выхода i-ro элемента И второй группы 9 поступает на первый вход 1-го триггера группы 10 и переводит его в состо ние , когда на инверсном выходе сигнал нулевого уровн , з на пр мом - единичного . Сигнал нулевого уровн  с инверсного выхода 1-го триггера поступает на первый вход (1-1)-го элемента И четвертой группы 15, где запрещает прохождение сигнала разрешени  передачи информации из (i-l)-ro регистра через коммутатор 4. Сигнал единичного уровн  с пр мого выхода 1-го триггера группы 10 поступает на второй вход 1-го элемента И четвертой группы 15, на втором входе которого сигнал единичного уровн  с инверсного выхода (i+l)-ro триггера группы 10. Сигнал единичного уровн  с выхода 1-го элемента И четвертой

группы 15 поступает на i-й вход управлени  коммутатора 4 и на вход установки в ноль маркера 1-го регистра 1ь Данный сигнал разрешает передачу информации из 1-го регистра через коммутатор 4 на выход устройства и переводит разр д маркера 1-го регистра 1 в нулевое состо ние Сигнал нулевого уровн  с инверсного выхода 1-го триггера группы 10 через 1-й элемент задержки группы 16 (врем  задержки равно длительности импульса чтени ) поступает на первый вход 1-го элемента И первой группы 7 и блокирует поступление сигнала единичного уровн  на первый вход 1-го элемента И второй группы 9 а Таким образом , исключаетс  возможность повторного обращени  к i-ому регистру 1 в данном цикле считывани .

Указанна  организаци  управлени  считыванием обеспечивает последовательное считывание данных из регистров 1, начина  (в общем случае) с первого.

Формирование сигнала единичного уровн , разрешающего считывание данных из n-го (последнего) регистра 1 (сигнал единичного уровн  на выходе n-го элемента И второй группы 9), означает окончание цикла считывани . Сигнал единичного уровн  с выхода n-го элемента И второй группы 9 поступает на вторые входы триггеров группы 10 и переводит их в состо ние, когда на инверсных выходах сигналы единичного уровн , а на пр мых выходах - нулевого. Таким образом, разрешаетс  очередное обращение к регистрам 1, начина  с первого.

Если ни в одном из регистров 1 нет информации, подлежащей считыванию, то сигналы нулевого уровн  с выходов маркерных разр дов регистров 1 поступают на входы элемента 14 ИЛИ. Сигнал нулевого уровн  с выхода элемента 14 ИЛИ поступает на второй вход элемента 12 И и блокирует прохождение импульса чтени . Таким образом, исключаетс  возможность считывани  недостоверной информации Если бы импульс считывани  присутствовал на входах элементов И второй группы 9

посто нно, то не исключалась бы веро- , ды которых подключены к инверсным вы55

 тность подключени  выходов регистров 1 к выходу устройства при неустановившемс  процессе замещени  информации в регистрах 1 (маркерный раз4695

РЯД еще

10

1, состо ние некоторых других не соответствует вновь принимаемой информации)о Естественна  задержка при прохождении сигнала через эле- мент 14 ИЛИ, элемент 12 И обеспечивает то, что к моменту подключени  выходов регистров 1 к выходу устройства процесс замещени  информации в них завершаетс 

Процессы записи и считывани  могут проходить параллельно В качестве примера рассмотрим одну из возможных ситуаций - все регистры 1 заполнены j 5 информацией.

По импульсу чтени  в первую очередь считываетс  информаци  из первого регистра 1.

Счетчик 2 при наличии освободившегос  регистра 1 по очередному импульсу записи переходит из состо ни  п в состо ние 1, ка основании чего дешифратор 3 формирует сигнал разрешени  приема информации в первый регистр о

В это же врем  по очередному импульсу чтени  возможно считывать информацию из второго регистра 1 и т.д.

0

5

Claims (1)

1. Формула изобретени 

   Буферное запоминающее устройство, содержащее регистры, счетчик, дешифратор , коммутатор, соответствующие информационные входы групп которого соединены с соответствующими выходами регистров, выходы счетчика подключены к входам дешифратора, выходы коммутатора  вл ютс  информационными выходами устройства, отличающеес  тем, что, с целью повышени  быстродействи  и достоверности работы, в устройство введены четыре

   ГРУППЫ элементов И, группа элементов НЕ, группа триггеров, группа элементов задержки, элемент И, элемент И-НЕ, элемент ИЛИ, входы которого соединены с входами элемента И-НЕ, соответствующими выходами маркерных разр дов регистров и с вторыми входами элементов И первой группы, первые входы которых соединены с выходами соответствующих элементов задержки группы, входы которых подключены к инверсным вы

   ходам соответствующих триггеров группы и первым входам соответствующих элементов И четвертой группы, выхо- ды элементов И первой группы соединены|с первыми входами соответствующих элементов И второй группы и с входами соответствующих элементов НЕ группы, выЦод 1-го элемента НЕ группы (где ,2,...,n, n - информационна  ем- коЬть устройства) подключен к третьему входу (i-H)-ro элемента И второй группы, вторые входы элементов И второй группы соединены с выходом эле- И, выходы элементов И второй группы подключены к первым входам соответствующих триггеров группы, вторые входы которых соединены с вы- хо|дами п-го элемента И второй группы, тм входом управлени  коммутатора и вводом установки в О маркерного раз р |да п-го регистра, пр мой выход i-jro триггера группы соединен с BTQ- входом i-ro элемента И четвертой группы, выход которого подключен к

   1-му входу управлени  коммутатора и входу установки в О маркерного разр да 1-го регистра, выходы.дешифратора соединены с входами синхронизации соответствующих регистров, выход элемента И-НЕ подключен к вторым входам элементов И третьей группы, первый вход первого элемента И третьей группы  вл етс  входом записи устройства, выход первого элемента И третьей группы соединен с входом синхронизации счетчика, первые входы других элементов И третьей группы  вл ютс  информационными входами устройства , выходы других элементов И третьей группы соединены с информационными входами регистров, выход элемента ИЛИ соединен с вторым входом элемента И, первый вход которого  вл етс  входом чтени  устройства