SU1571593A1 - Устройство дл контрол цифровых узлов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при отладке, контроле и диагностике узлов цифровой вычислительной техники. Целью изобретени   вл етс  расширение функциональных возможностей за счет обеспечени  тестировани  узлов с двунаправленными выводами. С этой целью в устройство, содержащее блок микропрограммного управлени , регистр теста, N-разр дный ключ, блок задани  тестов и анализа реакций, введены группа из K регистров данных, блок счетчиков импульсов, группа из N элементов И, группа из N элементов задержки и группа из K регистров ответа, где N=K. 10 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при откладке, контроле и диагностике узлов цифровой вычислительной техники.

Цель изобретени  - расширение функциональных возможностей устройства за счет обеспечени  тестировани  узлов с двунаправленными выводами .

На изображена структурна  схема устройства; на фиг.2 - один из возможных примеров блока микропрограммного управлени ;,на фиг.З - 6 - блок-схема алгоритма работы блока микропрограммного управлени ; на фиг. формат адреса на входе блока микропрограммного управлени ; на фиг.8 - один из возможных примеров

выполнени  блока счетчиков импульсов; на фиг.9 - временна  диаграмма импульсов, выдаваемых блоком счетчиков импульсов; на сЬиг.10 - один из ВОЗМОАНЫХ примеров выполнени  блока задани  тестов и анализа реакций Устройство дл  контрол  цифровых узлов содержит (фиг.1) блок 1 задани  тестов и анализа реакций, блок 2 микропрограммного управлени , входы которого соединены с выходами блока 1, регистры 3 данных общей разр дностью п, информационные входы которых соединены с информационными входом-выходом блока 1, п-разр дный регистр 4 теста, вход которого соединен с выходами регистров 3, а выход - со входом n-раэр дного ключа 5 с трем  состо ни ми на выходе,

Сл

СЛ

Ј СО

выход которого  вл етс  выходом устройства дл  подключени  ко входу контролируемого узла. Кроме того, устройство содержит элементы И 6, первые входы которых соединены с соответствующим выходом регистра 4, вторые входы - через элемент 7 задержки - с тем же выходом регистра 4, а выход - с управл ющим входом (входом управлени  третьим состо нием) ключа 5, регистры 8 ответа с трем  устойчивыми состо ни ми на выходах общей разр дностью п, входы которых подключены к выходам ключа 5, а вы- ходы соединены с информационным входом-выходом блока 1, блок 9 счетчиков импульсов, информационные входы которого подключены к информационному входу-выходу блока 1, управл ю- щие входы блока 9 подключены к выходам блока 2, а первый, второй и третий выходы соединены с синхровходом регистра 4 теста, синхровходами регистров 8 ответа и синхровходом объ- екта контрол  соответственно. Выходы ключа 5 через резисторы 10 соединены с источником питани , а синхровходы регистров 3 и входы управлени  считывани  (третьим состо нием) регист- ров 8 соединены с выходами блока 2.

Блок 2 микропрограммного управлени  (фиг.2) имеет традиционную структуру и содержит мультиплексор 11 условий , формирователь 12 следующего адреса, ПЗУ 13 микрокоманд, регистр 14 микрокоманд, дешифратор 15 микрокоманд . Входы 16 мультиплексора 11 г соединены с адресным портом блока 1, входы 17 мультиплексора 11 - с ли- ни ми логических условий блока 1. Выход мультиплексора 11 соединен с первым входом формировател  12, выход которого соединен со входом ПЗУ 13, выход ПЗУ 12 микрокоманд - со входом регистра 14. Три выхода регистра 14 соединены соответственно со вторым входом формировател  12, входом дешифратора 15 и управл ющим входом мультиплексора 11. Все выходы де шифратора 15 равноценны и составл ют множество выходов блока микропрограммного управлени .

Блок 9 счетчиков импульсов может быть построен по схеме, приведенной на фиг.8„ Б его состав вход т вычитающие счетчики 18, 19, 20 и 21, тактовый генератор 22, D-триггер 23, RS-триггер 24. Входы разрешени  записи 25, 26 и 27 счетчиков 18, 19 и 20 соответственно, а также синхро- вход 28 1)-триггера 23 соединены с выходами блока 2. Информационные входы .счетчиков 18, 19 и 20 объединены между собой и составл ют информационный вход 29 блока 9, соединенный со входом - выходом данных блока 1. Пр мой выход триггера 23 соединен с управл ющим входом тактового генератора 22, а инверсный - со входом

Запись - счет вычитающего счетчика 21. Выход тактового генератора 22 соединен о синхровходами счетчиков 18, 19, 20 и 21. Выходы переноса счетчиков 19 и 20 соединены с установочными входами RS-триггера 24, выход переноса счетчика 21 соединен с Я-входом триггера 23. Инверсный выход старшего разр да счетчика 21, выход переноса счетчика 18 и выход триггера 24 образуют соответственно выходы 30, 31 и 32 блока 9. Выход 30 соединен с синхровходом регистра 4 теста, выход 31 - с синхровходом регистра 8 ответа, а выход 32 - с синхровходом объекта контрол  Блок 1 задани  тестов и анализа реакций (фиг.10) содержит буферный регистр 33 данных, буферный регистр 34 адреса, шифратор 35 управлени  каналами и блок 36 обработки прерываний . Шина 37 соедин с блоки 33-36 с блоками 2, 3, 8 и 9,   шины 38-42 адреса, данных и управлени  используютс  дл  св зи этих блоков с ЭВМ 3. ЭВМ 43 обеспечивает реализацию алгоритмов генерации.тестов и анализа реакций (Лиг.З).

Устройство работает следующим образом .

После включени  устройства выполн етс  настройка блока 9. Настройка заключаетс  в задании временных параметров выходных синхроимпульсов с выходов 30, 31 и 32 путем записи в счетчики 18, 19 и 20 кодов, определ ющих задержки t , э 4 (фиг,1)). Эта операци  осуществп етс  следующим образом. На вход блока 1 выдаетс  команда записи, сопровождаема  адресом абонента и кодом информации, подлежащей записи.

Блок 2 анализирует состо ние линий управлени . Алгоритм работы бло- ка 2 управлени  приставлен на фиг.З 6. Как только бгок о фР1еа ет,что по вилс  сигнал r),i jpeuiemre записи,

51

он приступает к анализу разр дов адреса , задающего адрес абонента в устройстве.

На фиг.7 представлен формат адреса на входе блока 1. Разр д 4 отведен дл  признака обращени  к регистру 3 данных, разр д 3 - дл  признака обращени  к регистру 8 ответа . Разр ды 0-2 дл  задани  адреса регистра. При отсутствии указанны признаков адрес регистра О соответствует адресу счетчика 18, адрес 1 - счетчику 19, адрес 2 - счетчику 20, адрес 3 - триггеру 23. При присутствии 1 в разр де признака обращени  к регистру 3 адрес регистра О соответствует нулевому регистру 3, адрес 1 - первому регистру 3 и т.д. При наличии 1 в разр де признака обращени  к регистру 8 ответа адрес регистра О соответствует нулевому регистру 8 ответа, адрес 1 - первому регистру 8 ответа и т.д.

Проанализировав состо ние разр дов адреса, блок 2 управлени  формирует сигнал на выходе дешифратора 15, соединенном со входом соответствующего регистра (фиг.З). По вление сигналов на одном из входов 25, 26 или 27 -приводит к загрузке в счетчик 18, 19 или 20 соответственно информации из блока 1.

После загрузки параметров в блок 9 производитс  загрузка регистров 3 элементами тестирующего слова. Загрузка производитс  через блок 1. Из блока 1 поступают адрес соответствующего регистра 3, информаци  дл  записи и сигнал разрешение записи. Совокупность элементов тестирующего слова, хран щихс  в регистрах 3, составл ет одно тестирующее воздействие . После загрузки требуемого числа регистров 3 необходимо осуществить передачу их содержимого в регистр 4 теста. Эта операци  осуществл етс  с по влением в блоке 1 адреса триггера 23. При этом блок 2 управлени  выдает сигнал входного воздействи  с входа 28 на блок 9, а последний - с заданной задержкой импульсы с,выходов 30, 31 и 32. В результате по влени  сигнала на выходе 30 осуществл етс  прием информации из ре- гистра 3 в регистр 4 и на выходе по- следнего по вл етс  тестирующее сло во. Это слово поступает на входы эле

5936

ментов 7 задержки, входы элементов И 6 и ключа 5. С выхода ключа 5 оно поступает на объект контрол  - на входы регистра 8.

Рассмотрим работу одного разр да ключа 5 совместно с подключенным к нему элементом И 6 и элементом 7 задержки. Пусть выход ключа 5 подQ ключей к пассивному входу объекта узла контрол , а на выходе регистра 4 теста - нулевое логическое состо ние . Тогда на выходе элемента 6, а следовательно, и на управл ющем вхос де ключа 5 будет нулевое логическое состо ние. При этом ключ 5 будет находитьс  в активном состо нии н логический уровень на его выходе будет определ тьс  состо нием его ин0 формационного входа, т.е. будет нулевым . Как только состо ни  на выходе регистра 4 теста измен тс  на единичные, выход ключа 5 также примет единичное состо ние и обеспечит

5 быстрый (за счет малого выходного

сопротивлени ) перезар д выходной емкости объекта узла контрол . С задержкой Т определ емой элементом 7 задержки, на выходе элемента 7 поQ  витс  логическа  1. В результате на выходе элемента 6 также по витс  логическа  1 и переведет ключ 5 в третье устойчивое состо ние . С этого момента времени логический уровень на выходе ключа 5 будет

определ тьс  делителем, состо щим из резистора 10 и входного сопротивлени  объекта узла контрол . Выбира  номинал R резистора 10 из услови  К„ V(K + Кн) Vnop , где Ем- на- .пр кение источника питани ; R - входное сопротивление объекта контрол ; V пор - пороговое напр жение логической на входе ключа 5 получим уровень логической 1.

При переключении разр да регистра 4 из единичного в нулевое элемент 6 будет закрыт, ключ 5 переведен в активное состо ние и на его выход пройдет нулевой уровень с информационного входа.

Таким образом, когда вход объекта узла контрол  находитс  в пассивном состо нии, логический уровень на нем будет повтор ть логиче5 ский уровень на выходе регистра 4 теста, а врем  переключени  логических сигналов будет определ тьс  характеристиками ключа 5.

0

Пусть, вход объекта контрол  находитс  в активном состо нии (т.е.  вл етс  выходом). В этой ситуации логический уровень на выходе ключа 5 должен определ тьс  состо нием объекта контрол . Это условие может быть выполнено за счет перевода ключа 5 в третье устойчивое1 состо ние путем установки разр дов регистра 4 теста в 1.

Таким образом, предложенна  схема включени  элементов 7 (в качестве элемента 7 задержки мржет быть использована RC-цепочка), элементов 6, резисторов 10 и ключа 5 обеспечивает как подачу тестирующих воздействий на объект контрол , так и получение с него результатов тестировани  .

Тестирующее слово на выходе ключа 5 сопровождаетс  синхроимпульсом , . выдаваемым блоком 9 с выхода 32. Параметры импульса и его временное расположение относительно момента приема в регистр 4 теста задаетс  «а этапе настройки блока 9. Струтура блока 9 может быть построена, в соответствии с фиг.8.

Этот блок обеспечивает управление временными параметрами синхроимпульсов при помощи кодов, загружаемых в его счетчики по входу 29 из блока 1. Из блока 1 в блок 9 поступают три m-ра зр дных кодов; код 1 код €3 , код Јq. , загружаемые в счетчики 18, 20, 19 соответственно путем подачи сигналов управлени  на выходы 25, 27, 26 соответственно. Названные три кода определ ют временые соотношени  и форму синхроимпульсов , приведенную на Лиг.9, где временные интвервалы 7, з 4пропорциональны кодам:

код

Јэ, код С,,., причем интервал .,

2 код

1 а

также длительности первого и второго синхроимпульсов фиксированы..Отсчет временных интервалов осуществл етс  от переднего фронта импульса входного воздействи , поступившего на вход 28 с блока 2 управле- , ни . Коэффициент пропорциональности между кодом и соответствующим интервалом определ етс  периодом Т г тактового генератора 22, работающего в стартостопном режиме, т.е. Ј код

-П m

(, if.

Значение периода Т f может достигать 10 не при исполнении управл ющи

0

5

0

5

0

5

0

5

0

5

m

формирователей на микросхемах быстро действующей эмиттер.но-св занной логики (например, серии 500). Разр дность кодов обычно может приниматьс  равной 7-12 двоичных разр дов в зависимости от максимальных значений временных интервалов. Эта константа записываетс  в счетчик по сигналу с триггера 23. Приход синхроимпульса на вход 28 прекращает запись в счетчик1 21, разреша  счет.

После загрузки в счетчики 18, 20, 19 кодов j , 3 , 4 из блока 1 и загрузки в счетчик 21 константы (2 - 1) подаетс  сигнал запуска на вход 28 блока 9, по переднему фронту которого устанавливаетс  триггер 23. Пр мой выход триггера 23 включает генератор 22, инверсный устанавливает режим вычитани  счетчика 21. Под воздействием тактовых импульсов происходит вычитание кодов из всех счетчиков. По достижении нулевого значени  кода в каждом счетчике формируетс  импульс переноса, временное положение которого смещено относительно сигнала с входа 28 управлени  на врем , пропорциональное коду . Па первом выходе 30 синхроимпульс по вл етс , когда код в счетчике 21 станет равным 2ГТ)1 - 1 . По достижении нулевого значени  кода в счетчике 21 формируетс  импульс переноса , который сбрасывает триггер 23 по входу сброса. Выходы переноса счетчиков 19 и 20, воздейству  на KS-входы триггера 24, обеспечивают формирование на выходе триггера синхроимпульса с выхода 32 дл  объекта контрол  положительной пол рности.

Разр ды тестирующего слова и разр ды реакции объекта узла контрол  поступают на вход регистра 8 ответа.. Момент приема в регистр 8 определ етс  импульсом с выхода 31 из блока 9. Временной сдвиг импульса относительно момента приема в регистр 4 теста определ етс  на этапе настройки блока 9. После приема информации в регистры 8 ответа может выполн тьс  ее считывание.. Чтение производитс  путем выдачи команды чтени  и соответствующего адреса. Блок 2 управлени , выделив сигнал разрешение считывани  и проанализировав разр ды адресного порта, выдает сигнал на выходе дешифратора 15, соединенном со входом управлени  третьим соУП 7

то нием соответствующего регистра ответа (фиг.3-6).

Дальнейша  обработка слова может быть выполнена по произвольному алгоритму . Например, реакци  объекта контрол  выдел етс  из всего слова и сравниваетс  с требуемым значением: тестирующие разр ды слова свер ютс  с исходными на предмет вы влени  отказа в тестируемом объекте.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  цифровых узлов, содержащее блок микропрограммного управлени , блок задани  тестов и анализа реакций, регистр теста и n-разр дный ключ, i-й инфор- мационный вход которого (1 i п) соединен с i-м разр дом выхода регистра теста, вход кода операции и вход огических условий блока микропрограммного управлени  подключены соответственно к выходу режима контрол  и выходу признака контрол  блока задани  тестов и анализа реакций, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет обеспечени  тестировани  узлов с двунаправленными выводами, оно содержит группу из k регистров данных, блок счетчиков импульсов , группу из п элементов И, группу изп элементов задержки и группу из k регистров ответа, j-ые раз- р ды выходов которых (1 j Ј га, m

   -г-) объединены с j-ми разр дами к.

   информационных входов регистров данных группы и блока счетчиков импуль3Ю

   сов и соединены с j-ми информационными входами-выходами блока задани  тестов и анализа реакции, синхро- вход 1-го регистра данных группы (1 1 k) подключен к 1-му выходу блока микропрограммного управлени , входу управлени  считыванием 1-го регистра ответа соединен с (k+l)-M

   выходом блока микропрограммного управлени , выходы с ()-ort) по (2k+4)-ft которого подключены соответственно к первому, второму и третьему входам разрешени  записи и

   синхровходу блока счетчиков импульсов , j-й разр д выхода 1-го регистра данных группы соединен с одноименным разр дом информационного входа регистра теста, i-й разр д выхода

   регистра теста подключен к входу 1-го элемента задержки группы и первому входу 1-го элемента И группы,второй вход и выход irro элемента И группы соединены соответственно с выходом 1-го элемента задержки группы и i-м управл ющим входом n-разр дного ключа, j-й разр д информационного входа 1-го регистра ответа группы подключен к одноименному разр ду выхода n-разр дного ключа, причем в совокупности они образуют j-й разр д входа-выхода устройства дл  подключени  к входу-выходу объекта контрол , первый и второй выходы блока счетчиков импульсов соединены с синхровходами соответственно регистра теста и регистров ответа группы,а тре-

   - ч

   тий выход блока счетчиков импульсов  вл етс  выходом устройства дл  подключени  к синхровходу объекта контрол .

   to

   i-Ь-Е1

   о

   чаРГ.

   Р--Н

   м

   F-rr

   П м ,

   % -«s

   isa «

   J

   «Э

   иш м+

   I -Г1-:

   Ui

   J

   Ul

   vo

   LO

   гч

   SL

   t

   Щ

   fern.

   3

   Hff

   r. n

   1

   E±

   V

   -Or«

   IU-. 1TL

   Фиг.З

   Разрешение Выдачи информации из ну- леооео рееис- оа данных

   Фие.7

   Фие.8

   м

   гу- 40

   J5

   33

   Я

   39

   3

   J5

   Фие.Ю