SU1497617A1 - Устройство дл отладки программно-аппаратных блоков - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может найти применение дл  отладки аппаратно программных средств микропроцессоров. Устройство содержит генератор импульсов, дес ть дешифраторов, три элемента задержки, четыре регистра, дес ть триггеров,одновибратор, блок посто нной пам ти, три блока оперативной пам ти, два счетчика, два мультиплексора, п ть элементов НЕ, четыре элемента И, схему сравнени , группу триггеров. Устройство позвол ет фиксировать глубину очереди команд и проводить благодар  этому расшифровку трассировочной информации на программном уровне. В результате можно сократить объем блока пам ти, необходимый дл  запоминани  информации о выполнении программы, повысить производительность отладки. 4 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при р азработке микроЭВМ и других средств вычислительной техники на основе однокристальных микропроцессоров .

Целью изобретени   вл етс  сокращение объема блока пам ти, необходи-. мого дл  запоминани  информации о вьшолнении программы. .

На фиг. 1 и 2 приведена схема предлагаемого устройства дл  отладки программно-аппаратных блоков.

Устройство содержит первый 1 и второй 2 блоки микропрограммного управлени , генератор 3 импульсов, второй 4, третий 5, дес тый 6 и первый 7 дешифраторы, первый элемент 8 задержки, восьмой 9, четвертый 10, седьмой 11, дев тый 12, п тый 13 и шестой 14 дешифраторы, первый 15 и второй 16 регистры, третий 17, четвертый 18, п тый 19 и шестой 20 триггеры , одновибратор 21, блок 22 посто нной пам ти, первый 23, второй 24 и третий 25 блокр оперативной пам ти, седьмой триггер 26, первый 27 и второй 28 счетчики, второй 29 и первый 30 мультиплексоры, третий 31 и четвертый 32 регистры, первый 33 и второй 34 триггеры, второй 35 и первый 36 элементы НЕ, третий 37, первый 38 и второй 39 элементы И, схему .4J3 сравнени , третий 41, четвертый

со

sj

а

31/+9

42 и п тый 43 элементы НЕ, четрертын 3JTtMeHT И 44, второй 45 и третий 46 элементы гэадержкн, восьмой 47, дев тый 48 и дес тый 49 триггеры, группу трипч ров 50, первый выход 51 строба iij4peca, первый 52 и второй 53 выходы признака задани  режима, выход 54 признака выборки команды, вход 55 признака готовности, второй 56 и пер вый 57 выходы признака готовности, вторые адресные входы 58, вторую двунаправленную информационную магистраль 59, вход 60 признака чтени , вход 61 признака записи, первый выход 62 признака сброса, вход 63 признака выборки команды, первый 64 и второй 65 входы признака задани  режима, вход 66 строба адреса устройства, бы ход 67 -генератора импульсов, первый 68, второй 69 и третий 70 выходы второго дешифратора, первый вход 71 третьего элемента И, группу входов 72 и выходов 73 восьмого дешифратора первый 74, второй 75 и третий 76 выходы четвертого дешифратора, первый 77 и второй 78 выходы п того дешифратора , первые информационные входы-выходы 79 устройства, первый 80, второй 8Г и третий 82 выходы де- с того дешифратора, выход 83 третьего элемента И, первый 84, второй 85, третий 86, четвертый 87 и п тый 88 выходы седьмого дешифратора, пр мой выход 89 шестого триггера, второй вх вход 90 второго элемента И, пр мой выход 91 второго триггера, выходы 92 и 93 переполнени  второго и первого счетчиков импульсов соответственно , второй 94,;. третий 95, п тый 96, шестой 97, седьмой 98, восьмой 99, дев тый 100 и дес тый 101 выходы дес того дешифратора, первые адресные входы 102, первые входы признака записи 103, признака чтени  104, приз- нака сброса 105, третьи информационные входы-выходы 106, группу адресных выходов 107, первые входы признака чтени  108, признака записи 109, второй выход 110 признака сброса УСТ ройства, информационный вход 111 и выход 112 дес того триггера 49 и выход 113 восьмого трип-ера 47.

Устройство работает под управл ющей ЭВМ в качестве которой может быть использована, например, микро- ЭВМ УВС-0), и обеспечивает отладку устройств на основе микропроцессоров содержащих встроенную очередь кома)д

например К1810ВМ86 или KI810BM88. Системна  шина управл ющей ЭВМ подключаетс  к входным шинам устройства дл  отладки программно-аппаратных блоков. Выходные шины устройства подключаютс  к шинам отлаживаемого устройства. Устройство может работать в одном из двух режимов: режиме управлени  и режиме отладки.

Рассмотрим работу предлагаемого устройства в режиме управлени .

Сигнал уровн  О, по вл ющийс  на первом входе 105 признака сброса устройства при нажатии кнопки сброса на пульте управл ющей ЭВМ, проходит через второй дешифратор 4 и с выхода 70 последнего воздействует на блоки I и 2, первый триггер 33 и седьмой дешифратор 11, выполн   их начальную установку. Через шестой дешифратор 14 сигнал сброса поступает также на второй выход 110 признака сброса устройства. По окончании воздействи  сигнал сброса на выходе 91 режима второго триггера 34 по вл етс  сигнал уровн  О, который через второй элемент И 39 поступает на вход готовности блока ЭВМ 1 микропрограммного управлени , запреща  ее работу. При этом сигнал уровн  1 с первого выхода 57 признака готовности устройства поступает на вход готовности блока 2, разреша  его работу. Блок 2 начинает отработку программы-монитора , содержащейс  в блоке 22 посто нной пам ти. В соответствии с этой программой блок 2 находитс  в цикле ожидани  команд, подаваемых с управл ющей ЭВМ,

Команда в виде соответствующего кода поступает от управл ющей ЭВМ по первым информационным входам-выходам 79 и при определенном адресе, выставл емом на первый адресный вход 102 и при наличии сигнала на первом входе 103 записи запоминаетс  в первом регистре 15, Блок 2 в соответствии с выполн емой программой посто и- но опрашивает этот регистр, Выставл   соответствующий код адреса на вторых адресных входах 58 и сигнал на втором входе 60 признака чтени . Прочитав код с группы выходов третьего дешифратора 5, бЛок 2 переходит к выполнению программы обработки полученной команды, В соответствии с получаемьпчи командами блок 2 производит загрузку третьего блока 25

ратнвной пам ти, третьего 31 и четвертого 32 регистров и при необходимости первого блока 23 оперативной пам ти. Эти операции выполн ютс  следующим образом.

На вторых адресных входах 58 блок 2 устанавливает адрес, соответствующий одному из узлов устройства, а по второй двунаправленной информа- дионной магистрали 59 блок 2 передает необходимые коды, сопровожда  их сигналом по второму входу 61 признака записи. При этом при обращении блока 2 к первому блоку 23 оператив- ной пам ти на старщей адресной линии присутствует сигнал уровн  О, а пр обращении к второму блоку 24 оперативной пам ти, четвертому дешифратору 10, п тому дешифратору 13 и шесто му дешифратору 14 - сигнал уровн  I. В третий блок 25 оперативной пам ти записываетс  информаци  о том, ли при отладке использоватьс  пам ть отлаживаемого устрой- ства или будет ли использоватьс  первый блок 23 оперативной пам ти, в последнем случае ЭВМ 2 загружает в первый блок 23 оперативной пам ти отлаживаемую программу. В соответст- ВИИ с информацией, записанной в третьем блоке 25 оперативной пам ти, при отладке на выходе 90 будет выра- батьгоатьс  соответственно сигнал

разрешени  работы первого блока 23

/- оперативной пам ти (сигнал уровн 

О) или шестого дешифратора 14 (сигнал уровн  1).

В третий 31 и четвертый 32 регистры записьшаетс  условие оконча- ни  отладки, при выполнении которого запрещаетс  выполнение отлаживаемой программы подачей на первый выход 62 признака сброса сигнала начальной установки.

Дл  перехода в режим отладки блок 2, получив соответствующий код команды через первый регистр 15 и третий дешифратор 5, устанавливает на вторых адресных входах 58 код, состо - щий из всех единиц. В этом случае на первом выходе 57 признака готовности вырабатьтаетс  сигнал уровн  О, который отключает блок 22 посто нной пам ти, поступа  на вход готовности блока 2, запрещает его работу, а также поступает на второй вход п того дешифратора 13, и сигнал уровн  1. на выходе 91, которым разрешаетс 

17

работа блока 1 и включаетс  второй блок 24 оперативной пам ти.

В режиме отладки работает блок I, выполн   Отлаживаемую программу. Бло 1 состоит из трех блоков: блока упралени  канапом, блока исполнени  команд и блока очереди команд. Блок управлени  каналом организует циклы канала, выбирает из пам ти коды отлаживаемой программы и загружает их в блок очереди команд. Блок исполнени  команд последовательно исполн ет команды, выбира  их из блока очереди команд. Если в процессе выполнени  команды необходимо обратитьс  к пам ти , то блок исполнени  команд делает за вку, блок управлени  каналом, закончив очередную выборку программного кода из пам ти, удовлетвор ет эту за вку. Объем запоминающего узла блока очереди команд ограничен, если он заполнен, то блок управлени  каналом работает вхолостую, если в блок очереди команд можно поместить байты программного кода, то блок управлени  каналом выполн ет цикл выборки из пам ти кода команды. Таким образом , в блоке 1 организована предварительна  (заблаговременна ) выборка кодов команд, а операции выборки и исполнени  совмещены во времени. Поэтому последовательность выборки не соответствует последовательности их исполнени , в частности команды, которые были выбраны из пам ти после выборки команды безусловного перехода , в действительности исполн тьс  не будут. Чтобы восстановить реальную картину исполнени  команд, необходимо иметь сведени  о взаимодействии блока исполнени  команд с блоком очереди команд. Код на выходах 64 и 65 признака задани  режима свидетельствует о том, что в предыдущем такте из блока очереди команд блока 1 был выбран первый байт кода команды, либо был выбран последующий байт кода команды, либо блок очереди команд был очищен в результате выполнени  команды перехода, либо в предшествующем такте блок исполнени  команд не обращалс  к блоку очереди команд. Также необходимо знать количество команд, наход щихс  в блоке очереди команд в определенные моменты времени. Эту информацию вырабатывает узел, включающий дес тый дешифратор 6, третий 17, четвертый 18,

п тый 19, шестой 20 и седьмой 26 триггеры, третий элемент И 37, второй 35 и третий 41 элементы НЕ и первый элемент 8 задержки.

Выполн   отлаживаемую программу, блок 1 производит обращени  либо к первому блоку 23 оперативной пам ти, либо к пам ти отлаживаемого устройства в зависимости от информации, за- писанной в третьем блоке 25 оперативной пам ти. Обмен информацией между пам тью и блоком 1 производитс  через шестой дешифратор 14 следующим образом. В случае передачи информа- i ции от блока 1 в пам ть отлаживаемого устройства информаци  на вторых адресных входах 58 и второй двунаправленной информационной магистрали 59, сопровождающа с  сигналом на втором входе 61 признака записи, передаетс  через шестой дешифратор 14 при наличии разрешающего сигнала на выходе 90 на группу адресных выходов

107и третьи информационные входы-выходы 106 к пам ти отлаживаемого устройства , сопровожда сь при этом сигналом по первому выходу 109 признака записи.

При приеме информации из пам ти отлаживаемого устройства блок 1 устанавливает на втором выходе 60 признака чтени  устройства сигнал чтени  данных, который через шестой дешифратор 14 поступает на первый выход

108признака чтени , а на вторых адресных входах 58 - адрес  чейки,

к которой производитс  обращение. Ко адреса через шестой дешифратор 14 поступает на группу адресных вьсходов 107 устройства. Код адреса и сигнал на первом выходе 108 признака чтени  будут сохран тьс  до тех пор, пока пам ть отлаживаемого устройства не установит считанную информацию на третьих информационных входах-выходах 106, с которых через шестой дешифратор 14 она поступит на вторую двунправленную информационную магистраль 59 ЭВМ 1.

Синхронизаци  работы блока 1 и пам ти отлаживаемого устройства выпон етс  с помощью входа 55 признака готовности. При обращении к пам ти последн   устанавливает на входе 55 сигнал уровн  О, который через тре. тий вход второго элемента И 39 поступает на торой выход 56 признака готовности,  апреща  работу блокл 1,

Q

Q с

5

0

5

сигнал этого уровн  остаетс  до тех .пор, пока пам ть не закончит внутренний цикл (т.е. не произведет запись или вьщачу информации). По окончании внутреннего цикла на входе 55 признака готовности пам ть устанавливает сигнал уровн  1, который через второй элемент И 39 поступает на второй выход 56. Блок I, обратившись к пам ти отлаживаемого устройства, приостанавливает свою работу на все то врем , в течение которого на входе 55 признака готовности остаетс , сигнал уровн  О.

В течение всего времени работы блока 1 включен второй блок 24 оперативной пам ти, в котором по положительному фронту конъюнкции сигналов на вторых входах 60 и 61 признака чтени  и признака записи запоминаетс  информаци  с вторых адресных входов 58, второй двунаправленной информационной магистрали 59, информационных выходов группы триггеров, а также с инверсного выхода дев того триггера 48.

В схеме 40 сравнени  в режиме отладки посто нно происходит сравнение кодов адреса с вторых адресных входов 58 с заданными в качестве условий выхода из режима отладки. При совпадении кодов адрес с заданными на выходе 91 вырабатываетс  сигнал уровн  О, который запрещает запоминание информации во втором блоке 24 оперативной пам ти и останавливает блок 1, а на выходе 57 по вл етс  сигнал уровн  1, который разрешает работу блока 22 посто нной пам ти и блока 2. Одновременно с этим одновиб- ратор 21 и первый элемент НЕ 36 формируют на линии 62 сигнал начальной установки.

Блок 2 начинает отработку программы , содержащейс  в блоке 22 посто нной пам ти, и остаетс  в цикле ожидани  команды от управл ющей ЭВМ. Эти команды, в частности, могут инициировать передачу в управл ющую ЭВМ информации , содержащейс  во втором блоке 24 оперативной пам ти.

Таким образом, устройство дл  отладки программно-аппаратных бликов позвол ет моделировать отлаживаемое устройство на самых ранних этапах разработки, использу  при этом пер- блок 23 оперативной пам ти, и производить отладку програм шого

обеспечени , необходимого дл  работы отлг1живг1емог-о ycTpoiicTHa, с запоминанием информации во втором блоке 24 оперативной пам ти. При отладке обеспечиваетс  останов отлаживаемой программы по адресу, задаваемому опе тором.

На элементах 46, 45, 49, 44, 42, 37, 41, 48, 47, 50 и 43 реализован узел фиксации глубины очереди команд который работает следующим образом. Когда на входах 64 и 65 признака режима устройства по витс  информаци  об исполнении первого байта кода команды (код 10), срабатывает четвертый элемент И 44 и на его выходе 111 по витс  сигнал уровн  1. Это значение по положительному фронт сигнала синхронизации выхода 67, за- держанного третьим элементом 46 задержки , будет переписано на выход дес того триггера 49, где также по витс  сигнал уровн  1. Этот положтельный фронт на линии 112 перепи- шет значение глубины очереди команд с входов группы триггеров 50 на ее выходы. Таким образом, на выходах группы триггеров 50 будет находитьс  значение глубины очереди команд ЭВМ 1 перед исполнением первого байта кода команды.

Когда на входах 64 и 65 признака режима устройства по витс  информаци об очистке очереди (код 01), то в положительном полупериоде сигнала синхронизации с выхода 67 сработает третий элемент И 37 и на его выходе по витс  сигнал уровн  О. По положительному фронту этого си1 нала на инверсном выходе дев того триггера 48 по витс  сигнал уровн  1, это свидетельствует о том, что была произведена очистка очереди команд. Запись информации во второй блок 24 оперативной пам ти происходит в конце такта каждого цикла шины по отрицательному фронту сигнала синхронизации с выхода 67. Отрицательный фронт этого сигнала, задержан

ный третьим 46 и вторым 45 элементами задержки на четверть периода сигнала синхронизации с выхода 67, запишет в восьмой триггер 47 ноль и на его выходе 113 по витс  сигнал уровн  О. По положительному фронту сигнала на входе 63 признака выборки команды, проинпгртированному и задержанному инвсртп1юм 36, восьмой

g 5 0 5 0

5 0 5

0

5

триггер 47 будет установлен в единичное состо ние. Задержка, вносима  п тым элементом НЕ 43 больше задержки , вносимой элементами 45 и 46, но меньше половины периода сигнала синхронизации с выхода 67. Таким образом , на выходе 113 сразу после записи очередной строки в трассу по витс  импульс уровн  О, который на выходах группы триггеров 50 и дев того триггера 48 установит сигналы уровн  О. Если до следующей записи в трассу не будет начато выполнение команды и не будет произведена очистка очереди команд, то там сигналы уровн  О так и останутс . Если до следующей записи в трассу будет начато исполнение нескольких команд, то в трассу будет записана глубина очереди команд , соответствующа  последней из таких команд.

Шестой дешифратор 14 реализует следующие логические функции (индексы у переменных X соответствуют номерам входов дешифратора, индексы у переменных Y - номерам выходов дешиф- торов):

Y., Х„, ;(1)

(2) (3) (4) (5) (6) (7) (8) (9) (10)

fe ЧГР

YIOS Х„ V X

9с

108

60 90

Yj, Х,з Y ; Y, Х, V X

Y53 X

f - и

90

65 V Хоо ;

ас f

(07 5t Х9о ;

«56 Xj5 V Xgo V X j, ;

eg X,oj V V X 40 .

Из формулы () следует, что дешифратор буферизирует сигнал сброса с первого выхода 62. Сигналы 61, 62, 63, 64, 65, 66 имеют активный низкий уровень и проход т сквозь дешифратор 14 только при наличии сигнала разрешени  90 уровн  1, что свидетельствует об обращении ЭВМ 1 к пам ти отлаживаемого устройства (формулы (2)-(8)). Сигналы с второй двунаправленной информационной магистрали 59 проход т в отлаживаемое устройство при наличии сигнала разрешени  90 и сигнала признака записи 61. Сигналы с третьих информационных входов-выходов 106 отлаживаемого устройства проход т на вторую двунаправленную информационную маг-истраль 59 при наличии разрешающего сигнала 90 и сигнала чтени  60, что следует из формул (9) и (10).

В третьем блоке 25 оперативной пам ти содержитс  информаци , управ- л нмца  обращением блока 1 к пам ти в ре(име отладки. Подпрограмма загруз- ки третьего блока 25 оперативной па млти содержит адрес обращени  к этому узлу: при этом четыре старших разр да адреса подаютс  на первый канал первого мультиплексора 30, остальные разр ды адреса подсоединены к соот- гзетствующим входам п того дешифратора 13, четыре старших разр да второй двунаправленной информационной магистрали 59 поступают на входы второ- I o канала первого мультиплексора 30, а младший разр д - на информационный вход третьего блока 25 оперативной пам ти. Код адреса сопровождаетс  сигналом признака записи 61. При наличии сигналов уровн  О на втором входе 61 признака записи и первом выходе 57 признака готовности и наличии соответствующего кода на остальных входах п того дешифратора I3 на первом выходе 77 последнего по вл етс  сигнал уровн  1, разрешающий передачу информации через первый канал первога мультиплексора 30 и запись информации в третий блок 25 оперативной пам ти. В то же врем  сигнал на втором выходе 78 имеет уровень О. Информаци , записанна  в третьем блоке 25 оперативной пам ти , в дальнейшем будет использовать с  дл  определени , где будет располагатьс  соответствующий сегмент пам ти (либо в первом блоке 23 оперативной пам ти, либо в отлаживаемом устройстве). При этом младший раз- р д второй двунаправленной информационной магистрали 59 содержит информацию о месте расположени  соответствующих сегментов пам ти, а четыре старших разр да содержат код соот ветствующего сегмента пам ти. Если по некоторому адресу в третьем блог ке 25 оперативной пам ти записан ноль, то в дальнейшем к соответствующему сегменту будут обращатьс  в первый блок 23 оперативной пам ти, в противном случае - к пам ти оглаживаемого устройства.

В режиме отладки сигнал нл первом выходе 57 признака готовности прини- мает уровеНЕз 1, при этом на первом выходе 77 п того дешифратора 13 по вл етс  сигнал уровн  О, а на втором Pwxoju 78 - уровн  I независимо от состо ни  сигналов на остальных входах п того дешифратора 13. Сигнал 57 таким образом запрещает запись информации в третий блок 25 оперативной пам ти и разрешает считывание информации из этого блока оперативной пам ти. Теперь вс кий раз, когда блок 1 выставл ет на вторых адресных входах 58 новый адрес, его старшие четыре разр да будут проходить через первый канал первого мультиплексора 30 на адресные входы третьего блока 25 оперативной пам ти а сигнал на выходе третьего блока 25 оперативной пам ти будет указыват место нахождени  сегмента пам ти, задаваемого четырьм  старшими разр дами адреса.

Дешифратор 9 при наличии на его входах 60, 57 и 90 сигнала уровн  О передает сигналы с входов 72 на выходы 73 без изменени , в противном случпе сигналы на выходах 73 имеют уровень 1.

Программирование третьего 31 и четвертого 32 регистров адресом останова выполнени  отлаживаемой программы и сравнение адресов схемой 40 сравнени  в режиме отладки осуществл етс  следующим образом. Сигнал инициализации, по вл ющийс  на первом выходе 62 признака сброса, поступает на инверсный вход установки в О первого триггера 33 и через первый элемент И 38 на тактовый вход второго триггера 34, устанавлива  на пр мых выходах этих триггеров сигнал уровн  О, а на инверсном выходе второго триггера 34 - сигнал уровн  1. Таким образом, разрешена работа блока 22 посто нной пам ти и ЭВМ 2 обрабатывает программу, содержащуюс  в блоке 22 посто нной пам ти. Получив команду загрузки третьего 31 и четвертого 32 регистров , блок 2 выставл ет соответствую - щий адрес обращени  на вторых адресных входах 58, сопровожда  его сигналом на втором входе 61 признака запис уровн  О, причем старший разр д адреса содержит единицу. При этом в зависимости от выставленного адреса на первом выходе 74 или втором выходе 75 по витс  сигнал уровн  1, производ щий запись информации в Третий регистр 31 или четвертый регистр 32 соответственно, при этом в регистр записываетс  информаци  с

второй двунаправленной информационной магистрали 59. Таким образом, каждому из этих регистров присвоен адрес обращени . В третий регистр 31 записываетс  код, который будет старшей частью адреса останова, в четвертый регистр 32 - код, который будет младшей частью адреса останова . Тогда на выходах этих регистров будет адрес останова, он подаетс  на Входы второго сравниваемого числа схемы 40 сравнени . При работе устройства дл  отладки программно- аппаратных блоков в режиме отладки на вторых адресных входах 58 будут по вл тьс  коды адресов обращени  блока I к первому блоку 23 оперативной пам ти или пам ти отлаживаемого устройства, и как только код адреса совпадет с кодом, записанным в третьем 31 и четвертом 32 регистрах, схема 40 сравнени  сработает и на е выходе по витс  сигнал уровн  I, который положительным фронтом, пода Баемым на одновибратор 21, вызовет на выходе последнего импульс уровн  1, который, пройд  через первый элемент И 38, своим положительным фронтом установит на выходе 91 низ- кий уровень. Этот же одиночный импульс , пройд  через первый элемент НЕ 36, поступит на первый выход 62 признака сброса, производ  началную установку ЭВМ и других узлов. Таким образом завершен цикл работы обмен с управл ющей ЭВМ - отладка. После того, как блок 2 закончит подготовку к работе всех узлов устройства дл  отладки программно-аппа- ратных блоков, он выполн ет цикл записи по адресу, состо щему из всех единиц кода, содержащего все единицы При по влении этого адреса на вторых адресных входах 58 на третьем выходе 76 четвертого дешифратора 10 по витс  сигнал уровн  1. Положительным фронтом сигнала на втором входе 61 признака записи информаци  с информционного входа первого триггера 33 перепишетс  на его выход, эта I, по вивша с  на выходе первого триггера 33, поступит на вход установки В 1 второго триг гера 34 и на первом выходе 57 признака готовности по витс  сигнал уровн  О. Этот сигнал запретит работу блока 2 и блока 22 посто нной пам ти, а одновременно по вившийс  сигнал уровн 

1 на выходе 91 разрешит работу второго блока 24 оперативной пам ти и блока 1. Последний начнет выполн ть отлаживаемую программу.

Первый дешифратор 7 передает информацию с выходов второго регистра 16 на первые информационные входы- выходы 79 устройства при наличии сигнала уровн  1 на входе 69, в противном случае на выходах первого дешифратора 7 все сигналы имеют уровень 1. При необходимости передать информацию из управл ющей ЭВМ в устройство дл  отладки программно- аппаратных блоков управл юща  ЭВМ выставл ет соответствующий код адреса обращени  на первых адресных входах .102, сопровожда  его сигналом на первом входе 103 признака записи. При этом на первом выходе 68 второго дешифратора 4 по витс  сигнал уровн  1, который стробирует загрузку ниформации в первый регистр 15 с первых информационных входов-вьосодов 79 Блок 2, обраща сь к третьему дешифратору 5, выставл ет соответствующий адрес и сопровождает его сигналом на втором входе 60 признака чтени . В результате информаци  с выходов регистра 15 без изменений будет передана на группу выходов третьего дешифратора 5, в противном случае на этих выходах присутствуют сигналы уровн  1.

При необходимости передать информацию из устройства дл  отладки программно-аппаратных блоков в управл ющую ЭВМ блок 2 выставл ет соответствующий код адреса обращени  на вторых адресных входах 58, сопровожда  его сигналом на втором входе 61 признака записи. При этом на выходе третьего дешифратора 5 по вл етс  сигнал уровн  1, который стробирует загрузку информации во второй регистр 16. Управл юща  ЭВМ, обра-; ща сь к первому дешифратору 7, выставл ет соответствующий адрес и сопровождает его сигналом на первом входе 104 признака чтени . В результате информаци  с выходов второго регистра 16 будет без изменени  передана на выходы первого дешифратора 7. Сигнал на первом выходе 62 признака сброса второго дешифратора 4 всегда повтор ет сигнал на первом входе 105 признака сброса.

151А9761

Дешифратор 11 реализует следующие лог ические функции:

93 61

(11)

где X д - сигнал с выхода переполнени  первого счетчика импульсов 27;

(28 ,, t. 53,

где Х-, - сигнал на пр мом выходе второго триггера 34;

V - Y V Y

Чт чг бг

(13)

где Xgj - сигнал с выхода переполнени  второго счетчика 28 импульсов; Ygg (Xj8V X,, Хз,)ЛХ,ЛХе,.

(lA)

При выдаче сигнала инициализации на первом выходе 62 признака сброса по вл етс  сигнал уровн  О, кото- рьй в соответствии с (11) и (12), пройд  через седьмой дешифратор 11, производит начальную установку первого 27 и второго 28 счетчиков импульсов . На выходах обоих счетчиков импульсов устанавливаетс  код, состо щий из всех нулей. При работе блока 2 по программе, содержащейс  в блоке 22 посто нной пам ти, запись информации во второй блок 24 опера- тивной пам ти производитьс  не будет поскольку в этом режиме сигнал на выходе 91 принимает значение О и в соответствии с (14) на п том выходе 88 седьмого дешифратора 11 по витс  пассивный сигнал уровн  О который запретит запись информации во второй блок 24 оперативной пам ти .

В режиме отладки сигнал на выходе 91 принима ;т значение 1. В дальнейшем , выполн   отлаживаемую программу блок 1 сопровождает адресу и данные одним из управл ющих сигналов на втором входе 61 признака записи или входе 60 признака чтени , которые принимают значени  О. При этом в соответствии с (14) на п том выходе 88 седьмого дешифратора 11 по вл етс  сигнал уровн  1, разрешающий запись во второй блок 24 оперативной пам ти. По окончании действи  сигнала на входе 60 или 61 в соответствии с (12) отрицательный перепад сигнала на третьем выходе 86 седьмого дешиф- ратора 11 производит увеличение кода на единицу на информационных выходах второг О счетчика 28 импульсов. Зтот код поступает на адресные входы нто-

5

0 5 0 с

о ,

0

716

рого блока 24 оперативной пам ти и, следовательно,  вл етс  следующим адресом, по которому будет произведена запись новой информации. При переполнении второго счетчика 28 импульсов на его выходе 92 переполнени  по вл етс  импульс, который в соответствии с (13) поступает на вход установки нул  второго счетчика 28 импульсов, И последующа  информаци  будет записыватьс  с нулевых адресов. По окончании режима отладки сигнал на выходе 91 принимает значение О и в соответствии с (14) запись информации во второй блок 24 оперативной пам ти производитьс  не будет.

Блок 2, отрабатыва  программу, содержащуюс  В блоке 22 посто нной пам ти, получает команду чтени  информации из второго блока 24 оперативной пам ти и переходит к выполнению соответствующих подпрограмм, выставл   при этом соответствующий адрес обращени  и сопровожда  его сигналом на втором входе 60 признака чтени  уровн  О. При этом на втором выходе 85 седьмого дешифратора 11 по вл етс  сигнал уровн  1, который поступает на Вход чтени  второго блока 24 оперативной пам ти. На выходах второго блока 24 оперативной пам ти, по вл етс  записанна  ранее информаци , котора  представлена не более, чем 64 разр дами (два байта - данные , три разр да - с выходов 98, 100 и 101, один разр д - с инверсного выхода дев того триггера 48, остальные разр ды - код адреса с вторых адресных входов), все разр ды разбиты на четыре равные группы и сигналы с них поступают на cootвeтcтвyющиe каналы второго мультиплексора 29. Чтение информации из второго блока 24 оперативной пам ти производитс  по нулевому адресу, так как по окончании режима отладки узел сравнени  вырабатывает сигнал начальной установки на первом выходе 62 признака сброса , который в соответствии с (11) и (13) произведет сброс первого 27 и второго 28 счетчиков импульсов, на выходах которых будет присутствовать нулевой код. Нулевой код с выходов первого счетчика 27 импульсов поступает на два управл Еощих входа второго мультиплексора 29, что соответствует передаче информации с первого.

канала сквозь дев тый дешифратор 12 на вторую двунаправленную информационную магистраль 59. Дев тый дешифратор 12 передает информацию с выхо- дов второго мультиплексора 29 на выходы 59 без изменений при наличии сигнала уровн  1 на выходе 91, в противном случае все сигналы уровн  1 на выходах дев того де- шифратора 12 имеют уровень 1. Сигнал с второго входа 85 седьмого дешифратора 1I поступает также на счетный вход первого счетчика 27 импульсов и по окончании этого сигна- ла отрицательным переходом, т.е. по окончаний чтени  информации с первого канала второго мультиплексора 29 происходит увеличение на единицу кода, присуствующего на выходах первого счетчика 27 импульсов. Таким образом, на выходе первого счетчика 27 импульсов будет код 01 и при следующем чтении информации из второго блока 24 оперативной пам ти будет передан через второй мультиплексор 29 код с его второго канала. Информаци  с второго, третьего и четвертого каналов второго мультиплексора 29 будет прочитана аналогичным образом. При п том обращении к второму блоку 24 оперативной пам ти на выходе 93 переполнени  первого счетчика 27 импульсов по витс  сигнал

уровн  1, который в соответствии

с (1,1) произведет начальную установку первого счетчика 27 импульсов и в соответствии с (12) поступит на счетный вход второго счетчика 28 импульсов , увеличива  на единицу код на его информационных выхс/дах, что соответствует следующему адресу обращени  к второму блоку 24 оперативной пам ти.

Дл  корректной интерпретации трас сировочной информации, содержащейс  во втором блоке 24 оперативной пам ти , в него необходимо записьюать информацию о глубине очереди команд блока 1. Эта информаци  формируетс  на инверсных выходах третьего 17, четвертого 18 и п того 19 триггеров.

Функционирование дес того дешифратора 6 описываетс  следующими выраже-гг ни ми:

Y,o X-,,VX5, V (15)

Yg ,VX,,ЛX,,ЛX„VX5,Л

л X,, Л ,;(16)

, Q is 20 25 30

ос

О

j

Y ,1 Х,,И 7, 95 9 ,j Л Х,„о Л

0

г

л x,nx,,v х„, л х„„лх л X

9

97

99

71

(17)

в текущем такте код на первом 64 и втором 65 входах признака задани  режима свидетельтвует о том, что происходило с блоком очереди команд в предьщущем такте. Цикл шины блока 1 длитс  четыре такта сигнала на выходе 67 генератора импульсов. В тактах Т1 и Т2 каждого цикла шины сигнал на входе 66 строба адреса имеет уровень О. Если в течение данного цикла шины происходит выборка из пам ти кода команды, то сигнал на входе 63 признака выборки команды имеет уровень О в течение тактов Т1, Т2 и ТЗ. В седьмом триггере 26 по положительному фронту сигнала на входе 66 строба адреса запоминаетс  значение младшего разр да адреса, который бьш выставлен ЭВМ в текущем цикле шины . Задержка, вносима  первым элементом 8 задержки, должна быть минимальной , но больше задержки, вносимой вторым элементом НЕ 36. Учитьша  это, сигнал на выходе 89 шестого триггера 20 буд-ет иметь низкий уровень в такте Т4 цикла выборки команды (а не в цикле обращени  в пам ть за операндом ) в течение времени, пока сигнал на выходе 67 генератора импульсов имеет уровень О. По вление комбинации , сигналов на входах 64 и 65 в такте Т4 свидетельствует о том, что в такте ТЗ блок очереди команд был очищен. Эти сигналы, поступа  уровн ми 1 на входы третьего элемента И 37, Приведут к по влению импульса уровн  о во втором полуь риоде такта Т4, которьй в третий 16, чеТ вертый 18 и 19 триггеры запишет единичную информацию, а на их инверсных выходах по витс  сигнал уровн  О. Согласно формуле (15) состо ние третьего тригг ера I 7 необходимо измен ть на противоположное, если глубину очереди команд надо изменить на 1 : плюс один, 1 сли в такте Т4 цикла выборки команды была информаци  об исполнении байта команды (в этом такте сигнал на первом входе 64 задани  режима имел высокий уровень ), и минус один, если информаци  об исполнении байта по вилась в любом другом такте. В соответствии с (16) состо ние шпвертого триггера 18 необходимо измен ть на противоположное Р следующих случа х. Глубину очереди команд надо увеличить на дна в сп зи с тем, что была произведена выборка кода команды по четному адресу , в этом случае ЭВМ 1 выбирает за одно обращение к пам ти 2 байта. Увеличение на 2 производитс  в такте ТА и только при условии, что в такте ТЗ не бьиш выполнено байта команды (т.е. в такте Т4 сигнал на первом входе 64 задани  режима имел уровень О). Состо ние триггера 18 также надо мен ть, если глубину надо увеличить на один, а она имеет нечетное значение, надо уменьшить на один, а она имеет четное значение. В соответствии с (17) состо ние п того триггера 19 надо измен ть на противоположное , если глубину надо увеличит на один, а она равна трем, если глубину надо уменьшить на один, а она равна четырем, и если глубину надо увеличить на 2, а она равна двум или трем. Максимальна  глуби- на очереди равна шести. Дес тый де- ши({)ратор 6 выдает единицу на Т-входы тех триггеров, состо ние которых надо измен ть в текущем такте. Изменение происходит по положительному фронту сигнала на выходе 67 генератора импульсов.

Расшифровку трассировочной 1Шфор- мации выполн ют следующим образом.

Всю трассу выполнени  программы условно разбивают на непересекающиес  линейные участки. Концом линейного участка  вл етс  строка, содержаща  информацию об очистке очереди.

Вначале определ ют границу перво- го линейного участка. Дл  этого анализируют строки трассы, пока не будет обнаружена очистка очереди или не будет достигнут конец трассы (если исполненна  программа не содержа- ла команд перехода). После обнаружени  очистки очереди определ ют ближайшую в пределах линейного участка глубину, отличную от нул ..Это буде глубина, соответствующа  nepBOMv байту команды перехода. Этот байт был выбран по адресу обращени , на Т меньшему, чем адрес, содержащийс  в строке, где была обнаружена нену- леГ а  глубина. Зна  первый байт ко- манды перехода, можно-по нему определить число байт кода команды перехода , так как эта величина однп)цач но определ етс  первым байтом кс1лл

К(.1мапды. Таким образом, определили последний Р1ипо:п1енный перед очисткой очереди байт команды - это последний байт кода команды перехода. Первый выполненный после очистки очереди байт расположен в той строке траСсы, где и информаци  об очистке очереди. Команды, расположенные между этими двум  байтами, были  ь браны микропроцессором , но реально не исполн лись и их из трассы необходимо удалить .

Теперь текущий линейный участок содержит только исполненные команды, и следует переход на начало этого линейного участка с целью определени местонахождени  первого байта кода каждой команды, вход щей в этот линейный участок. Если конец линейного участка св зан с концом трассы, то выбранных и не исполненных команд на этом линейном участке не будет.

После перехода на начало линейного участка аналогично описанному вы- ще определ ют ближайщую ненулевую глбину , а по ней и местонахождение первого байта кода команды (так как глубина фиксируетс  в момент перед выполнением первого байта кода команды ) . По первому байту команды определ ют ее длину и соответствующее количество байт программного кода отсчитывают в сторону увеличени  адресов . Если при этом не достигнут конец линейного участка, то следующий байт после отсчитанных байтов будет первым байтом очередной команды. Определ ют длину этой команды и так далее. Если конец линейного участка достигнут, то определ ют,  вл етс  ли этот линейный участок последним в трассе. Если нет, то повтор ют весь цикл расшифровки дл  следующего линейного участка. Если да, то вс  трасса расшифрована.

Claims (1)

1. Формула изобретени 

   Устройство дл  отладки программно аппаратных блоков содержащее дес ть дешифраторов, генератор тактовых импульсов , первый, второй, третий и четвертый регистры, блок посто нной пам ти, первый, второй и третий блоки оперативно пам ти, первый и второй счетчики импульсов, первый и второй мультиплексоры, семь триггеров, первый, BTOpoii и третий элементы НЕ,

   одновибратор, первый, второй и третий элементы И, схемы сравнени  и первый элемент задержки, причем перва  группа информационных входов- выходов устройства через первую двунаправленную магистраль соединена с группой информационных входов первого регистра и группой выходов первого дешифратора, перва  группа адресных входов, первые входы признака записи, признака чтени  и признака сброса устройства соединены с входами второго дешифратора, первый, второй и третий выходы которого соединены соответственно с входом записи первого регистра, входом первого дешифратора и первым выходом признака сброса устройства, группа выходов первого регистра соединена с первой группой входов третьего дешифратора, выход которого соединен с входом записи второго регистра, втора  группа адресных входов устройства соединена с группой адресных входов блока посто нной пам ти, первого блока оперативной пам ти, первой группой входов схемы сравнени , группой входов четвертого и п того дешифраторов, первой группой информационных входов первого мультиплексора, первой группой входов шестого дешифратора, группой входов седьмого дешифратора, первой группой информационных входов второго блока оперативной пам ти и второй группой входов третьего дешифратора , группа выходов которого через вторую двунаправленную магистраль соединена с группой информационных входов первого блока оперативной пам ти, группой информационных выходов блока посто нной пам ти, группой выходов восьмого дешифратора , второй группой информационных входов второго блока оперативной пам ти , группами информационных входов второго, третьего и четвертого регистров , второй группой информационных входов первого мультиплексора, вто- рой группой входов шестого дешифратора , группой выходов дев того дешифратора , первой группой выходов шестого дешифратора и второй группой информационных входов-выходов устройства , группа выходов второго регистра соединена с группой входов первого дешифратора, второй вход признака чтени  устройства соединен с входами чтени  блока посто нной пам ти, первого блока оперативной пам ти/ первыми входами третьего, шестого, седьмого и восьмого дешифраторов, второй вход признака записи устройства соединен с первым входом п того дешифратора , вторыми входами третьего, шестого и седьмого дешифраторов, входом четвертого дешифратора, тактовым вхо- )0 дом первого триггера, вхол,ом записи первого блока оперативной пам ти, группа информационных выходов первого блока оперативной пам ти соединена с группой входов восьмого дешиф- 5 ратора, первый и второй выходы четвертого дешифратора соединены с тактовыми входами третьего и четвертого регистров, группы информационных выходов которых соединены с вто- 0 рой группой информационных входов

   схемы сравнени , выход которой через одновибратор соединен с первым входом первого элемента И и через первый элемент НЕ с вторым входом пер- 5 вого элемента И, входом установки

   в О первого триггера, третьими входами шестого и седьмого дешифраторов и третьим входом второго дешифратора , третий выход четвертого дешифра- 0 тора соединен с информационным входом первого триггера, выход которого соединен с входом установки в 1 второго триггера, информационный вход второго триггера соединен с шиной 5 нулевого потенциала устройства, выход первого элемента И соединен с тактовым входом второго триггера, инверсный выход которого соединен с первым входом обращени  первого блока 0 оперативной пам ти, входом обращени  блока посто нной пам ти, i: орыми входами п того и восьмого дешифраторов и первым входом признака готовности устройства, пр мой выход вто- 5 рого триггера соединен с первым входом второго элемента И и четвертым входом седьмого дешифратора, первый выход п того дешифратора соединен с входом записи третьего блока опера- g тинной пам ти и управл ющим входом первого мультиплексора, группа выходов которого соединена с группой адресных входов третьего блока оперативной пам ти, второй выход п того 5 дешифратора соединен с входом чтени  третьего блока оперативной пам ти, выход которого соединен с третьим входом восьмого дешифрагора и вторым входом обращени  nepiun o блока оперативной пг1м ти, старшин разр д информационного выхода блока посто нной пам ти соединен с информационным входом третьего блока оперативной пам ти, выход которого соединен с четвертым входом шестого дешифратора и вторым входом второго элемента И, Вход признака готовности устройства соединен с третьим входом второго элемента И, выход которого соединен с вторым выходом признака готовности устройства, втора  группа выходов шестого дешифратора соединена с третьей группой входов шестого дешиф ратора и  вл етс  третьей группой информационных входов-выходов устройства , треть  группа выходов шестого дешифратора  вл етс  группой адресны выходов устройства, первый, второй, третий, четвертый, п тый, шестой и седьмой выходы шестого дешифратора  вл ютс  соответственно первыми выходами признака чтени , признака записи , строба адреса устройства, вто- рым выходом признака сброса устройства , первым и вторым выходами признака задани  режима устройства, выходо признака выборки команды устройства, выход генератора тактовых импульсов соединен с Входом второго.элемента И, вход признака выборки команды устройства соединен с п тым входом шестого дешифратора, первый вход признака задани  режима устройства соеди ней с шестым входом шестого дешифратора , второй вход признака задани  режима устройства соединен с седьмым Входом шестого дешифратора, вход строба адреса устройства соединен с восьмым входом шестого дешифратора, первый, второй, третий, четвертый и п тый выхо/4ы седьмого д/гшифратора соединены соответственно с входом установки в О первого счетчика импульсов, счетным входом первого счетчика импульсов, счетным входом . второго счетчика импульсов, входом установки в О второго счетчика импульсов и первым входом обращени  второго блока оперативной пам ти, второй выход седьмого дешифратора соединен с вторым входом обращени  второго блока оперативной пам ти и входом дев того дешифратора, выходы переполнени  первого и второго счетчиков импульсов соединены соответственно с п тым и шестым входами мого дешифратора, группы информащгонных выходов первог о и второт о счетчиков импульсов соединены соответственно с группой управл юших входов второго мультиплексора и группой адресных входов второго блока оперативной пам ти, перва , втора , треть  и четверта  группы выходов второго блока оперативной пам ти соединены соответственно с первой, второй, третьей и четвертой группами информационных входов второго мультиплексора, группа выходов которого соединена с группой входов дев того дешифратора, выход генератора тактовых импульсов соединен с седьмым входом седьмого дешифратора, первый вход признака задани  режима устройства соединен с входом третьего элемента НЕ, вьсход которого соединен с первыми входами третьего элемента И и дес того дешифратора , второй вход признака задани  режима устройства соединен с вторым входом третьего элемента И, выход генератора тактовых импульсов соединен с третьим входом третьего элемента И, выход которого соединен с входами установки в 1 третьего, четвертого и п того триггеров, вход признака выборки команды устройства через первый элемент задержки соединен с тактовым входом шестого триггера , информационный вход шестого триггера соединен с шиной нулевого потенциала устройства, выход второго элемента НЕ соединен с входом установки в 1 шестого триггера и тактовыми входами третьего, четвертого и п того триггеров, младший разр д второй группы адресных входов устройства соединен с информационным входом седьмого триггера, вход строба адреса устройства соединен с тактовым входом седьмого триггера, первый, второй и третий выходы дес того дешифратора соединены соответственно с Т-входами третьего, четвертого и п того триггеров , пр мой и инверсный выходы седьмого и шестого триггеров соединены соответственно с вторым, третьим, чет- вертым и п тым входами дес того дешифратора , пр мые Выходы третьего и четвертого триггеров соединены соответственно с шестым и седьмым рхода- ми дес того дешифратора, инверсные выходы третьего, четвертого и п того триггеров соединены соответственно с восьмым, дев тым и дес тым входами дес того дешифратора, отличаюЩ е е с   тем, что, с целью повышени  производительности, устройство дополнительно содержит четвертый и п тый элементы НЕ, четвертый элемент И, второй и третий элементы задержки восьмой, дев тый и дес тый триггеры и группу триггеров, причем первый вход признака задани  режима устройства соединен с первым входом четвер того элемента И, второй вход п ризна- ка задани  режима устройства соединен с входом четвертого элемента НЕ, выход которого соединен с вторым входом четвертого элемента И, выход которого соединен с информационным входом дес того триггера, выход генератора тактовых импульсов через третий элемент задержки соединен с Входом второго элемента задержки и тактовым входом дес того триггера, выход которого соединен с тактовым входом триггеров группы, выход второго элемента задержки соединен с инверсным тактовым входом восьмого триггера, вход признака выборки команды устройства через четвертый элемент НК соединен с входом установки в 1 восьмого триггера, Т-вход которого подключен к шине нулевого по- тендиала устройства, К-вход восьмого триггера соединен с шиной единичного потенциала устройства, а выход восьмого триггера соединен с входом установки в 1 дев того триггера и входами установки в О триггеров группы , инверсный выходы третьего, четвертого и п того триггеров соединены с соответствующими информационными входами триггеров группы, выходы которых соединены соответственно с первым , вторым и третьим информационными входами второго блока оперативной пам ти, инверсный выход дев того триггера соединен с четвертьм информационным входом второго блока оперативной пам ти, информационный вход дев того триггера соединен с шиной нулевого потенциала устройства, выход третьего элемента И соединен с тактовым входом дев того триггера.