SU1298752A1 - Устройство дл отладки программ - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  автоматизированной отладки программ. Цель изобретени  - - сокращение времени дл  отладки программ . Устройство дл  отладки программ содержит блоки 1, 19 пам ти, триггеры 6, 7 и 15, элементы И 9, 10 и 16, элемент ИЛИ 11, счетчик 12 и регистр 13 режима. Устройство работает в трех режимах; записи всех выполн емых команд, трассировки, по заранее выбранным командам и чтени  информации, записанной в блоке 1. Повышение производительности при отладке программ обеспечиваетс  за счет уменьшени  объема информации, достаточной дл  отладки программ. 1 ил. (Л ьо со 00 -vj сд ьо

Description

Изобретение относитс  к вычисли- . тельной технике и может быть использовано дл  автоматизированной отладки программ в режиме реального времени .

Цель изобретени  - сокращение временных затрат на отладку программ и повышение коэффициента использовани  оборудовани .

На чертеже представлена схема устройства дл  отладки программ.

Устройство содержит первый блок 1 пам ти, первыми информационными входами подключенный к адресным вхоблоке 1 пам ти всех выполн емых команд . В режиме два разрешена трассировка программы с запоминанием в первом блоке 1 пам ти только тех ко- 5 манд, коды которых до трассировки были заданы. В режиме три разрешено чтение результатов трассировки дл  дальнейшей обработки. В р ежимах запоминани  команд - - режимы один и О два - на вход 5 устройства из отлаживаемой системы подаетс  сигнал, информирующий о том, что производитс  выборка кода команды из пам ти отлаживаемой системы. На вход 8 устдам 2 устройства и соединенный вторы- ройства из отлаживаемой системы поми информационными входами с входами 3 кода команды устройства. Информационный выход блока 1 подключен к информационному выходу 4 устройства. Вход 5 признака команды устройства соединен с входом обращени  первого блока 1 пам ти и информационным входом первого триггера 6, выход кото- poto соединен с тактовым входом второго триггера 7. Вход 8 признака начала цикла команды устройства соединен с тактовым входом первого триггера 6 и вторым входом элемента И 9. .Выход элемента И 9 соединен с первым входом элемента И 10, выход которого с первым входом элемента ИЛИ 11 и входом записи первого бло- ка 1 пам ти, выход элемента ИЛИ 11 соединен со счетным входом счетчика 12. Входы регистра 13 режима соединены с входами 14 задани  режима работы устройства, третий триггер 15 выходом соединен с вторым входом элемента И 10, второй вход третьего элемента И 16 соединен с входом 17 признака чтени  устрх)йства. Устройство имеет дешифратор 18 и второй блок 19 пам ти. Вход 20 записи устройства соединен с входом записи второго блока 19 пам ти.

Первый блок 1 пам ти в составе устройства дл  отладки программ играет роль буферного оперативного запоминающего устройства, в котором во врем  трассировки программы в реальном времени запоминаетс  адрес выполн емой команды, код выполн емой команды, результат выполнени  команды .

Устройство функционирует в трех режимах.

В режиме один разрешена трассировка программы с запоминанием в первом

87522

блоке 1 пам ти всех выполн емых команд . В режиме два разрешена трассировка программы с запоминанием в первом блоке 1 пам ти только тех ко- 5 манд, коды которых до трассировки были заданы. В режиме три разрешено чтение результатов трассировки дл  дальнейшей обработки. В р ежимах запоминани  команд - - режимы один и О два - на вход 5 устройства из отлаживаемой системы подаетс  сигнал, информирующий о том, что производитс  выборка кода команды из пам ти отлаживаемой системы. На вход 8 уст0

5

даетс  строб, сопровождающий начало каждого цикла команды, выполн емой в отлаживаемой системе.

В режиме один разрешена трассировка программы с запоминанием в первом блоке 1 пам ти всех выполн емых команд. При первого выхода регистра 13 режима на единичный вход второго триггера 7 поступает сигнал, который устанавливает выход второго триггера 7 в состо ние логической 1. Тогда сигнал с входа 8 устройства, который сопровождает начало каждого машинного Щ1кла команды, через первый 9, второй 10 элементы И поступает на вход записи первого блока 1 пам ти и записывает в него информацию, поступающую с адресньгк 2 и кода ко:; манды 3 входов устройства, а также, 5 поступа  на счетный вход счетчика 12, наращивает адрес первого блока 1 пам ти .

0

0

5

0

5

В режиме два разрешена трассировка программы с запоминанием в первом блоке 1 пам ти только тех команд, коды которых до трассировки бьши заданы . При этом до трассировки программ необходимо соответствующим образом заполнить второй блок 19 пам ти . При этом на адресных входах 2 устройства (юрмируетс  адрес, кото-м рый, поступа  на вход дешифратора 18, устанавливает на первом и втором выходах дешифратора 18 уровни логического нул  и логической единицы соответственно . Уровень логической единицы , поступа  на вход второго блока 19 пам ти, разрешает выбор второго блока 19 пам ти. По входам 3 устройства перебираютс  все возможные коды команд, причем каждый код сопровождаетс  стробом на входе 20, который , поступа  на вход второго блока 19 пам ти, обеспечивает запись по адресу, сформированному на входах 3, значени  погического нул . После этого весь объем второго блока 19 будет заполнен нул ми, что соответствует запрещению записи в первый блок 1 пам ти всех команд из системы команд. Далее на адресных входах 2 устройства формируетс  код, который, поступа  на вход дешифратора 18, устанав- 10 ливает на первом и втором выходах дешифратора 18 уровни логической единицы . На входах 3 устройства формируетс  код той команды, которую надо запомнить в первом блоке 1 пам ти во 15 врем  трассировки программ. Этот код команды сопровождаетс  стробом на входе 20 устройства, которьй, поступа  на вход второго блока 19 пам ти, обеспечивает запись по адресу, сфор- 20 мированному на входах 3, значени  логической единицы.

Если при трассировке необходимо запоминать несколько команд, то эту процедуру необходимо повторить столь-25 ко раз, сколько кодов команд необходимо запоминать в трассе программы, причем на входах 3 устройства необходимо выставить соответствующий код команды. После этой процедуры устрой-30 содержащее первый блок пам ти, счетмента И 9, разрешает прохождение хроимпульсов дл  записи в первый блок 1 пам ти. После того, как счетчик 12 сформировал сигнал о переполнении , и если на втором выходе регистра 13 режима установлен уровень логического нул , третий триггер 15 устанавливает состо ние нул , запреща  прохождение синхроимпульса дл  записи в первый блок 1 пам ти. Если на втором выходе регистра 13 режима установлен уровень логической единицы , то третий триггер 15 устанавливает состо ние единицы и трассировка программы продолжаетс ,

В режиме три на третьем выходе регистра 13 режима устанавливаетс  уровень логической 1, что разрешает прохождение сигналов чтени  с входа 17 устройства.

При этом на выходе 4 устройства по вл ютс  результаты трассировки, которые затем могут быть преобразованы в удобный дл  анализа вид.

Claims (1)

1. Формула изобрете ни-  Устройство дл  отладки программ.

   ство дл  отладки программ готово к функционированию во втором режиме. На первом выходе регистра 13 режима установлен уровень логического нул . Первый триггер 6 формирует импульс дл  машинного цикла, в котором на входах 3 устройства по вл етс  код команды, который поступает на второй блок 19 пам ти. На его выходе по вл етс  логический уровень либо нул , либо единицы, в зависимости от того, что было записано во второй блок 19 пам ти на этапе подготовки к трассировке программы. Если на выходе вточик , первый триггер, элемент ИЛИ, первый, второй и третий элементы И, причем выход счетчика соединен с адресным входом первого блока пам ти,

   35 выход которого  вл етс  информационным выходом устройства, отличающеес  тем, что, с целью сокращени  временных затрат на отладку программ и повьшени  коэффициента

   40 использовани  оборудовани , в устройство введены второй блок пам ти, второй и третий триггеры, pierHCTp режима и дешифратор, причем вход кода команды устройства соединен с адресроге блока 19 пам ти по вл етс  уро- ным входом второго блока пам ти и с вень логического нул , то импульсом первым информационным входом первого с выхода первого триггера 6 второй блока пам ти, адресный вход устройств

   ва соединен с входом дешифратора и с вторым информационным входом первого 50

   .триггер 7 устанавливаетс  в нуль, который , поступа  на первый вход первого элемента И 9, запрещает прохождение синхроимпульса дл  записи в о первый блок 1 пам ти.

   Если на выходе второго блока 19 Пам ти по вл етс  уровень логической

   блока пам ти, вход признака записи устройства и первый и второй выходы дешифратора соединены соответственно с входами признака записи, обращени  и информационным входом второго блока пам ти, вход признака команды устройства соединен с информационным входом первого триггера и с входом обращени  первого блока пам ти, вход

   го триггера 6 второй триггер 7 устанавливаетс  в единицу, котора , поступа  на первый вход первого элесодержащее первый блок пам ти, счетмента И 9, разрешает прохождение хроимпульсов дл  записи в первый блок 1 пам ти. После того, как счетчик 12 сформировал сигнал о переполнении , и если на втором выходе регистра 13 режима установлен уровень логического нул , третий триггер 15 устанавливает состо ние нул , запреща  прохождение синхроимпульса дл  записи в первый блок 1 пам ти. Если на втором выходе регистра 13 режима установлен уровень логической единицы , то третий триггер 15 устанавливает состо ние единицы и трассировка программы продолжаетс ,

   В режиме три на третьем выходе регистра 13 режима устанавливаетс  уровень логической 1, что разрешае прохождение сигналов чтени  с входа 17 устройства.

   При этом на выходе 4 устройства по вл ютс  результаты трассировки, которые затем могут быть преобразованы в удобный дл  анализа вид.

   содержащее первый блок пам ти, счетФормула изобрете ни-  Устройство дл  отладки программ.

   чик, первый триггер, элемент ИЛИ, первый, второй и третий элементы И, причем выход счетчика соединен с адресным входом первого блока пам ти,

   выход которого  вл етс  информационным выходом устройства, отличающеес  тем, что, с целью сокращени  временных затрат на отладку программ и повьшени  коэффициента

   использовани  оборудовани , в устройство введены второй блок пам ти, второй и третий триггеры, pierHCTp режима и дешифратор, причем вход кода команды устройства соединен с адресва соединен с входом дешифратора и с вторым информационным входом первого 50

   55

   блока пам ти, вход признака записи устройства и первый и второй выходы дешифратора соединены соответственно с входами признака записи, обращени  и информационным входом второго блока пам ти, вход признака команды устройства соединен с информационным входом первого триггера и с входом обращени  первого блока пам ти, вход

   признака начала цикла команды устройства соединен с тактовым входом первого триггера и с первым входом первого элемента И, единичный выход первого триггера и выход второго блока пам ти соединены соответственно с тактовым и информационньм входами второго триггера, выход которого соединен с вторым входом первого элемента И, выход которого соединен с первым входом второго элемента И, входы задани  режима работы устройства соединены с информационными входами регистра режима, выходы признаков записи всех команд, выборочных команд и чтени  регистра режима соединены соответственно с единичным входом второго триггера, с информаРедактор Е.Папп Заказ 890/51

   Составитель И.Сафронова Техред М.Ходанич

   Корректор

   Тираж 673Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб,, д. 4/5

   Производственно-полиграфическое предпри тие, г.Ужгород, ул. Проектна , 4

   ционным входом третьего регистра и с первым входом третьего элемента И, вход признака чтени  устройства соединен с вторым входом третьего элемента И, выход которого соединен с первым входом элемента ИЛИ и входом признака чтени  первого блока пам ти , выход третьего триггера соединен с вторым входом второго элемента И, выход которого соединен с входом признака записи первого блока пам ти и с вторым входом элемента ИЛИ, выход которого соединен со счетным входом счетчика, информационньй вы- ход и выход переполнени  счетчика соединены соответственно с адресным входом первого блока пам ти и тактовым входом третьего триггера.

   Корректор А.Ильин