SU1383372A1 - Устройство дл отладки программ - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Цель изобретени  - повышение быстродействи  при отладке. Устройство содержит блок 1 пам ти, счетчик 2 адреса, элементы И 3-5 и 15, триггера 6 и 16, регистры 7.1-7.П, кодов команд, 8.1-8.п схем сравнени , регистр 13 начального адреса, (п+1) Ю схему 14 сравнени , шифратор 17, счетчик 18 циклов обращени  элемент ИЛИ-НЕ 19 и элемент 20 задержки. Сущность изобретени  заключаетс  в том, что,прин в и распознав очередную команду отлаживаемой программы, устройство блокирует запись адресов в свою пам ть ровно на столько адресных циклов, сколько требуетс  ЭВМ дл  исполнени  данной команды . Реализаци  блокировки осуществл етс  с помощью щифратора и вычитающего счетчика. В результате из всей последовательности адресов (команд, констант, операндов ) в пам ти устройства фиксируетс  трасса программы, состо ща  только из адресов команд. Так как эта селекци  осуществл етс  по логическим признакам, содержащимс  в самих командах, устройство может быть использовано с широким классом ЭВМ, таких, например, как CM-ЭВМ, «Электроника-60 , 2 ил. (О (Л

Description

2

00

оо

со

со

Изобретение относитс  к вычислительной технике и может быть использовано дл  отладки программ управл ющих вычислительных машин и микропроцессорных систем .

Целью изобретени   вл етс  повышение быстродействи  при отладке за счет сокращени  объема записываемой инофрмации по трассе програм-мы.

На фиг. 1 приведена функциональна  схема устройства; на фиг. 2 - временные диаграммы в некоторых точках схемы устройства .

Устройство содержит блок 1 пам ти, счетчик 2 адреса, элементы И 3-5, первый триггер 6, регистры 7.1-7.п кода команд, схемы 8.1-8.11 сравнени , первый информа- ционный тактовый 10, первый адресный 11 входы и вход 12 чтени , регистр 13 начального адреса, схему 14 сравнени , элемент И 15, шифратор 17, второй триггер 16, счетчик 18 циклов обращений, элемент ИЛИ- НЕ 13, элемент 20 задержки, входы признака адреса 21. разрешени  записи трассы 22 и второй адресный 23, тактовый вход 24 записи, второй информационный вход 25, выход 26 блока 1 пам ти.

Устройство работает в двух режимах: записи трассы и чтени  трассы.

В режиме записи трассы на вход 9 устройства подаютс  коды щины данных ЭВМ (фиг. 1,в), на вход 11 устройства подаютс  коды с шины адреса ЭВМ (фиг. 1,а). На тактовый вход 10 устройства подаетс  синхросигнал ЭВМ «Чтение данных (фиг. 2,г) на вход 21 - сигнал признак адреса ЭВМ (фиг. 2,6).

Перед началом работы в регистр 13 начального адреса через информационный вход 25 устройства вводитс  код адреса первой команды того участка программы, отладка которого производитс . Все триггеры и счетчики устройства наход тс  в нулевом состо нии (цепи начальной установки не показаны). При этом на выходах элемен- та ИЛИ-НЕ 19, элемента 20 задержки стоит логическа  «1. Включение режима записи производитс  установкой логической «1 на входе 22 разрешени  записи трассы устройства . При по влении на щине адреса ЭВМ и,- следовательно, на входе 11 устройства заданного начального адреса, схема 14 сравнени  формирует логическую «1 (фиг. 2,д) котора  по сигналу с входа 21 устройства проходит через элемент И 4 на вход синхронизации триггера 6. Первый триггер 6 уста- навливаетс  в единичное состо ние при наличии разрешени  записи трассы на входе 22 устройства (фиг. 2,е). Таким образом, элемент И 15 становитс  открыт дл  прохождени  через него с входа 10 устройства синхросигнала ЭВМ «Чтение данных, а на выходе элемента И 3 формируетс  сигнал «Логическа  единица, разрешающий запись в блок 1 пам ти адреса, поступающего в

0

0 5

ЗО

з5 ,c 50 55

это врем  на вход 11 устройства, т.е. адреса начальной команды.

Коды команд с шины данных ЭВМ, поступа  через вход 9 устройства на схемы 8 сравнени , сравниваютс  с эталонными кодами команд, которые поступают на эти схемы 8 с выходов регистров. . Так как в общем случае п равно числу всех вариантов кодов команд ЭВМ, что при по влении на шине данных кода любой, например i-й, команды ЭВМ срабатывает схема 8 i сравнени  и логическа  «1 с ее выхода поступает на i-й вход шифратора 17, который преобразует сигнал возбуждени  на его i-M входе, соответствующем i-й команде ЭВМ, в двоичный код числа Mi адресных циклов, необходимых дл  исполнени  вычислительной машиной i-й команды.

, Полученный на выходе щифратора двоичный код числа М, поступает на инфор- мационнь1е входы поразр дной записи вычитающего счетчика 18 и удерживаетс  на них в течение времени передачи по шине данных кода i-й команды. В случае, когда эта команда  вл етс  начальной, синхросигнал ЭВМ «Чтение данных проходит через четвертый элемент И 15 на управл ющий вход записи вычитающего счетчика 18, разреша  запись в него двоичного кода числа М,:/:0,соответствующего начальной команде, и устанавлива  в единичное состо ние триггер 16 (фиг. 2,з). Как только на выходе счетчика 18 по вл етс  комбинаци , отлична  от нул -, сигнал на выходе элемента ИЛИ-НЕ 19 становитс  равным логическому «О. Этот сигнал, пройд  через элемент 20 задержки, запрещает элементы И 3 и 15, прекраща  запись адреса команды в блок 1 пам ти и запись двоичного кода В счетчик 18. Одновременно по отрицательному фронту сигнала с выхода элемента И 3 счетчик 2 увеличивает на единицу свое содержимое, подготавлива  следующую  чейку блока 1 пам ти к записи.

Величина задержки сигнала в элементе 20 должна быть такой, чтобы определ ема  этой задержкой длительность импульса записи (фиг. 2,и) была достаточной дл  сбрасывани  счетчика 18 и триггера 16. Последний остаетс  в единичном состо нии в течение всего цикла работы устройства и обнул етс  перед новым циклом записи трассы, как было указано ранее. После установки в единичное состо ние триггера

16 (фиг. 2,з) третий элемент И 5 становитс  открыт дл  прохождени  на счетный вход вычитающего счетчика 18 импульсов синхронизации адресного цикла ЭВМ., по заднему фронту которых осуществл етс  ум-еньшение на единицу содержимого счетчика 18. Пока это содержимое отлично от нул , запись адресов ЭВМ с входа 11 в блок 1 пам ти блокируетс . Запись адреса следующей команды выполн етс  после того, как вычитающий счетчик просчитает нужное дл  исполнени  текущей i-й команды число N,- адресных циклов циклов ЭВМ, и его содержимое станет равным нулю.

Дл  перевода в режим чтени  трассы на входе 22 разрешени  записи трассы устройства подаетс  уровень логического «О, при этом запираетс  первый логический элемент И, блокиру  запись в блок 1 пам ти и счет в счетчике 2. Дл  прочтени  записанной трассы адрес  чейки блока пам ти

и счетным входом счетчика адреса, группа разр дных выходов которого соединена с группой адресных входов блока пам ти, выход первого триггера соединен с первым входом первого элемента И, отличающеес  тем, что, с целью повышени  быстродействи , в него введены регистр начального адреса, (п+1)-  схема сравнени , четвертый элемент И, второй триггер, шифратор, счетчик циклов обращений, элемент ИЛИ-

устанавливаетс  на адресном входе 23 уст- Ю НЕ, элемент задержки, причем выходы п схем ройства, подаетс  сигнал записи адреса сравнени  соединены с соответствующими

входами шифратора, выходы которого соединены с информационными входами счетна вход 24 устройства, по которому адрес  чейки фиксируетс  в счетчике и выдаетс  на его выход.

По сигналу на входе 12 чтени  трассы устройства записанна  в  чейке блока 1 пам ти информаци  по вл етс  на информационном выходе 26 устройства. Таким же образом считываетс  информаци  из других  чеек блока 1 пам ти, причем пор док счичика циклов обращений, выходы которого jr соединены с входами элемента ИЛИ- НЕ, вход признака адреса устройства соединен с вторым входом первого элемента И и первыми входами второго и третьего элементов И, выходы второго и третьего элементов И соединены соответственно с тактывани  произвольный, что обеспечивает сво- 20 товым входом первого триггера и вычитаю- боду в построении программы обработкищим входом счетчика циклов обращений,

при

записанной информации, например, считывании, начина  с нулевого адреса блока пам ти, устройство выдает адреса команд исполненной ЭВМ программы (трассу) в их 25 естественной последовательности, что при их отображении на индикаторе облегчает оператору воспри тие отладочной информации .

выход элемента ИЛИ-НЕ через элемент задержки соединен с третьим входом первого элемента И и первым входом четвертого элемента И, тактовый вход устройства соединен с вторым входом четвертого элемента И, выход которого соединен с единичным входом второго триггера и входом записи счетчика циклов, выходы второго и первого триггеров соединены соответственно с вторым входом третьего элемента И и третьим входом четвертого элемента И, вход разрещени  записи трассы соединен с четвертым входом первого элемента И и информационным входом первого триггера, вход признака чтени , второй адресный вход и тактовый вход записи устройства соединены соответственно с входом чтени  блока пам ти, с информационным входом счетчика адреса и с входом записи счетчика адреса, второй информационный вход устройства соединен с входом регистра начального адреса, выход которого соединен с первым входом (п+1)-й схемы сравнени , выход которой соединен с вторым входом второго элемента И, первый адресный вход устройства соединен с вторым входом ()-й схемы сравнени .

Claims (1)

1. Формула изобретени 

   Устройство дл  отладки программ, содержащее блок пам ти, счетчик адреса, первый , второй и третий элементы И, п регистров кода команды (где п - количество команд, реализуемых в отлаживаемой ЭВМ), п схем сравнени  и первый триггер, причем первый информационный вход устройства соединен с первыми входами п схем сравнени , выход каж,дого i-ro регистра кода команд (где , п) соединен с вторым входом соответствующей i-й схемы сравнени , первый адресный вход устройства соединен с информационным входом блока пам ти, выход которого  вл етс  информационным выходом устройства, выход первого элемента И соединен с входом записи блока пам ти

   и счетным входом счетчика адреса, группа разр дных выходов которого соединена с группой адресных входов блока пам ти, выход первого триггера соединен с первым входом первого элемента И, отличающеес  тем, что, с целью повышени  быстродействи , в него введены регистр начального адреса, (п+1)-  схема сравнени , четвертый элемент И, второй триггер, шифратор, счетчик циклов обращений, элемент ИЛИ-

   НЕ, элемент задержки, причем выходы п схем сравнени  соединены с соответствующими

   чика циклов обращений, выходы которого соединены с входами элемента ИЛИ- НЕ, вход признака адреса устройства соединен с вторым входом первого элемента И и первыми входами второго и третьего элементов И, выходы второго и третьего элементов И соединены соответственно с так0 товым входом первого триггера и вычитаю- щим входом счетчика циклов обращений,

   5

   0

   5

   0

   выход элемента ИЛИ-НЕ через элемент задержки соединен с третьим входом первого элемента И и первым входом четвертого элемента И, тактовый вход устройства соединен с вторым входом четвертого элемента И, выход которого соединен с единичным входом второго триггера и входом записи счетчика циклов, выходы второго и первого триггеров соединены соответственно с вторым входом третьего элемента И и третьим входом четвертого элемента И, вход разрещени  записи трассы соединен с четвертым входом первого элемента И и информационным входом первого триггера, вход признака чтени , второй адресный вход и тактовый вход записи устройства соединены соответственно с входом чтени  блока пам ти, с информационным входом счетчика адреса и с входом записи счетчика адреса, второй информационный вход устройства соединен с входом регистра начального адреса, выход которого соединен с первым входом (п+1)-й схемы сравнени , выход которой соединен с вторым входом второго элемента И, первый адресный вход устройства соединен с вторым входом ()-й схемы сравнени .

   Адрес

   /

   .2