SU1092569A1 - Устройство дл контрол блоков пам ти - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ, содержащее блок управлени , один из входов которого подключен к выходу компаратора, регистры с первого по шестой, мультиплексоры , арифметико-логический блок, первый элемент НЕ и первый элемент И-НЕ, причем выходы первого мультиплексора подключены ко входам первого регистра, выходы которого соединены с одним из входов арифметико-логического блока, выходы которого подключены ко входам второго и третьего регистров, и одним из входов второго мультиплексора, выходы которого соединены с входами четвертого регистра, выходы второго регистра подключены к одним из входов первого мультиплексора, отличающее с  тем, что, с целью повышени  быстродействи  устройства , в него введены блок пам ти микрокоманд, сумматор по модулю два. третин мультиплексор, накопитель,, седьмой и восьмой регистры, дешифратор , блок перерь вани , блок ввода данных, блок вывода данных, блок ввода управл ющих сигналов и блок вывода адреса, причем входы п того регистра соединены с выходами третьего регистра, входы и выходы шестого регистра подключены соответственно к выходам четвертого регистра и ко входам блока вывода адреса, выходы седьмого регистра соединены с входами блока пам ти микpoкoмa щ, выходы которого подключены ко входам восьмого регистра, одни из выходов которого соединены соответственно Q S с одними из входов седьмого регистра , с одними из входов дешифратора, с входами сумматора по модулю два, с управл ющими входами первого, второго и третьего мультиплексоров, накопител , арифметико-логического блока и компаратора, с первым входом первого элемента И-НЕ и с одним из входов блока прерывани , другие Ю входы седьмого регистра подключены соответственно к выходам дешифратосл ра и к выходам второго регистра и C3t) другим входам дешифратора, одни из CD входов третьего мультиплексора соединены соответственно с выходами второго регистра и с выходами четвертого регистра, а выходы подключены ко входам накопител , выходы которого соединены с другими входами арифметико-логического блока и второго мультиплексора, другие входы блока управлени  подключены соответственно к выходам блока ввода управл ющих сигналов, к другим пыходлм восьмого регистра и к выходу сумгттора по мо

Description

дулю два, выходы блока управлени  соединены соответственно с входом первого элемента НЕ и вторым входом первого элемента И-НЕ, с управл юпщми входами регистров и блока вывода данных, входы которого подключены к выходам п того регистра, и одним из входов компаратора, другие входы которого соединены с выходами блока ввода данных и другими входами первого мультиплексора, выходы блока вывода адреса, входы блока ввода данных и выходы блока вьшода данных  вл ютс  соответственно адресными выходами и информационными входами и выходсгми устройства, входы пуска, останова и режима ожидани  блока управлени  и другие входы третьего мульт1тлексора  вл ютс  управл нгщимй входами устройства, входами и выходами прерывани  которого  вл ютс  другие входы и выходы блока прерьгоани , а выходами обращени  ;выходы первого элемента НЕ и первого элемента И-НЕ.

2. Устройство по п. I, отличающеес  тем, что блок

прерываний содержит триггеры, формирователи одиночных импульсов, второй элемент НЕ, элемент И и элемен . ты согласовани , причем выход первого элемента согласовани  соединен с первым входом элемента И, выход которого подключен к счетному входу первого триггера, установочньп вход которого соединен с выходом первого и входом второго формирователей одиночных импульсов, выход второго элемента согласовани  подключен к входу первого формировател  одиночных импульсов и входу второго элемента НЕ, выход которого соединен со счетным входом второго триггера , вход установки которого подключен к выходу второго формировател  одиночных импульсов, выходы первого и второго триггеров соединены соответственно с входами третьего и четвертого элементов согласовани , выходы которых  вл ютс  выходами блока , одним из входов которого  вл етс  второй вход элемента И, а другими входами - входы первого и второго элементов согласовани .

Изобретение относитс  к вычислительной технике и может быть использовано при осуществлении наладки и контрол  периферийных и оперативных запоминающих устройств вычислительной тех1шки.

Известно устройство дл  контрол  блоков пам ти, содержащее процессор, базовое оперативное запоминающее устройство , внешнее запоминающее устройство , которое хранит программу проверки провер емого устройстваС)Jt

Недостатком этого устройства  вл етс  громоздкость и высока  стоимость оборудовани , а тгисже низкое быстродействие.

Наиболее близким техническим решением к предлагаемому  вл етс  устройство дл  контрол  блоков пам ти , содержащее блок управлени , арифметический блок, блок обнаружени  и коррекции ошибок, первый регистр , генератор контрольных сигналов , второй и третий регистры, триггер , элемент НЕ, элемент И, четвертый , п тый и шестой регистры, первый и второй блоки сравнени , причем первый выход блока обнаружени 

и коррекции ошибок соединен с первым входом третьего регистра., а второй вькод t; с входом управлени  и первым входом арифметического блока, второй вход которого подключен к первому выходу блока управлени , третий вход - к выходу третьего регистра, а первый выход - ко входу первого регистра, выход которого соединен с входом генератора контрольных: сигналов , выход которого подключен к первому входу второго регистра, выход которого  вл етс  выходом устройства С2 1.

Недостатком известного устройстна  вл етс  низкое быстродействие, так как необходимо из провер емой пам ти переслать код микропрограмм проверки в блок управлени , и только после пересылки ведетс  контроль провер емого устройства, за счет чего увеличиваетс  врем  контрол , а также необходимо, чтобы часть пам ти провер емого устройства, в которой хранитс  микропрограмма проверки , была заведомо исправна, это затрудн ет наладку и снижает достоверность контрол . Цель изобретени  - повышение быстродействи  устройства. Поставленна  цель достигаетс  те что в устройство дл  контрол  блоков пам ти, содержащее блок управле ни , один из входов которого подклю чен к выходу компаратора, регистры с первого по шестой, мультиплексоры арифметико-логический блок, первый элемент НЕ и первьп элемент И-НЕ, причем выходы первого мультиплексор подключены ко входам первого регист ра, выходы которого соединены с одним из входов арифметико-логического блока, выходы которого подключены ко входам второго и третьего регистров, и одним из входов второго мультиплексора, выходы которого , соединены с входами четвертого регистра, выходы второго регистра подключены к одним из входов первого мультиплексора, введены блок пам ти микрокоманд, сумматор по модулю два, третий мультиплексор, накопитель , седьмой и восьмой регистры , дешифратор, блок перерывани , блок ввода данных, блок вывода данных , блок ввода управл ю цих сигнало и блок вывода адреса, причем входы п того регистра соединены с выходами третьего регистра, входы и выходы шестого регистра подключены соответственно к выходам четвертого регистра и ко входам блока вывода адреса, выходы седьмого регистра соединены с входами блока пам ти микрокоманд, выходы которого подключены ко входам восьмого регистра одни из выходов которого соединены соответственно с одними из входов седьмого регистра, с одними из входов дешифратора, с входами сумматора по модулю два, с управл ющими входами первого, второго и третьего мультиплексоров, накопител , арифметико-логического блока и компаратора , с первым входом первого элемента И-НЕ и с одним из входов блок прерывани , другие входы седьмого регистра подключены соответственно к выходам дешифратора и к иыходам 694 второго регистра и другим входам дешифратора , одни из входов третьего мультиплексора соединены соответстBeiiiio с вь(ходами второго регистра и с выходами четвертого регистра, а выходы подключены ко входам накопител , рыхоггы которого соединены с другими входами арифметико-логического блока и второго мт,льтиплексора5 другие входы блока управлени  подключены соответственно к выходам блока ввода управл ющих сигналов, к другим выходам восьмого регистра и к выходу сумматора по модулю два, выходы блока управлени  соединены соответственно с входом первого элемента НЕ и вторым входом первого элемента И-ИЕ, с управл ющими входами регистров и блока вывода данных, входы которого подключены к выходам п того регистра, и одним из входов компаратора, другие входы которого соединены с выходами блока ввода данных и другими входами первого мультиплексора, выходы блока вывода адреса, входы блока ввода данных и выходы блока вывода данных  вл ютс  соответственно адресныьш выходами и информационными входами и выходами устройства, входы пуска, останова и режима ожидани  блока управлени  и другие входы третьего мультиплексора  вл ютс  yпpaвл ющIiMи входами устройства, входами и выходами прерывани  которого  вл ютс  другие входы и выходы блока прерывани , а выходами обращени  - выходы первого элемента; НЕ и первого элемента Н-НЕ. Кроме того блок прерываний содержит триггеры, формирователи одиночных импульсов, второй элемент НЕ, элемент Н и элементь согласовани , причем выход первого элемента согласовани  соединен с первым входом элемента И, выход которого подключен к счетному входу первого триггера, установочный вход которого соединен с выходом первого и входом второго формирователей одиночных импульсов, вькод второго элемента согласовани  подключен к, входу первого формировател  одиночных иьтульсов и входу второго элемента НЕ, выход которого соединен со счетным входом второго триггера, вход установки которого подключен к выходу второго формировател  одиночных импульсов, выходы первого и второго триггеров соединены соответственно с входами третьего и четвертого элементов согласовани  выходы которых  вл ютс  выходами блока, одним из входов которого  в л етс  второй вход элемента И, а Другими входами - входы первого и второго элементов согласовани . На фиг. 1 представлена функциональна  схема предложенного устройс ва; на фиг. 2 и 3 - функциональные схемы блока прерываний и блока управлени  соответственно. Предложенное устройство содержит (фиг, 1) блок 1 ввода управл ющих сигналов, первый элемент И-НЕ 2, блок 3 ввода данных, блок 4 вывода данных, блок 5 вывода адреса, блок 6 управлени , компаратор 7, первый 8 и второй 9 регистры, дешифратор 10, первый мультиплексор 11, третий регистр 12 Д.ПЯ хранени  данных, блок 13 пам ти микрокоманд, четвертый регистр 14 дл  хранени  адреса сумматор 15 по модулю два, арифметико-логический блок 16, п тьй регистр 17 дл  буферного хранени  дан ных, второй мультиплексор 18, накопитель 19, третий мультиплексор 20, шестой регистр 21 дл  буферного хранени  адреса, седьмой регистр 22 дл  хранени  адреса ьшкрокоманд восьмой регистр 23 дл  хранени  микрокоманд, клавиши входов пуска 24 и останова 25 блока управлени , управл ющие входы 26 и 27 устройств . индикаторы 28-30, клавишу входа 31 режима ожидани  блока управлени  и блок 32 прерывани . БЛОК прерываний содержит (фиг.2 первый 33 и второй 34 элементы согласовани , элемент И 35, первый 36 и второй 37 триггеры, первый 38 и второй 39 формирователи одиночных импульсов, второй элемент НЕ 40, третий 41 и четвертый 42 элементы согласовани . Блок управлени  содержит (фиг. 3 кварцевый генератор 43 импульсов, триггеры 44-53, генераторы 54 и 55 одиночных импульсов, элементы И-НЕ 56 и 57, элементы НЕ 58, элементы И 59-64 и элементы ИЛИ 65-67 первый элемент НЕ 68. Индикаторы 28-30 выполнены в виде светодиодов. Блок I и блок 3 реализованы на интегральных микросхемах ИКС К559 ИП2, блоки 4 и 5 - на ИМС К559 ИП1, регистр 22 - на К155 ЛРЗ, регистры 12, 17, 8, 14, регистры 21 и 23 - на ИМС К155 ТМ8. Мультиплексоры М и 18 реализованы на ИМС К155 КП2, мультиплексор 20 - на ИМС К155 ЛР1, арифметико-логический блок 16 - на имС К155 ШЗ, накопитель 19 - на ИМС KJ55 РУ2. Дешифратор 10 реализован на ИМС К153 КП1, сумматор 15 по схеме сложени  по модулю два с сорока входами. Блок 13 пам ти микрокоманд представл ет собой блок посто нной пам ти и реализован на ИМС К556 РТ4. Устройство дл  контрол  блоков пам ти работает следующим образом. В блок 13 (фиг. 1) зашиты тесты контрол  провер емого блока пам ти. Устройство может работать в режиме записи информатдии в  чейки пам ти или регистры провер емого блока пам ти- и в режиме чтени  информации из  чейки пам ти или регистра провер емого блока пам ти. При подаче логической единицы на вход 24 вырабатываютс  сиш :ронизирующие сигналы на выходах триггеров 50, 51, 44 и 48 (фиг. 3), на выходе генератора 55 вырабатываетс  сигнал, по которому тестова  информаци  из блока 13 заноситс  в регистр 23, на выходах которого выставл етс  код микрокоманд. Выходные сигналы регистра 23  ап ютс  управл ющими сигналами дл  соответствук цих блоков устройства, кроме того, все сигналы с выходов регистра 23 поступают на сумматор 15, который осуществл ет контроль считанной информации из блока 13 по паритету. Сигналы условий перехода поступают из регистра 23 на один из входов дешифратора 10, которьй в зависимости от кода условий определ ет, какой из битов регистра 9 определ ет нулевой разр д адреса микрокоманды, тем самым мен етс  естественный пор док следовани  микрокоманд. Сигналы адреса кода микрокоманд с вьжодов регистра 23 поступают на входы регистра 22 и определ ют код адреса микрокоманд , наход щихс  в блоке 13. Сигнал управлени  регистром 8 поступает на вход блока 6, где с учетом сигналов синхронизации вырабатываетс  на выходе элемента И 62 сигнал занесени  в регистр 8, поступающий на управл ющий вход регистра 12. 7 Сигнал управлени  регистром 9 с выхода регистра 23 поступает на входы блока 6, где с учетом сигналов синхронизации вырабатываетс  на выходе элемента И 59 сигнал занесени  информации в регистр 9. Сигнал управлени  регистром 12 поступает из регистра 23 на вход блока 6, где с учетом сигналов синхронизации вырабатываетс  на выходе элемента И 60 сигнал занесени  данных , поступаклдий на управл ющий вход регистра 12, Сигнал управлени  регистром 14 поступает из регистра 23 на вход блока 6, где с учетом сигналов синхронизации вырабатывает с  на выходе элемента И 61 сигнал занесени  адреса в регистр 14. Сигналы управлени  блоком 16 поступают из регистра 23 на управл ющие входы блока 16 и определ ют функции, вьшолн емые блоком 16 над входной информацией, поступающей на его входы. Сигналы управлени  накопителем 19 поступают из регистра 23 на управл ющие входы накопител  19 и определ ют режим работы и адрес сло ва в накопителе 19, которьш предназначен дл  хранени  промежуточных результатов вычислений. Сигналы управлени  компаратором 7 поступают из регистра 23 на управл ющие вхо ды компаратора 7 и определ ют выда чу результата операции сравнени , который поступает на вход блока 6, Сигналы управлени  мультиплексорам поступают из регистра 23 на управл ющие входы соответственно мультиплексоров 11, 20 и 18 и определ ют режим их работы. Сигнал операции Запрос поступает из регистра 23 на блок 6, в котором на выходе триггера 53 выра батывает сигнал Запрос, который поступает на,вход элемента НЕ 68 и с его выхода - в провер емый бло пам ти. Сигнал код операции поступает из регистра 23 на входы элемента И 2 и определ ет код операции обращени  к провер емому блоку пам ти, а акже поступает на вход блока 6, где с учетом наличи  сигнала Запрос из регистра 23 вырабатьшаетс  на выходе элемента И 64 сигнал, который поступает на управл юпий вход 9 блока 4 и разрешает выдачу данных на выход устройства. Сигнал .условий перехода поступает из регистра 23 на вход регистра 22 и определ ет адрес следующей микрокоманды, при этом адрес следующей микрокоманды будет определ тьс  адресом,.считанным из предыдущей микрокоманды, который поступает на другие входы регистра 22, а значение нулевого бита адреса микрокоманды (О J определ етс  дешифратором 10 и поступает с его выхода на вход регистра 22, Сигнал старших битов адреса микрокоманд формируютс  по схемам, аналогичным формировани  первого бита адреса микрокоманды. Сигнал занесени  информации из регистра 9 в регистр 22 поступает из регистра 23 на входы регистра 22 и определ ет, что код адреса следующей микрокоманды определ етс  значени ми битов регистра 9. Сигналы кода константы из регистра 23 поступают на входы мультиплексора 11, Код константы используетс  при формиро ании адреса следующей микрокоманды, данных на запись, адреса обращени . Сигнал микрооперации прерьшани  поступает на вход блока 32 и определ ет выдачу сигнала Разрешение прерывани  на выходы прерывани  устройства , а также поступает на входы блока 6 и определ ет работу устройства в режиме прерывани . Блок 6 вырабатывает сигнал занесени  адреса й кpoкoмaнд на выходе триггера 48 и на выходе генератора 54 - сигнал занесени  данных и адреса в регистры 17 и 21, которые поступают соответственно на входы регистров 22, 17 и 21, По коду константы, поступан дему из регистра 23, сигналам с входов 26 и 27.и в соответствии с заданным алгоритмом блок 16 формирует адрес обращени , который поступает через регистр 14 на регистр 21, и формирует данные обращени , которые поступают через регистр 12 в регистр 17; данные обращени  и адрес обращени  поступают с регистров 17 и 21 на блок 4 и блок 5 соответственно, и с их выходов - в провер емый блок ам ти, причем данные передаютс  только при выполнении операции Запись , Не дожида сь окончани  выполнени  обращени , т.е. не дожида сь сигнала ответа на входе блока 1 в случае выполнени  операции Записи вди ответа на входах блока и блока 3 в случае операции Чтение, блок 6 производит подгоговку к следующему обращению, формирует адрес обращени , данные обращени  и хранит эти данные и адрес в регистрах 12 и 14 соответственно до окончани  т(2кущего обращени  , В случае операции Чтение данные , считанные с регистра или  чейки пам ти провер емого блока через блок 3 поступают на компаратор 7 дл  сравнени  с , сформированными по алгоритму, содержащемус  в блоке 13, и хран щимис  на регист ре 7. Если в считан1й х данньрс обнаружена ошибка, то по выходному си налу компаратора 7 блок 6 прекратит выполн ть обращение, и на индикаторах 29 и 28 будут индицироватьс  разр ды, по которым произошло несовпадение , В случае отсутстви  ошибки в счи танных данных вьтолн етс  следующее обращение, при этом информаци  с .гистра 12 и регистра 14 заноситс  3 регистр 17 и регистр 21 соответственно и поступает на выходы устройства через блоки 4 и 5 и элементы И-НЕ 2, НЕ 68, куда также поступают код операций и сигнал запроса В случае выполнени  операции Запись, данные из регистра 17 поступают через блок 4 на провер емьш блок пам ти, в случае выполнени  операции Чтение данные из регистра 17 поступают на компаратор 7 дл  сравнени  с данными, считанными из провер емого блока пам ти, До окончани  текущего обращени  по адресу микрокоманды следующего обращени  считываетс  из блока 13 код следующей микрокоманды и ведетс  подготовка к следующему обращению , при этом формируютс  данные обращени  и занос тс  в регистр 12, адрес следующего обращени  заноситс  в регистр 14, а также форьгаруетс  адрес следующей микрокоманды. Количество микрокоманд, которые используютс  дл  подготовки к следующему обрап1ению,зависит от алгоритма контрол . 1 910 Работа устройства продолжаетс  до выполнени  программы контрол . Она может быть остановлена сигналом на входе 25. Предложенное устройство может примен тьс  дл  контрол  алфавитноцифрового печатак цего устройства (А1Д1У) или аналогичных устройств, при этом предложенное устройство производит чтение информации из . регистра состо ний, тем самым провер ет готовность АЦПУ прин ть информацию , и если код регистра состо ний разрешает запись, устройство производит запись информа11 1и в регистр данных провер емого АЦПУ. По распечатке, выданной АЦПУ, определ етс  его работоспособность. При контроле блока пам ти производитс  запись и считывание информации по всем адресам пам ти. При наличии сигнала на входе 31 устройство будет работа|Ть в режиме Ожидание. Необходимость работы в режиме Ожидание возникает в том случае, если данные следующего обращени  завис т от значений данных, .считанных при предыдущем обращении. В режиме Ожидание подготовка к следующему обращению производитс  только после окончани  предыдущего обращени , т.е. после приема считанных данных предыдущего обращени  на входы блока 3 и ответа провер емого блока пам ти , т.е. поступлении сигнала на вход блока 1. Предложенное устройство может йести проверку внешних устройств, которые могут быть задатчиками, т.е. таких устройств, которые выставл ют прерьша1ше на интерфейс, и получив разрешение на прерывание, передавать информацию по интерфейсу. Дл  работы в режиме прерьшани , устройство записывает в регистр состо ни  провер емого устройства код, разрешающий подготовку к выдаче сигнала прерывани  на интерфейс. Прин в на вход элемента согласовани  33 блока 32 (фиг. 2) запрос на прерывание, устройство вырабатьшает сигнал разрешени  прерьшани , который с выхода элемента согласовани  41 через интерфейс поступает g провер емое устройство, которое вырабатывает сигнал прерьшани , поступающий на вход элемента согласовани  34, при этом на входы блока 3 поступали- контрол руемые данные (например, вектор прерьшани ). По окончании процедуры пре рывани  вырабатываетс  сигнал Конец прерывани  на выходе элемента согла совани  42 блока 32, который выдаетс  на выход устройства. Так как предложенное устройство позвол ет вести обмен с провер емым устройством через интерфейс, то обеспечиваетс  проверка периферийных и оперативных запоминающих устройств алгоритм обмена информации которых соответствует требовани м интерфейса . Устройство позвол ет обнаруживать ошибки в считанных данных (например, при проверке ОЗУ), фиксировать биты несоответстви , а также адрес обращени , по которому произош ла ошибка, в случае обнаружени  ошибки устройство переходит в режим Останов, при этом высвечиваютс  адреса и данные, в на индикаторах которых произошла ошибка. Кроме того устройство позвол ет контролировать алгоритм работы провер емых блоков пам ти, анализиру  считанные коды регистров состо ни , оно эффективно при прогоне контролируемых блоков пам ти, так как позвол ет на микропрограммном уровне организовать длительный-прогон нескольких однотипных блоков пам ти. Таким образом, предложенное устройство обеспечивает высокое быстродействие при контроле, так как оно ведет обмен информацией только с провер емым блоком пам ти, а такжеза счет того, что подготовка данных и адреса следующего обращени  производитс , не ожида  окончань  предыдущего Обращени , сокращени  оборудовани  дл  наладки, проверки и прогона провер емых устройств, что повышает надежность устройства; и удешевление процесса наладки, проверки и прогона периферийных и оператив1а ,гх запоминающих устройств.

3

fa г г

Claims (2)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ, содержащее блок управления, один из входов которого подключен к выходу компаратора, регистры с первого по шестой, мультиплексоры, арифметико-логический блок, первый элемент НЕ и первый элемент И~НЕ, причем выходы первого мультиплексора подключены ко входам первого регистра, выходы которого соединены с одним из входов арифметико-логического блока, выходы которого подключены ко входам второго и третьего регистров, и одним из входов второго мультиплексора, выходы которого соединены с входами четвертого регистра, выходы второго регистра подключены к одним из входов первого мультиплексора, отличающее ся тем, что, с целью повышения быстродействия устройства, в него введены блок памяти микрокоманд, сумматор по модулю два, третий мультиплексор, накопитель,, седьмой и восьмой регистры, дешифратор, блок перерывания, блок ввода данных, блок вывода данных, блок ввода управляющих сигналов и блок вывода адреса, причем входы пятого регистра соединены с выходами третьего регистра, входы и выходы шестого регистра подключены соответственно к выходам четвертого регистра и ко входам блока вывода адреса, выходы седьмого регистра соединены с входами блока памяти микрокоманд, выходы которого подключены ко входам восьмого регистра, одни из выходов которого соединены соответственно _β с одними из входов седьмого регистра, с одними из входов дешифратора, с входами сумматора по модулю два, с управляющими входами первого, второго и третьего мультиплексоров, накопителя , арифметико-логического блока и компаратора, с первым входом первого элемента И-НЕ и с одним из входов блока прерывания, другие входы седьмого регистра подключены соответственно к выходам дешифратора и к выходам второго регистра и другим входам дешифратора, одни из входов третьего мультиплексора соединены соответственно с выходами вто· рого регистра и с. выходами четвертого регистра, а выходы подключены ко входам накопителя, выходы которого соединены с другими входами арифметико-логического блока и второго мультиплексора, другие входы блока управления подключены соответственно к выходам блока ввода управляющих сигналов, к другим выходам восьмого регистра и к выходу сумматора по моSU ...1092569 >

дулю два, выходы блока управления соединены соответственно с входом первого элемента НЕ и вторым входом первого элемента И-НЕ, с управляющими входами регистров и блока вывода данных, входы которого подключены к выходам пятого регистра, и одним из входов компаратора, другие входы которого соединены с выходами блока ввода данных и другими входами первого мультиплексора, выходы блока вывода адреса, входы блока ввода данных и выходы блока вывода данных являются соответственно адресными выходами и информационными входами й выходами устройства, входы пуска, останова и режима ожидания блока управления и другие входы третьего мультиплексора являются управляющими входами устройства, входами и выходами прерывания которого являются другие входы и выходы блока прерывания, а выходами обращения выходы первого элемента. НЕ и первого элемента И-НЕ.

2. Устройство по π. I, отличающееся тем, что блок прерываний содержит триггеры, формирователи одиночных импульсов, второй элемент НЕ, элемент И и элементы согласования, причем выход первого элемента согласования соединен с первым входом элемента И, выход которого подключен к счетному входу первого триггера, установочный вход которого соединен с выходом первого и входом второго формирователей одиночных импульсов, выход второго элемента согласования подключен к входу, первого формирователя одиночных импульсов и входу второго элемента НЕ, выход которого соединен со счетным входом второго триггера, вход установки которого подключен к выходу второго формирователя одиночных импульсов, выходы первого и второго триггеров соединены соответственно с входами третьего и четвертого элементов согласования, выходы которых являются выходами блока, Одним из входов которого является второй вход элемента И, а другими входами - входы первого и второго элементов согласования.