SU1103238A1 - Устройство управлени с контролем переходов - Google Patents

Abstract

1. УСТРОЙСТВО УПРАВЛЕНИЯ С КОНТРОЛЕМ ПЕРЕХОДОВ, содержащее регистр управлени  переходами, регистр адреса, блок пам ти микрокоманд, регистр микрокоманд и первый блок ассоциативной пам ти, причем входы регистра управлени  переходами соединены с входами устройства, а выходы - с входами старших разр дов регистра адреса, выходы которого соединены с адресными входами блока пам ти микрокоманд, выходы которого соединены с входами регистра микрокоманд , выходы младших разр дов которого соединены с входами младших разр дов регистра адреса, о т л и ч а ющ е е с   тем, что, с целью расширени  функциональных возможностей путем увеличени  глубины тестировани  в него введены регистр хранени  адресов команд перехода, даиифратор кода операции, два блока сравнени , два буферных регистра, втоцой блок . ассоциативной пам ти, два элемента задержки, формирователь адреса и два регистра индикации, причем выходы старших разр дов регистра микрокоманд соединены с входами деишфратора кода операции, выход которого соединен с входами синхронизации первого и второго буферпых регистров и регистра хранени  адреса команд переходов и че1/ез первый элемент задержки подключен к входам разрешени  записи первого и второго буферных регистров , а через второй элемент задержки соединен с входами разрешени  чтени  первого и второго блоков ассоциативной пам ти, выходы регистра соединены с информационными входами - регистра хранени  адресов команд переходов, выходы которого соединены с первыми группами входов первого и второго блоков сравнени , выход первого блока сравнени  соединен с входом первого регистра индикации и с первым входом формировател  адреса, выход второго блока сравнени  соединен с входом второго регистра индикации и с вторым входом формировател  адреса, выходы которого соединены с адресными входами первого и второго § блоков ассоциативной пам ти, выходы (Л первого блока ассоциативной пам ти соединены с информационными входами первого буферного регистра., выходы которого соединены с второй группой входов первого блока сравнени , выходы второго блока ассоциативной пам ти соединены с информационными входами второго буферного регистра, выходы которого соединены с второй группой входов второго блока сравнени . 2. Устройство по п. 1, о т л и чающеес  тем, что формирователь адреса содержит генератор импульсов , одновибратор, два счетчика адреса, две группы элементов И и 00 группу элементов ИЛИ, причем первый вход формировател  соединен с первыми , входами элементов И первой группы и входом генератора импульсов , выход которого соединен со счетным входом -.первого счетчика адреса , выходы которого соединены с вторыми входами элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ группы, ,выходы которых соединены с выходами .Формировател , второй вход формировател  соединен с первыми входами элементов И второй группы и входом

Description

одновибратора, выход которого соединен со счетным входом счетчика адреса , выходы которого соединены с вторьоми входами элементов и второй группы , выходы которых соединены с вторыми входами элементов ИЛИ группы,

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при отладке в динамике программного обеспечени  цифровых вы числительных машин (ЦВМ), Известно устройство, в котором контроль хода программы при естественной последовательности операций, а также при условных и безусловных переходах основан на использовании и быточности информации в кодах команд а также использовании контрольных ме ток, т.е. специальных команд, расположенных на ветв х программ Cl3. Недостатками таких устройств  вл  етс  большой Объем оборудовани  (в частности, запоминающих устройств). или же увеличение времени счета. Наиболее близким по техническому решению к предлагаемому  вл етс  мик ропрограммное устройство управлени , содержащее регистр адреса, блок пам  ти микрокоманд, регистр микрокоманд, регистр начала участка, блок управле ни  переходами, два регистра сдвига и блок ассоциативной пам ти, причем выходы регистра адреса соединены с входами блока пам ти микрокоманд, выходы которого соединены с входами регистра микрокоманд, выходы которого соединены с первыми группами входов регистра адреса и первого регистра сдвига, а также с входами регистра начала участка, выходы которого соеди нены с первой группой входов блока ассоциативной пам ти, втора  и треть ; группы входов которого подключены ееответственно к выходам первого и второго регистров сдвига, а выходы соеди нены с вторыми входами регистров сдви га, выходы блока управлени  переходами подключены к входам регистра адреса и второго регистра сдвига 2. Недостатки данного устройства заключаютс  в том, что в программу введены дополнительные меткие что тре.-г бует увеличение пам ти кроме того это устройство при ложных переходах возвратных, пропусках одной или нескольких микрокоманд, ложных выполнени х микрокоманд условного перехода не позвол ет обнаруживать место ошибки в ходе выполнени  программы, т.е. обеспечивает контроль всего тракта и не обеспечивает контроль элементов, вход щих в тракт. Целью изобретени   вл етс  увеличение глубины тестировани  программного обеспечени  ЦВМ, путем анализа ветвей на дереве програмьш, Поставленна  цель достигаетс  тем, что в устройство, содержащее регистр управлени  переходами, регистр адреса , блок пам ти микрокоманд, регистр микрокоманд и первый блок ассоциативной пам ти, причем входы регистра . управлени  переходами соеди„ены с входами устройства, а выходы входами старших разр дов регистра адреса, выходы которого соединены с адресными входами блока пам ти микрокоманд , выходы которого соединены входами регистра микрокоманд, младших разр дов которого соединены с входами младших разр дов регистра адреса, введены регистр хра„ „„3 адресов команд перехода, дешифратор кода операции, два блока сравнени , два буферных регистра, второй 6, ассоциативной пам ти, два элемента задержки, формирователь адре-- - --са и два регистра индикации,причем выходы старших разр дов регистра памикрокоманд соединены с входами дешифратора кода операции, выход кото „ ..„„.. „ „..„„ рого соединен с входами синхронизацйи пёрвого и второго буфёрны регистров и регистра хранени  адресов команд перехода и через первый элемент задержки подключен к входам разрешени  записи первого и второго буфер- ных регистров, а через второй элемент задержки соединен с входами разрешени  чтени  первого и второго блоков ассоциативной пам ти, выходы регистра aiipeca соединены с информационными входами регистра хранени  адресов команд переходов, выходы которого .соединены с первыми группами входов первого и второго блоков сравнени , выход первого блока сравнени  соединен с входом первого регистра индикации и с первым входом формировател  адреса , выход второго блока сравнени  соединен с входом второго регистра индикации и с вторым входом формировател  адреса, выхбды которого соединены с адресными входами первого и второго блоков ассоциативной пам ти, выходы первого блока ассоциативной пам ти соединены с информационными.входами первого буферного регистра, выходы которого соединены с второй группой .

входов первого блока сравнени , выходы второго блока ассоциативной пам ти соединены с информационными .входами второго буферного регистра, выходы которого соединены с второй группой входов второго блока сравнени . .

Формирователь адреса содержит генератор импульсов, одновибратор, два счетчика адреса, две группы элементов и и группу элементов ИЛИ, причем первый вход формировател  соединен с первыми входами элементов И первой группы и входом генератора импульсов, выход которого соединен со счетным входом первого счетчика адреса, выходы которого соединены с вторыми Входами элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ группы, выходы которых соединены с - выходами формировател , второй вход формировател  соединен с первыми входами элементов И второй группы и входом одновибратора, выход которого соединен со счетным входом счетчика адреса, выходы которого соединены с вторыми входами элементов И второй группы, выходы которых соединены с вторыми входами элементов ИЛИ ГРУ ппы.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - структура формировател  адреса; на фиг. 3 пример дерева программы; на фиг. 4 состо ни  регистров индикации дл  пути , показанного на дереве программы.

Устройство содержит блок 1 пам ти микрокоманд, реги-стр 2 адреса, регистр 3 микрокоманды, блок 4 управлени  переходами, регистр 5 хранени  адресов команд переходов, дешифратор 6 кода операций, блоки 7 и 8 сравнени , буферные регистры 9 и 10, блоки 11 и 12 ассоциативной пам ти, регистры 13 и 14 индикации. Формирователь 15 адреса, группу 16 элементов задерки .

Формирователь 15 адреса (фиг. 3) содержит группу 17 элементов ИЛИ, две группы 18 и 19 элементов И, счетчики 20 и 21 адреса, одновибратор 22 генератор 23 импульсов, входы 24 и 25 формировател  адреса.

Формирователь работает следующим образом.

При поступлении сигнгша на вход формировател  адреса запускаетс  генератор 22 одиночных импульсов, после чего состо ние счетчика 20 адреса увеличиваетс  на . Адрес с выхода счетчика 20 через элементы И 18 и ИЛИ 17 поступает на выход. Пр поступлении сигнала на вход формировател  адреса запускаетс  генератор 23 импульсов, кратных двум, после чего происходит наращивание состо ни  счетчика 21. Адрес с выхода

счетчика 21 через элементы И 19 и ИЛИ 17 поступает на выход формировател .

Таким образом, в зависимости от состо ний входов формировател  адреса 24 и 25 на его выходе будет присутствовать адрес с выхода счетчика 20 или 21.

Два элемента 16 задержки обеспечивают формирование на выходе стробов  аписи и чтени  дл  соответствующих элементов устройства.

Устройство работает следующим образом .

В ходе исполнени  программы из блока 1 пам ти микрокоманд ЦВМ по ахфесу, формируемому в регистре 2 адреса, выбираютс  микрокоманды, которые занос тс  в регистр 3 микрокоманд . При этом адрес п1крокоманд каждый раз запоминаетс  в регистре адреса микрокоманд переходов. Как только на вход дешифратора 6 кода операций с выхода регистра 3 микрокоманд поступает код операции одной из микрокоманд переходов, адрес этой микрокоманды перехода считываетс  из регистра адреса и поступает на входы двух блоков 7 и 8 сравнени  На другие входы их по сигналу чтени  , поступающуму с выхода дешифратора 6 микрокоманд , поступают значени  адресов микрокоманд переходов , предварительно записанные в блоках 11 и 12 ассоциативной пам ти, В результате сравнени  значени  текущего адреса микрокоманды перехода с адресами, выбранными из блоков ассоциативной пам ти,на выходе блоков 7 и 8 формируютс  сигналы О , или Ч, , т.е. определ етс  одно из двух возможных направлений ветвлени  программы. С выхода блоков 7 и 8 информаци  о направлении ветвлени  программы поступает на входы регистров 13 и 14 индика-. ции, а также на вход формировател  15 адреса, где по этой информации формируетс  адрес следующих двух значений адресов микрокоманд переходов. Эти -значени  по адресу, поступающему с выхода формировател  адреса, и по сигналу чтени  из ассоциативной пам ти записываютс  в буферные регистры 9 и 10. На входы блоков 7 и 8 информаци  с выходов буферных регистров 9 и 10 поступает в момент прихода следующей микрокоманды перехода, т.е. каждый раз после прихода очередной микрокоманды перехода на дереве программы (фиг. 3) идентифицируетс  уход или на правую 25, или на левую 24 ветвь программы, что отражаетс  на регистрах 13 и 14 индикации. На фиг. 4 показаны значени  регистров индикации, соответствующие отработанной ветви, показанной на дереве программы фиг.З пунктирной линие

Вершинами дерева программы  вл ютс  физические адреса микрокоманд переходов, а дугами - линейные участки программы. Анализиру  пройденную ветвь на дереве програмкы и подава  на вход ЦВМ новые входные значени , при которых будет пройдена следующа  ветвь, можнЬ с помощью предложенного устройства осуществить более глубокую проверку программы, а также определить , в каких ветв х содержатс  ошибки

Использование предлагаемого устройства позволит увеличить надежность отлаживаемого программного обеспечени  ЦВМ путем более глубокого тестировани  - провер ютс  все ветви программы и вы вл ютс  все ошибки во всех ветв х, а также сократить врем  отладки программного обеспечени  в результате организаций более строгой процедуры отладки .

/ П

О О О

О О

л

о

О О О О

Claims (3)

1. УСТРОЙСТВО УПРАВЛЕНИЯ С КОНТРОЛЕМ ПЕРЕХОДОВ, содержащее регистр управления переходами, регистр адреса, блок памяти микрокоманд, регистр микрокоманд и первый блок ассоциативной памяти, причем входа регистра управления переходами соединены с входами устройства, а выходы - с входами старших разрядов регистра адреса, выходы которого соединены с адресными входами блока памяти микрокоманд, выхода которого соединены с входами регистра микрокоманд, выходы младших разрядов которого соединены с входами младших разрядов регистра адреса, о т л й чающее с я тем, что, с целью расширения функциональных возможностей путем увеличения глубины тестирования в него введены регистр хранения адресов команд перехода, дешифратор кода операции, два блока сравнения, два буферных регистра, второй блок ассоциативной памяти, два элемента задержки, формирователь адреса и два регистра индикации, причем выхода старших разрядов регистра микрокоманд соединены с входами дешифратора кода операции, выход которого соединен с входами синхронизации первого и второго буферных регистров и регистра хранения адреса команд переходов и через первый элемент задержки подключен к входам разрешения записи первого и второго буферных ре гистров, а через второй элемент задер жки соединен с входами разрешения чтения первого и второго блоков ассоциативной памяти, выхода регистра соединены с информационными входами регистра хранения адресов команд переходов, выходы которого соединены с первыми группами входов первого и второго блоков сравнения, выход первого блока сравнения соединен с входом первого регистра индикации и с первым входом формирователя адреса, выход второго блока сравнения соединен с входом второго регистра индикации и с вторым входом формирователя адреса, выходы которого соединены с адресными входами первого и второго блоков ассоциативной памяти, выходы первого блока ассоциативной памяти _ соединены с информационными входами первого буферного регистра·, выходы которого соединены с второй группой входов первого блока сравнения, выхода второго блока ассоциативной памяти соединены с информационными входами второго буферного регистра, выходы которого соединены с второй группой входов второго блока сравнения.

2. Устройство по п. 1, о т л и — чающееся тем, что формирователь адреса содержит генератор импульсов, одновибратор, два счетчика 'адреса, две группы элементов И и группу элементов ИЛИ, причем первый вход формирователя соединен с первыми. входами элементов И первой группы и входом генератора импульсов, выход которого соединен со счетным входом -первого счетчика адреса, выхода которого соединены с вторыми входами элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ группы, выходы которых соединены с выходами Формирователя, второй вход формирователя соединен с первыми входами элементов И второй группы и входом s^nrTis одновибратора, выход которого соединен со счетным входом счетчика адреса, выхода которого соединены с вторыми входами элементов и второй группы, выхода которых соединены с вторыми входами элементов ИЛИ группы.

к цифровой может быт ь в динамике цифровых вы2

Целью изобретения является увеличение глубины тестирования программного обеспечения ЦВМ, путем анализа ветвей на дереве програмьы.

5 Поставленная цель достигается тем, что в устройство, содержащее регистр управления переходами, регистр адреса, блок памяти микрокоманд, регистр микрокоманд и первый блок ас-. ---------------- —.......ι, причем входы регистра управления переходами соединены с входами устройства, а выхода с входами старших разрядов регистра адреса, выходы которого соединены с адресными входами блока памяти микрокоманд, выходы которого соединены с входами регистра микрокоманд, выходы младших разрядов которого соединены с входами младших разрядов регистра адреса, введены регистр хранения адресов команд перехода, дешифратор кода операции, два блока сравнения, два буферных регистра, второй блок ассоциативной памяти, два элемента задержки, формирователь адреса и два регистра индикации,причем выходы старших разрядов регистра памикрокоманд соединены с входами дешифратора кода операции, выход которого соединен с входами синхронизации первого и второго буферных регистров и регистра хранения адресов команд перехода и через первый элемент задержки подключен к входам разрешения записи первого и второго буферных регистров, а через второй элемент задержки соединен с входами разрешения чтения первого и второго блоков ассоциативной памяти, выхода регистра адреса соединены с информационны-