SU913379A1 - Устройство микропрограммного управления 1 - Google Patents

Description

Изобретение относится к вычисли 1тельной технике и автоматике и может; быть использовано в ЭВМ при проектировании микропрограммных устройств управления повышенного быстродействия.

Известно устройство микропрограммного управления, содержащее два запоминающих блока, регистр г&крокоманд, два информационных регистра, элементы И, ИЛИ, НЕ, формирователь адреса 111.

Недостатком указанного устройства является низкое быстродействие, связанное с затратами времени на модификацию адреса и отсутствием опережающего считывания микрокоманд, следующих за микрокомандами ветвления.

Наиболее близким по технической сущности и достигаемому положительному эффекту к изобретению является устройство микропрограммного управления, содержащее первый блок формирования адреса, дешифратор микро2

операций, группа выходов которого является группой выходов устройства,, регистр микрокоманд, первый вход которого соединен с выходом первого запоминающего блока, а второй вход - ⁵ с первым выходом блока управления, первая группа входов которого соединена с группой выходов операционного поля первого информационного регистра, первый вход которого срединен со вторым выходом блока управления [221.

Недостатком этого устройства является низкое быстродействие, кото¹⁵ рое обусловлено двухтактным режимом функционирования при реализации микропрограмм, а также большими затратами времени на считывание микрокоманд, выполняемых после ветвления.

Цель изобретения - повышение

быстродействия устройства и коэффициента использования запоминающих

блоков.

3 913379

Поставленная цель достигается тем, что устройство микропрограммного управления дополнительно содержит второй блок формирования адреса, второй н третий запоминающие блоки, второй информационный регистр, два буферных регистра, триггер управления, узел коммутации микрокоманд, два блока элементов ИЛИ, три блока элементов И, четыре элемента ю ИЛИ, причем третий выход блока управления соединен со входом первого запоминающего блока, четвертый выход через второй запоминающий блок соединен с первым входом первого эле- ,5 мента ИЛИ, выход которого соединен с' единичным входом триггера управления, единичный выход которого соединен с первым входом первого блока

формирования адреса, второй вход ко- 20 торого соединен с первым входом второго блока формирования адреса, адресным выходом регистра микрокоманд и с первым входом первого блока элементов ИЛИ, выход которого соединен 25 с первым входом блока управления, выход первого блока формирования адреса через третий блок памяти соединен с первыми входами первого и второго блоКов элементов И, вторые 30 входы которых соединены с первым и вторым выходами меток третьего- запоминающего блока соответственно, а выходы первого и второго блоков элементов И соединены со входами первого и второго буферных регистров соответственно, адресные и операционные выходы которых соединены соответственно с первыми и вторыми адресными и операционными входами узла 40 коммутации микрокоманд, первый управляющий вход которого соединен с первым выходом метки регистра микрокоманд, второй выход метки которого соединен со вторым входом первого ⁴⁵ элемента ИЛИ, второй управляющий вход узла коммутации микрокоманд является первым входом устройства, первый выход узла коммутации микрокоманд соединен со вторым входом перво- 50 го блока элементов ИЛИ, второй выход - с первым входом второго блока элементов ИЛИ, выход которого соединен со входом дешифратора микроопераций, соответствующий выход труп- ⁵⁵ пы выходов которого соединен с первым входом второго элемента ИЛИ, выход которого соединен со вторым входом блока управления, третий вход которого соединен с выходом второго блока формирования адреса, второй вход которого соединен с операционным выходом регистра микрокоманд и с первым входом третьего блока элементов И, выход которого соединен со вторым входом второго блока элементов ИЛИ, третий вход которого соединен с пятым выходом блока управления, вторая группа входов которого соединена с группой выходов операционного поля второго информационного регистрапервые выходы меток первого и второго информационных регистров соединены через соответствующие входы третьего элемента ИЛИ с четвертым входом блока управления, а их вторые выходы меток через соответствующие входы четвертого элемента ИЛИ соединены с пятым входом блока управления, третьим входом второго блока формирования адреса и инверсным входом третьего блока элементов И, первый вход второго информационного регистра соединен с первым входом первого информационного регистра, вторые входы первого и второго информационных регистров соединены со вторым выходом второго запоминающего блока, вторе л ^ход устройства соединен со вторым входом второго· элемента ИЛИ и третьими входами первого информационного регистра и регистра микрокоманд, нулевой вход триг- гера управления соединен с выходом метки второго буферного регистра.

Кроме того блок управления содержит счетный триггер, две группы блоков элементов И, три блока элементов И, два блока элементов ИЛИ, ¹ пять элементов И, элемент ИЛИ-НЕ, регистр сдвига, группа единичных выходов которого соединена с первыми входами блоков элементов И первой группы, выходы которых соединены с соответствующими входами первого блока элементов ИЛИ, группа выходов которого соединена с пятым выходом блока, пятый вход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом элемента ИЛИ-НЕ, группа входов которого соединена с группой единичных выходов регистра сдвига, единичный вход которого соединен со вторым входом блока управления, вторые входы блоков элемен-»

5 9

тов И первой группы соединены с первой группой входов блока, первый вход блока соединен с первыми входами первого и второго блоков элементов И, вторые входы которых соединены соответственно с нулевым и единичным выходами дополнительного разряда регистра сдвига, импульсный вход которого соединен с выходом первого элемента И, первый выход блока соединен с нулевым выходом дополнительного разряда регистра сдвига, выходом второго элемента И и первым входом третьего блока элементов И, второй вход которого соединен с третьим входом блока, четвертый вход которого соединен с первыми входами второго и третьего элементов И, второй вход и выход третьего элемента И ^соединены соответственно с выходом элемента ИЛИ-НЕ и со счетным входом счетного триггера, единичный выход которого соединен с первым входом четвертого элемента И и первыми входами блоков элементов И второй группы, выходы которых соединены с соответствующими входами первого блока элементов ИЛИ, нулевой выход счетного триггера соединен с первым входом пятого элемента И и третьими 30

входами блоков элементов И первой группы, вторые входы блоков элементов И второй группы соединены с группой единичных выходов регистра сдвига, а третьи входы соединены со вто- 35 рой группой входов блока, второй выход которого соединен с Нулевым выходом дополнительного разряда регистра сдвига и выходами четвертого и пятого элементов И, вторые входы ко- 40 торых соединены со вторым входом второго элемента И и единичным выходом дополнительного разряда регистра сдвига, выходы первого и третьего блоков элементов И через соответствующие 45 входы второго блока элементов ИЛИ соединены с третьим выходом блока, четвертый выход которого соединен с выходом второго блока элементов И.

50

Кроме того узел коммутации микрокоманд содержит шесть блоков элементов И, два блока элементов ИЛИ, причем первый и второй адресные входы узла соединены с первыми входами пер-« вого и второго блоков элементов И,, а первый и второй операционные входы соединены с первыми входами третьего и четвертого блоков элементов И

13379 6

|соответственно, вторые входы первого и четвертого блоков элементов И соединены с первым управляющим входом узла, второй управляющий вход 5 которого соединен с первыми входами пятого и шестого блоков элементов И, выходы которых соединены соответственно с первым и вторым выходами узла, выходы первого и второго блоков

Ю элементов И через соответствующие входы первого блока элементов ИЛИ соединены со вторым входом пятого блока элементов И, выходы третьего и четвертого блоков элементов И че♦5 рез соответствующие входы второго блока элементов ИЛИ соединены со вторым входом шестого блока элементов. Сущность изобретения состоит в повышении быстродействия устройства

20 и коэффициента использования запоминающих блоков путем; раздельного хранения информации об отдельных микрокомандах, микрокомандах, следующих за ветвлениями, и операцион25 ных частях микрокоманд., образующих микроподпрограммы} одновременного считывания в информационные регистры последовательности операционных частей микрокоманд, образующих микроподпрограмму (или ее часть) ; опережающего считывания микрокоманд, выполняемых после ветвления в микропрограммах$ организация однотактного режима выдачи последовательности операционных частей микроподпрограмм, В устройстве информация хранится в трех запоминающих блоках; в первомодиночные микрокоманды, во втором операционные последовательности микроподпрограмм, в третьем - микрокоманды, следующие в микропрограммах после ветвлений.

Часть микропрограммы, состоящая из одиночных микрокоманд, реализуется так же, как и в известном устройстве, в первом такте считывается микрокоманда, во втором - формируется адрес очередной микрокоманды в зависимости от значений логических условий. Операционные части повторяющихся последовательностей микрокоманд (микроподпрограммы) хранятся во втором запоминающем блоке. Каядая из последовательностей при необходимости разбивается на отдельные участки, хранимые во втором запоминающем блоке.

Последовательности операционных

|частей микроподпрограммы считываются

Ί

913379

в один из информационных регистров, а из него в однотактном режиме поступают на выход устройства.

С целью опережающего считывания микрокоманд, следующих после ветвлений в микропрограммах, в устройстве используются специальные метки признаки, по которым формируются управляющие сигналы, разрешающие считывание указанных микрокоманд из третьего запоминающего блока и их. запоминание за несколько тактов до их выполнения.

На фиг. 1 приведена функциональная схема устройства микропрограммного управления; на фиг. 2 и фиг.З показаны функциональные схемы блока управления и узла коммутации.

Функциональная схема устройства (фиг. 1) содержит второй вход I, первый информационный регистр 2 с операционными полями 3, полями первой 4 и второй 5 меток, второй информационный регистр 6 с полями второй 7 и первой 8 меток, а также операционными полями 9, четвертый 10, третий 11 и второй 12 элементы ИЛИ, блок управления 13 с первой группой входов 14, пятым 15 и четвертым 16 входами, второй группой вхо- . дов 17, вторым 18, третьим 19 и первым 20 входами, вторым 21, пятым 22, третьим 23, первым 24 и четвертым 2'5 выходами, первый запоминающий блок 26 с выходом 27, регистр 28 микрокоманд с операционным 29, адресным 30 полями, полями второй 31, и первой 32 меток, второй запоминающий блок 33 с первым 34 и вторым 35 выходами, второй блок 36 формирования адреса, первый элемент ИЛИ 37^ третий блок элементов И 38, триггер 39 управления, первый блок 40 формирования адреса, третий запоминающий блок 41 с первым выходом метки 42, информационным выходом 43 и вторым выходом метки 44, первый 45 и второй 46 блоки элементов И, первый буферный регистр 47 с адресным 48 и операционным 49 полями, второй буферный регистр 50 с адресным полем 51, операционным полем 52 и полем метки 53, второй блок элементов ИЛИ 54, дешифратор 55 микроопераций с выходами 56, которые являются выходами устройства, узел 57 коммутации микрокоманд с первыми адресными 58 и операционным

8

59 входами, вторыми адресным 60 и операционным 61 входами, первым управляющим входом 62 и вторым управляющим входом 63, который является

$ первым входом устройства, операционным 64 и адресным 65 выходами, первый блок элементов ИЛИ 66.

Блок управления 13 (фиг. 2) содержит элемент ИЛИ-НЕ 67, первый эле10 мент И 68, регистр сдвига 69 с дополнительным разрядом 70, третий элемент И 71, третий блок элементов И 72, первый блок элементов И 73, второй блок элементов ИЛИ 74,

15 второй блок элементов И 75, второй элемент И 76, счетный триггер 77, четвертый и пятый элементы И 78 и И 79 соответственно, первая и вторая группы блоков элементов И 80

20 и И 81 соответственно, первый блок элементов ИЛИ 82.

Узел коммутации микрокоманд /фиг.З) состоит из первого 83 и второго 84 блоков элементов И, первого блока

25 элементов ИЛИ 85, пятого 86, третьего 87 и четвертого 88 блоков элементов И, второго блока элементов ИЛИ 89 и шестого, блока элементов И 90.

30 Блок управления 13 выполняет следующие функции; определяет запоминающий блок, из которого должна быть считана информация в данном тексте; управляет подачей адресов в соответ35 ствующие запоминающие блоки 26 и 33; управляет прохождением операционных частей микрокоманд из информационных регистров 2,6 на выход устройства 56.

40 Первый 40 и второй 36 блоки используются соответственно для формирования адресов микрокоманд, следующих за ветвлениями, и адресов одиночных микрокоманд после выполнения

45 операционных последовательностей.

Рассмотрим работу устройства микропрограммного управления.

Устройство работает в двух режимах: режиме выполнения одиночных мик₅₀ рокоманд и режиме выполнения последовательностей микрокоманд (микроподпрограмм) .

Первый режим является двухтактным. При работе устройства в первом режиме сигналом с выхода 21 блока управления 13 запрещается поступление информации в информационные регистры 2, 6 из запоминающего блока 33, а сигналом с выхода 24 разрешается

9 91.3

считывание информации в регистр микрокоманд 28 из запоминающего блока 26. В исходном состоянии все элементы памяти обнулены. В первом такте из запоминающего блока 26 (или со 5 входа 1) в регистр микрокоманд 28 считывается микрокоманда.

Во втором такте операционная часть с поля 29 через открытый блок элементов И 38 и блок элементов ИЛИ 54 поступает на дешифратор микроопераций 55, который формирует сигналы микроопераций на выходах 56. Одновременно адресная часть с поля 30 через блок элементов ИЛИ 66 по- ¹⁵ ступает на вход 20 блока управления 13. Если после данной микрокоманды должна быть выполнена также одиночная микрокоманда, то сигнал на входе 18 блока управления 13 от- 20 сутствует и адрес очередной микрокоманды с выхода 23 поступает в первый запоминающий блок 26. В первом такте следующего цикла в регистр микрокоманд 28 из запоминающего 25

блока 26 считывается очередная микрокоманда, и работа устройства в этом режиме продолжается аналогично описанному.

Если при считывании в регистр 28 30

очередной микрокоманды в поле 31 окажется "единица", то ло сигналу с выхода элемента ИЛИ 37 устанавливается в единичное состояние триггер * 39. Триггер 39 разрешает формирова- 35 ние адреса блоком 40, который (Определяет адрес первой микрокоманды, следующей за очередным ветвлением и микропрограммой. По этому адресу из запоминающего 40

блока 41 считывается информация. Одновременно с этим осуществляется считывание информации из запоминающего блока 26 по адресу, записанному в поле 30 регистра 28. 45

Первая микрокоманда из блока 41 считывается через элементы И 45 в регистр 47, а вторая - через элемент И 46 в регистр 50. После считывания второй микрокоманды по метке, записанной в поле 53 регистра 50, осуществляется обнуление триггера управления 39 и запрет формирования адреса следующей микрокоманды блоком 40.

Таким образом, к моменту считывания .микрокоманды ветвления в регистр 28, который соответствует единичному значению метки в поле 32, в регистры

379 10

47 и 50 уже записаны очередные микрокоманды, а блоками элементов И 83,

84 и И 87, 88 узла 57 (фиг. 3) адресные и операционные части этих микрокоманд скоммутированы на входы блоков элементов И 86, И 80 в зависимости от значения логического условия на входе 62, По сигналу, поступающему с поля 32 регистра 28 на вход 62 узла 57, соответствующая микрокоманда поступает на выход узла. Операционная часть с выхода 64 узла 57 поступает на блок элементов ИЛИ 54 и далее через дешифратор 55 на выходы 56 устройства. Адресная часть через блок элементов ИЛИ 66 с выхода 66 узла 57 подается на вход 20 блока управления 13.

Такая дисциплина считывания микрокоманд, следующих за ветвлениями в микропрограммах, позволяет уменьшить суммарные временные затраты на формирование адреса и считывание таких микрокоманд за счет их совмещения с соответствующими операциями для одиночных микрокоманд.

После выполнения микрокоманд, следующих за ветвлениями, работа в первом режиме продолжается в соответствии с описанным алгоритмом.

Переход устройства во второй режим осуществляется при появлении сигнала - метки на одном из выходов 56 дешифратора 55 или на входе устройства 1. Этот сигнал через элемент ИЛИ 12 поступает на вход 18 блока управления 13. В результате адресная часть с поля 30 регистра 28 передается блоком управления 13 по шине 25 во второй запоминающий блок 33.

По этому адресу из запоминающего блока 33 считывается первый участок микроподпрограммы в один из информационных регистров 2 или 6. Информация в регистры 2 и 6 записывается и считывается попеременно. Выбор регистра определяется сигналами управления на выходе 21 блока управления 13. Сначала, информация считывается в регистр 2, На этом переход устройства во второй режим заканчивается. Второй режим работы является однотактным. ГГо каждому тактовому импульсу операционные микрокоманды с полей 3 регистра 2 поступают на входы 14 блока управления 13, а затем с выхода 22 через блок элементов ИЛИ 54 на дешифратор 55. Дешифратор 55 форми913379

рует сигналы микроопераций на выходах устройства 56 и через элемент ИЛИ 12 подает сигналы - метки на вход 18 блока управления 13. После считывания информации в регистр 2, кроме то- 5 го, анализируется состояние его полей 4 и 5. Если реализуемая микроподпрограмма состоит из нескольких участков, то в поле 4 записана единица, которая через элемент ИЛИ 11 Ю поступает на вход 16 блока управления 13. Блок управления 13 на шине 24 формирует сигнал, по которому содержимое адресного поля 30 регистра 28 увеличивается на единицу. По этой 15 шине, кроме того, формируется сигнал запрета считывания информации из операционного поля 29 на выход устройства во втором режиме. В соответствии с новым адресом, поступающим 20 с поля 30 через блок управления 13 по шине 25 из запоминающего блока 33 считывается очередной участок микроподпрограммы. Операционные микрокоманды, образующие этот участок, 25 поступают во второй информационный регистр 6. После окончания выдачи · операционных микрокоманд из первого информационного регистра 2 блок

4

управления 13 разрешает их выдачу ³⁰ с полей 9 информационного регистра 6. Операционные микрокоманды поступают на входы 17, а затем, с выхода 2/ блока управления 13 - на выход устройства. Одновременно ана- 35 лизируется состояние полей 7, 8 и в случае одиночного состояния поля 8 формируется·адрес и считывается очередной участок в первый информационный регистр 2. Таким об- ⁴⁰ разом устройство продолжает функционировать до тех пор, пока в один из регистров 2 или 6 не считывается последний участок микроподпрограммы, которому соответствует ⁴⁵ единица в поле 5 или 7 соответственно. Тогда элемент ИЛИ 10 формирует сигнал на входе 15 блока управления 13. По этому сигналу открываются элементы И 38 и на входы бло- ³⁰ ка 36 поступает код, записанный в поле 30, а также в поле 29 регистра 28; По этому коду блок 36 формирует адрес одиночной микрокоманды, которая выполняется после микро- ⁵⁵

подпрограммы, ипо шине 19 передает его в блок управления 13. После окончания выполнения микроподпрограммы устройство переходит в первый режим работы и этот адрес с выхода 23 поступает в блок 26, откуда згтем считывается микрокоманда. В дальнейшем устройство функционирует аналогично описанному.

Если после мйкроподпрограммы, считанной из запоминающего блока 33, должна выполняться микрокоманда ветвления или должна производится- проверка логических условий, то в одном из последних участков последовательности содержится метка, которая появляется на выходе 34. По этой метке триггер управления 39 устанавливается в единичное состояние и начинается цикл считывания информаций из запоминающего блока 41.

Рассмотрим работу блока управления 13 (фиг. 2). В первом режиме блок- работает следующим образом.

В исходном состоянии сдвигающий регистр 69 и счетный триггер 77 находятся в нулевом состоянии.

Единичный сигнал с нулевого выхода дополнительного разряда 70 сдвигающего регистра 69 поступает на выход 24 и разрешает считывание информации из регистра микрокоманд 28. Нулевым сигналом с единичного выхода разряда 70 закрыты элементы Й 78, 79, которые запрещают подачу информации в информационные регистры 2, 6. Адрес очередной микрокоманды поступает на вход 20 блока и через открытые элементы И 73 и элементы ИЛИ 74 передается на выход 23 и далее в запоминающий блок 26. Следующий адрес вновь поступает на вход 20 И транзитом проходит на выход 23 и т.д.

Во второй режим устройство переходит при появлении на входе 18 блока управления 13 одиночного сигнала. По этому сигналу дополнительный разряд 70 сдвигающего регистра 69 устанавливается в единичное состояние.

В результате открываются блоки элементов И 72, 75, а также элементы И 76, 78, 79. Кроме того, в единичное состояние устанавливается первый разряд сдвигающего регистра 69, в результате чего открывается группа элементов И 80.

Адрес, записанный в поле 30 регистра 28, поступает на вход 20 и

через открытый блок элементов И 75 на выход 25. По этому адресу из второго запоминающего блока 33 считы13

913379

Вается первый участок операционной последовательности микрокоманд. Эта часть последовательности записывается в информационный регистр 2, поскольку на него поступает разреша- 5 ющий сигнал с выхода 21 блока управления, который формируется элементом И 79. Первая операционная микрокоманда через блок элементов И 80 поступает на соответствующие входы эле- 10 ментов ИЛИ 82 и далее на выход 22.

После вьщачи этой микрокоманды на вход 18 приходит очередной сигнал, по которому в сдвигающем регистре 69 в единичное состояние устанавли- 15 вается следующий разряд. В результате открывается следующий блок элементов И 80 и на выходе 22 проходит очередная операционная микрокоманда. Таким образом, по каждому тактовому 20 импульсу последовательно считываются все операционные микрокоманды из регистра 2.

Если последовательность состоит 25 из нескольких участков, то после считывания информации в регистре 2 на входе 16 блока управления 13 появляется единичный сигнал, который проходит через открытый элемент И 76 на ₃₀ выход 24, и к адресной части регистра микрокоманд 28 прибавляется единица. По этому адресу, поступающему через блок элементов И 75 на выход 25, из второго запоминающего блока 33 считывается следующая часть последовательности, которая записывается в свободный регистр 6. После того, как все операционные микрокоманды считаны из регистра 2, сдвигающий регистр^ 69 обнуляется (за исключением дополнительного разряда 70)„ В результате на выходе элемента ИЛИ-НЕ 67 появляется единичный сигнал, которым открывается элемент И 71, и счетный триг- ₄₅ гер управления 77 устанавливается в единичное состояние. В результате открываются элементы И 78 иИ81₄ ...

...И 81_а. Нулевой сигнал с выхода элемента И 79 запрещает Считывание ₅₀ и разрешает запись информации в регистр 2. По сигналам, поступающим на вход 18, осуществляется сдвиг единицы в регистре 69. Операционные · микрокоманды из регистра 6 поступают на вход 17 блока управления 13, а затем поочередно через открытые блоки элементов И 8Ι4......И'81_п и

ИЛИ 82 в однотактном режиме выдаются на выходы 22. Работа блока управления в таком режиме продолжается до тех пор, пока в один из информационных регистров 2,6 будет считана последняя часть микроподпрограммы. Это приведет к тому, что на входе 15 появляется единичный сигнал и после обнуления сдвигающего регистра 69 (выдачи последней операционной микрокоманды) сработает элемент ИЛИ-НЕ 67, который разрешит прохождение сигнала на обнуление дополнительного разряда 70 регистра 69. После этого на выходе 24 снимается запрет считывания информации из операционного поля 29 регистра микрокоманд 28, а сигналом на выходе 21 разрешается обнуление информационных регистров 2,6, и устройство переходит в первый режим работы режим выполнения одиночных микрокоманд. Формирователь адреса 36 формирует адрес одиночной микрокоманды, который поступает на вход 19_г и, проходя через открытый блок элементов И 72 и элементы ИЛИ 74·, выдается на выходе 23. По этому адресу из запоминающего блока 26 считывается очередная одиночная микрокоманда и работа устройства продолжается аналогично описанному.

Таким образом, устройство микропрограммного управления отличается от известного повышенным быстродействием, обусловленным однотактным режимом выполнения микроподпрограммы, и опережающим считыванием части микрокоманд,_ча также оптимальностью упаковки информации, приводящей к увеличению относительного объема хранимой полезной информации, а следовательно, информативности памяти. Указанные особенности позволяют использовать устройство для управления микропрограммными ЭВМ повышенного быстродействия. При использовании устройства, кроме того, упрощается процесс микропрограммирования, поскольку при записи микроподпрограьвч существенно’облегчается решение задачи кодирования адресов микрокоманд.

Claims (3)

1. Формула изобретения

   1. Устройство микропрограммного

   управления, содержащее первый блок

   формирования адреса, дешифратор мик15

   9ί

   коопераций, группа выходов которого является группой выходов устройства, регистр микрокоманд, первый вход которого соединен с выходом первого запоминающего блока, а второй вход с первым выходом блока управления, первая группа входов которого соединена с группой выходов операционного поля первого информационного регистра, первый вход которого соединен со вторым выходом блока управ'ления, отличающееся тем, что, с целью повышения быстродействия, дополнительно содержит второй блок формирования адреса, второй и третий запоминающие блоки, второй информационный регистр, два буферных регистра, триггер управления, узел коммутации микрокоманд, два блока элементов ИЛИ, три блока элементов И, четыре элемента ИЛИ, причем третий выход блока управления соединен со входом первого запоминающего блока, четвертый выход через второй запоминающий блок соединен с первым входом первого элемента ИЛИ, выход которого соединен с единичным входом триггера управления, единичный выход которого соединен с первым входом первого блока формирования адреса, второй вход которого соединен с первым входом второго, блока формирования адреса, адресным выходом регистра микрокоманд и с первым входом первого блока элементов ИЛИ, выход которого соединен с первым входом блока управления, выход первого блока формирования адреса через третий блок памяти соединен

   с первыми входами первого и второго блоков элементов И, вторые входы которых соединены с первым и вторым выходами меток третьего запоминающего блока соответственно, а Фыходы первого и второго блоков элементов И соединены со входами первого и второго буферных регистров соответственно, адресные и операционные выходы которых соединены соответственно с первыми и вторыми адресными и операционными входами узла коммутации микрокоманд, первый управляющий вход которого соединен с первым выходом метки регистра Микрокоманд, второй выход метки которого соединен со вторым входом первого элемента ИЛИ, второй управляющий вход узла коммутации микрокоманд является первым входом уст13379 16

   ройства, первый выход узла коммутации микрокоманд соединен со вторым входом первого блока элементов ИЛИ, второй выход - с первым вхо5 дом второго блока элементов ИЛИ, выход которого соединен со входом дешифратора микроопераций, соответствующий выход группы выходов которого соединен с первым входом вто·

   10 рого элемента ИЛИ, выход которого соединен со вторым входом блока управления, третий вход которого соединен с выходом второго блока формирования адреса/ второй вход

   15 которого соединен с операционным выходом регистра микрокоманд и с первым входом третьего блока элементов И, выход которого соединен со вторым входом второго блока

   20 элементов ИЛИ, третий вход которого соединен с пятым выходом блока управления, вторая группа входов которого соединена с группой выходов операционного поля второго и

   25 'информационного регистра, первые выходы меток первого и второго информационных регистров соединены через соответствующие входы третьего элемента ИЛИ с четвертым входом

   30 блока управления, а их вторые выходы меток через соответствующие входы четвертого элемента ИЛИ соединены с пятым входом блока управления, третьим входом второго блока

   35 формирования адреса и инверсным, входом третьего блока элементов И, первый вход второго информационного регистра соединен с первым входом первого информационного регист40 ра, вторые входы первого и второго информационного регистров соединены со вторым выходом второго запоминающего блока, второй вход устройства соединен со вторым входом вто43 рого элемента ИЛИ и третьими входами первого информационного регистра и регистра микрокоманд, нулевой вход триггера управления соединен с выходом метки второго буферного ре50 гистра.
2. 2. Устройство поп. 1,. от ли чающееся тем, что блок управления содержит счетный триггер, две группы блоков элементов И, три

   ⁵⁵ блока элементов И, два блока элементов ИЛИ, пять элементов И, элемент ИЛИ-НЕ,.регистр сдвига·, группа единичных выходов которого соеди

   17

   У133,

   нена с первыми входами блоков элементов И первой группы, выходы которых соединены с соответствующими входами первого блока элементов ИЛИ, группа выходов которого сое- 5 динена с пятым выходом блока, пятый вход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом элемента ИЛИ-НЕ, группа входов которого ^,0 соединена с группой единичных выходов регистра сдвига, единичный вход которого соединен со вторым входом блока управления, вторые входы блоков элементов И первой группы соедийены с первой группой входов блока, первый вход блока соединен с первыми входами первого и второго блоков элементов И, вторые входы которых соединены соответственно с нулевым и 20 единичным выходами дополнительного разряда регистра сдвига, импульсный вход которого соединен с выходом первого элемента И, первый выход блока соединен с нулевым выходом допол- 25 нительного разряда регистра сдвига, выходом второго элемента И й первым входом третьего блока элементов И, второй вход которого соединен с третьим входом блока, четвертый вход 30 которого соединен с первыми входами второго и третьего элементов й, второй вход и выход третьего элемента И соединены соответственно с выходом элемента ИЛИ-НЕ и со счетным 35 входом счетного триггера, единичный выход которого соединен с первым входом четвертого элемента И и первыми входами блоков элементов И второй группы, выходы которых соединены с <0 соответствующими входами первого блока элементов ИЛИ, нулевой выход счетного триггера соединён с первым входом пятого элемента И и третьими входами блоков элементов И первой труп- 45 пы; вторые входа блоков элементов И второй группы соединены с группой единичных выходов регистра сдвига, а третьи входа соединены со второй груп'9 18

   пой входов блока, второй выход которого соединен с нулевым выходом дополнительного разряда регистра сдвига и выходами четвертого и пятого эле ментов И, вторые входы которых соединены со вторым входом второго элемента И и единичным выходом дополнительί *

   ного разряда регистра сдвига, выхода первого и третьего блоков элементов И через соответствующие входы.второго блока элементов ИЛИ соединены с третьим выходом блока, четвертый выход которого соединен с выходом второго блока элементов И.
3. 3. Устройство поп. 1, отличающееся тем, что узел коммутации микрокоманд содержит шесть блоков элементов И, два блока элементов ИЛИ, причем первый и второй адресные входы узла соединены с первыми входами первого и второго блоков элементов И, а первый и второй операционные входа соединены с первыми входами третьего и четвертого блоков элементов И соответственно, вторые входы первого и четвертого блоков элементов И соединены с первым управляющим входом узла, второй управляющий вход которого соединен с первыми входами пятого и шестого блоков элементов И, выхода которых соединены соответственно с первым и вторым выходами узла, выходы первого и второго блоков элементов И через соответствующие входы первого блока элементов ИЛИ соединены со вторым входом пятого блока элементов И, выходы третьего и четвертого блоков элементов И через соответствующие входа второго блока элементов ИЛИ соединены со вторым входом шестого блока элементов.