JP5487546B2

JP5487546B2 - 角速度センサ

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Publication number: JP5487546B2
Application number: JP2008035597A
Authority: JP
Inventors: 公志鍋谷; 英之村上; 孝士川井
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2008-02-18
Filing date: 2008-02-18
Publication date: 2014-05-07
Anticipated expiration: 2028-02-18
Also published as: JP2009192458A

Description

本発明は、特に、航空機、車両などの移動体の姿勢制御やナビゲーションシステム等に用いられる角速度センサに関するものである。

従来のこの種の角速度センサについて、以下、図面を参照しながら説明する。

図８は従来の角速度センサの回路図である。

図８において、１は双端音叉の形をしたセンサ素子で、このセンサ素子１はセンサ素子１を振動させるための信号を入力する駆動電極２と、振動状態に応じた電荷を出力するモニタ電極３と、角速度が印加されるとコリオリ力に応じた電荷も含めて出力するセンス電極４とで構成されている。

前記モニタ電極３より出力されるモニタ信号はドライブ回路５に入力される。このドライブ回路５は、入力されたモニタ信号からセンサ素子１の振動が一定振幅となるように調整した駆動信号を駆動電極２に出力する。また、ドライブ回路５より出力されるクロック信号は、一方はタイミング制御回路６に、他方はセンス回路７に入力される。この場合、タイミング制御回路６はＰＬＬ回路で代替できるものである。

前記センス電極４より出力されるセンス信号はセンス回路７に入力される。このセンス回路７は、センス電極４より出力されるセンス信号をドライブ回路５より出力されるセンサ素子の駆動周波数に同期した信号で検波し、角速度信号を出力するものである。

以上のように構成された従来の角速度センサについて、次にその動作を説明する。

角速度センサにおけるセンサ素子１の駆動電極２に交流電圧が負荷されると、センサ素子１がＸ方向に駆動周波数で振動駆動する。そして、センサ素子１のＺ軸周りに角速度が負荷されると、コリオリ力により、センサ素子１がＹ軸方向に検知周波数で振動する。そして、この振動によりセンス電極４に発生する電荷からなる出力信号をセンス回路により信号処理して出力することにより、角速度を検出するものである。

ここで、従来の角速度センサにおけるアナログ回路からなるドライブ回路５をデジタル回路で構成する場合を考えると、図９に示すように構成されるものである。図９において、８はデジタル信号処理をするデジタルドライブ回路で、このデジタルドライブ回路８は、発振回路９より出力される固定周波数のクロック信号でモニタ電極２より出力されるモニタ信号をサンプリング、およびデジタル信号処理して、センサ素子１の振動が一定振幅となるように調整した駆動信号を駆動電極２に出力する。また、デジタルドライブ回路８より出力されるマルチビット信号は、ＰＬＬ回路（図示せず）を有するタイミング制御回路６に入力される。タイミング制御回路６より出力される検波タイミング信号をセンス回路７に入力し、かつこのセンス回路７は角速度信号を出力する。そして、ＰＬＬ回路（図示せず）はマルチビット信号を逓倍し位相誤差（ジッタノイズ）を時間的に積分し低減して出力するものであり、入力位相が変化した際にＰＬＬの出力信号の位相がどのように追従するかを表す周波数特性である入出力位相応答の周波数特性はローパスフィルタ特性を示す。

デジタルドライブ回路８より出力されるマルチビット信号は、センサ素子１固有の駆動周波数を有し、発振回路９の固有周波数で信号値が更新される。発振回路の固有周波数と、センサ素子固有の駆動周波数は同期していないため、検波タイミング信号には位相誤差となるジッタノイズを発生する。

このジッタノイズの周波数特性が、ＰＬＬ回路（図示せず）におけるループフィルタのカットオフ周波数以下であるときは、このジッタノイズを除去することが困難となる。この周期性を有するジッタノイズが検波タイミングの位相誤差となって現れ、これにより、センス回路７からの出力信号には周期的変動が発生し、出力信号が安定しないものであった。

なお、この出願の発明に関する先行技術文献情報としては、例えば、特許文献１が知られている。
特開２００２−１８８９２５号公報

しかしながら、上記した従来の構成においては、デジタルドライブ回路８を発振回路９より出力される固定周波数のクロック信号で動作させているため、周期性を有するジッタノイズが検波タイミングの位相誤差として発生することになり、これにより、センス回路７からの出力信号に周期的変動が発生するため、センス回路７からの出力信号が変動してしまうという課題を有していた。

本発明は上記従来の課題を解決するもので、周期性を有するジッタノイズが検波タイミングの位相誤差として発生するということはなく、出力特性が安定している角速度センサを提供することを目的とするものである。

上記目的を達成するために、本発明は以下の構成を有するものである。

本発明の請求項１に記載の発明は、駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子を所定の振幅で振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路と、前記センス回路と前記ドライブ回路とにタイミング信号を出力するタイミング制御回路とを備え、前記ドライブ回路にＡＤ変換器と、ＡＧＣ回路と、デジタルフィルタと、駆動手段を設け、かつ前記タイミング制御回路に、定電圧出力器と電圧制御発振器を有するＰＬＬ回路と、前記ドライブ回路におけるデジタルフィルタから出力されるマルチビット信号からなる振幅情報を判定する振幅判定回路を設け、さらに前記ＰＬＬ回路に、前記振幅判定回路の監視する信号が目標振幅の所定値％以上である場合にはループフィルタの出力信号を選択するように切り替えるとともに、前記振幅判定回路の監視する信号が目標振幅の所定値％未満である場合には定電圧値を選択するように切り替えるタイミング切替手段を設けたもので、この構成によれば、センス回路とドライブ回路とにタイミング信号を出力するタイミング制御回路に、定電圧出力器と電圧制御発振器を有するＰＬＬ回路と、ドライブ回路におけるデジタルフィルタから出力されるマルチビット信号からなる振幅情報を判定する振幅判定回路を設け、さらに前記ＰＬＬ回路に、前記振幅判定回路の監視する信号が目標振幅の所定値％以上である場合にはループフィルタの出力信号を選択するように切り替えるとともに、前記振幅判定回路の監視する信号が目標振幅の所定値％未満である場合には定電圧値を選択するように切り替えるタイミング切替手段を設けているため、起動直後は定電圧出力器と電圧制御発振器の出力するタイミング信号でドライブ回路を動作させ、そしてセンサ素子が安定共振となった段階で、タイミング切替手段を切り替え、タイミング生成回路より出力されるセンサ素子固有の駆動周波数に同期したタイミング信号でドライブ回路を動作させることができ、これにより、周期性を有するジッタノイズが検波タイミングの位相誤差として発生するということはなくなるため、出力特性が安定している角速度センサが得られるという作用効果を有するものである。

本発明の請求項２に記載の発明は、特に、ドライブ回路に、センサ素子におけるモニタ電極から出力される信号をオン・オフする入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段とからなるΣΔ型ＡＤ変換器を設けたもので、この構成によれば、ＩＶ変換器などのアナログ回路を用いることなくドライブ回路の大半をデジタル回路で構成できるため、温度や電源電圧に対して安定し、かつ低コストの角速度センサを提供することができるという作用効果を有するものである。

本発明の請求項３に記載の発明は、特に、センス回路に、ＡＤ変換器と、このＡＤ変換器の出力信号を演算する演算手段を設けるとともに、さらにこの演算手段に、前記ＡＤ変換器から出力される少なくとも２つの変換信号の差を演算する差分演算手段を設けたもので、この構成によれば、ＰＬＬ回路を有するタイミング制御回路により出力されるジッタノイズの少ない同期信号を用いて検波処理およびサンプリングを行ったデジタル値の差分を演算する構成となっているため、低ノイズのセンス回路を有する角速度センサを提供することができるという作用効果を有するものである。

本発明の請求項４に記載の発明は、特に、センス回路におけるＡＤ変換器を、少なくとも２つの入力信号を切り替える入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分しその少なくとも２つの積分値を保持する積分手段と、この積分手段から出力される少なくとも２つの積分値を所定の値と比較する比較手段と、この比較手段の少なくとも２つの出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段と、前記比較手段の出力信号を演算する演算手段とを備え、前記演算手段に、前記比較手段から出力される少なくとも２つの比較信号の差を演算する差分演算手段を設けてなるΣΔ型ＡＤ変換器で構成したもので、この構成によれば、ＩＶ変換器などのアナログ回路を用いることなく、小型・低コストで低ノイズのセンス回路を有する角速度センサを提供することができるという作用効果を有するものである。

本発明の請求項５に記載の発明は、特に、ドライブ回路に、駆動手段を動作させる信号を出力する発振回路を設けたもので、この構成によれば、タイミング制御回路より出力されるタイミング信号がＰＬＬ回路によりセンサ素子のモニタ電極より出力するモニタ信号を逓倍したタイミング信号に切り替えられた後も、駆動手段のみは内部に設けた発振回路の固有周波数のタイミングで動作する構成となっており、そのため、センサ素子が振動させたい共振周波数の整数倍もしくは整数分の１の周波数に不要な高い共振点をもっていたとしても、駆動手段の出力周波数はその不要な共振周波数と非同期となっているため、同期して出力する場合と比較してセンサ素子の不要な共振点に対する影響が大幅に低減され、その結果、低ノイズで、かつ高精度の角速度センサを容易な構成で提供することができるという作用効果を有するものである。

本発明の請求項６に記載の発明は、特に、駆動手段に、少なくとも２値を保持しているデジタル値出力手段と、ＡＧＣ回路の出力と前記デジタル値出力手段の出力を加算して積分する少なくとも１つの加積分演算手段と、この加積分演算手段からの出力を少なくとも１つの所定の値と比較する値比較手段と、この値比較手段の出力に応じて前記デジタル値出力手段の出力するデジタル値を切り替える値切り替え手段とからなるデジタルΣΔ変調器を設けたもので、この構成によれば、ドライブ回路における駆動手段を、高速で、かつ高精度のＤＡ変換器を用いることなく実現することができ、これにより、小型で低コストの角速度センサを提供することができるという作用効果を有するものである。

本発明の請求項７に記載の発明は、駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子を所定の振幅で振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路と、前記センス回路と前記ドライブ回路とにタイミング信号を出力するタイミング制御回路とを備え、前記ドライブ回路にＡＤ変換器と、ＡＧＣ回路と、デジタルフィルタと、駆動手段を設け、かつ前記タイミング制御回路に、ＰＬＬ回路と、発振回路と、ドライブ回路におけるデジタルフィルタから出力されるマルチビット信号からなる振幅情報を判定する振幅判定回路を設けるとともに、前記振幅判定回路の監視する信号が目標振幅以上である場合にはタイミング制御回路におけるタイミング生成回路の出力信号をタイミング信号とするとともに、前記振幅判定回路の監視する信号が目標振幅未満である場合には発振回路からの出力信号をタイミング信号として、第１のタイミング切替スイッチおよび第２のタイミング切替スイッチを切り替えるようにしたもので、この構成によれば、センス回路とドライブ回路とにタイミング信号を出力するタイミング制御回路に、ＰＬＬ回路と、発振回路と、ドライブ回路におけるデジタルフィルタから出力されるマルチビット信号からなる振幅情報を判定する振幅判定回路を設けるとともに、前記振幅判定回路の監視する信号が目標振幅以上である場合にはタイミング制御回路におけるタイミング生成回路の出力信号をタイミング信号とするとともに、前記振幅判定回路の監視する信号が目標振幅未満である場合には発振回路からの出力信号をタイミング信号として、第１のタイミング切替スイッチおよび第２のタイミング切替スイッチを切り替えるようにしたため、起動直後は発振回路の出力するタイミング信号でドライブ回路を動作させ、そしてセンサ素子が安定共振となった段階で、タイミング切替手段を切り替え、タイミング生成回路より出力されるセンサ素子固有の駆動周波数に同期したタイミング信号でドライブ回路を動作させることができ、これにより、周期性を有するジッタノイズが検波タイミングの位相誤差として発生するということはなくなるため、出力特性が安定している角速度センサが得られるという作用効果を有するものである。

本発明の請求項８に記載の発明は、特に、ドライブ回路に、センサ素子におけるモニタ電極から出力される信号をオン・オフする入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段とからなるΣΔ型ＡＤ変換器を設けたもので、この構成によれば、ＩＶ変換器などのアナログ回路を用いることなくドライブ回路の大半をデジタル回路で構成できるため、温度や電源電圧に対して安定し、かつ低コストの角速度センサを提供することができるという作用効果を有するものである。

本発明の請求項９に記載の発明は、特に、センス回路に、ＡＤ変換器と、このＡＤ変換器の出力信号を演算する演算手段を設けるとともに、さらにこの演算手段に、前記ＡＤ変換器から出力される少なくとも２つの変換信号の差を演算する差分演算手段を設けたもので、この構成によれば、ＰＬＬ回路を有するタイミング制御回路により出力されるジッタノイズの少ない同期信号を用いて検波処理およびサンプリングを行ったデジタル値の差分を演算する構成となっているため、低ノイズのセンス回路を有する角速度センサを提供することができるという作用効果を有するものである。

本発明の請求項１０に記載の発明は、特に、センス回路におけるＡＤ変換器を、少なくとも２つの入力信号を切り替える入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分しその少なくとも２つの積分値を保持する積分手段と、この積分手段から出力される少なくとも２つの積分値を所定の値と比較する比較手段と、この比較手段の少なくとも２つの出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段と、前記比較手段の出力信号を演算する演算手段とを備え、前記演算手段に、前記比較手段から出力される少なくとも２つの比較信号の差を演算する差分演算手段を設けてなるΣΔ型ＡＤ変換器で構成したもので、この構成によれば、ＩＶ変換器などのアナログ回路を用いることなく、小型・低コストで低ノイズのセンス回路を有する角速度センサを提供することができるという作用効果を有するものである。

本発明の請求項１１に記載の発明は、特に、ドライブ回路に、駆動手段を動作させる信号を出力する発振回路を設けたもので、この構成によれば、タイミング制御回路より出力されるタイミング信号がＰＬＬ回路によりセンサ素子のモニタ電極より出力するモニタ信号を逓倍したタイミング信号に切り替えられた後も、駆動手段のみは内部に設けた発振回路の固有周波数のタイミングで動作する構成となっており、そのため、センサ素子が振動させたい共振周波数の整数倍もしくは整数分の１の周波数に不要な高い共振点をもっていたとしても、駆動手段の出力周波数はその不要な共振周波数と非同期となっているため、同期して出力する場合と比較してセンサ素子の不要な共振点に対する影響が大幅に低減され、その結果、低ノイズで、かつ高精度の角速度センサを容易な構成で提供することができるという作用効果を有するものである。

本発明の請求項１２に記載の発明は、特に、駆動手段に、少なくとも２値を保持しているデジタル値出力手段と、前記ＡＧＣ回路の出力と前記デジタル値出力手段の出力を加算して積分する少なくとも１つの加積分演算手段と、この加積分演算手段からの出力を少なくとも１つの所定の値と比較する値比較手段と、この値比較手段の出力に応じて前記デジタル値出力手段の出力するデジタル値を切り替える値切り替え手段とからなるデジタルΣΔ変調器を設けたもので、この構成によれば、ドライブ回路における駆動手段を、高速で、かつ高精度のＤＡ変換器を用いることなく実現することができ、これにより、小型で低コストの角速度センサを提供することができるという作用効果を有するものである。

以上のように本発明の角速度センサは、駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子を所定の振幅で振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路と、前記センス回路と前記ドライブ回路とにタイミング信号を出力するタイミング制御回路とを備え、前記ドライブ回路にＡＤ変換器と、ＡＧＣ回路と、デジタルフィルタと、駆動手段を設け、かつ前記タイミング制御回路に、定電圧出力器と電圧制御発振器を有するＰＬＬ回路と、前記ドライブ回路におけるデジタルフィルタから出力されるマルチビット信号からなる振幅情報を判定する振幅判定回路を設け、さらに前記ＰＬＬ回路に、前記振幅判定回路の監視する信号が目標振幅の所定値％以上である場合にはループフィルタの出力信号を選択するように切り替えるとともに、前記振幅判定回路の監視する信号が目標振幅の所定値％未満である場合には定電圧値を選択するように切り替えるタイミング切替手段を設けたもので、この構成によれば、センス回路とドライブ回路とにタイミング信号を出力するタイミング制御回路に、定電圧出力器と電圧制御発振器を有するＰＬＬ回路と、ドライブ回路におけるデジタルフィルタから出力されるマルチビット信号からなる振幅情報を判定する振幅判定回路を設け、さらに前記ＰＬＬ回路に、前記振幅判定回路の監視する信号が目標振幅の所定値％以上である場合にはループフィルタの出力信号を選択するように切り替えるとともに、前記振幅判定回路の監視する信号が目標振幅の所定値％未満である場合には定電圧値を選択するように切り替えるタイミング切替手段を設けているため、起動直後は定電圧出力器と電圧制御発振器の出力するタイミング信号でドライブ回路を動作させ、そしてセンサ素子が安定共振となった段階で、タイミング切替手段を切り替え、タイミング生成回路より出力されるセンサ素子固有の駆動周波数に同期したタイミング信号でドライブ回路を動作させることができ、これにより、周期性を有するジッタノイズが検波タイミングの位相誤差として発生するということはなくなるため、出力特性が安定している角速度センサが得られるという優れた効果を奏するものである。

（実施の形態１）
以下、本発明の実施の形態１における角速度センサについて、図面を参照しながら説明する。

図１は本発明の実施の形態１における角速度センサの回路図である。

図１において、３０はセンサ素子で、このセンサ素子３０は振動体３１と、この振動体３１を振動させるための圧電体を有する駆動電極３２と、振動状態に応じて電荷を発生する圧電体を有するモニタ電極３３と、前記センサ素子３０に角速度が印加されると電荷を発生する圧電体を有する一対のセンス電極とを設けている。また、前記センサ素子３０における一対のセンス電極は、第１のセンス電極３４と、この第１のセンス電極３４と逆極性の電荷を発生する第２のセンス電極３５とで構成されている。４１はドライブ回路で、このドライブ回路４１は入力切替手段４２と、ＤＡ変換手段４３、積分手段４４、比較手段４５、デジタルフィルタ４６、ＡＧＣ回路４７および駆動回路４８とで構成されている。また、前記ドライブ回路４１における入力切替手段４２は、振動体３１におけるモニタ電極３３と接続され、第２のタイミングΦ２で動作するアナログスイッチで構成されている。そしてまた、前記ドライブ回路４１におけるＤＡ切替手段４９は、第１の基準電圧５０および第２の基準電圧５１を有し、そしてこの第１の基準電圧５０と第２の基準電圧５１を第２のタイミングΦ２で所定の信号により切り替えている。さらに、前記ドライブ回路４１にはＤＡ出力手段５２を設けており、このＤＡ出力手段５２は前記ＤＡ切替手段４９の出力信号が入力されるコンデンサ５３と、このコンデンサ５３の両端に接続され、かつ前記第１のタイミングΦ１で動作してコンデンサ５３の電荷を放電するＳＷ５４，５５により構成されている。そして、前記ＤＡ切替手段４９とＤＡ出力手段５２とでＤＡ変換手段４３を構成し、かつこのＤＡ変換手段４３は第１のタイミングΦ１で前記コンデンサ５３の電荷を放電し、さらに前記第２のタイミングΦ２で前記ＤＡ切替手段４９が出力する基準電圧に応じた電荷を入出力するものである。５６はＳＷで、このＳＷ５６には前記入力切替手段４２とＤＡ変換手段４３の出力が入力され、前記第２のタイミングΦ２で出力するものである。

４４は積分手段で、この積分手段４４には前記ＳＷ５６の出力が入力されるもので、演算増幅器５７と、この演算増幅器５７の帰還に接続されるコンデンサ５８とにより構成されている。そして、第２のタイミングΦ２で動作し、前記積分手段４４への入力信号がコンデンサ５８により積分されるものである。４５は比較手段で、この比較手段４５には前記積分手段４４が出力する積分信号が入力され、そしてこの積分信号と所定の値とを比較する比較器５９と、この比較器５９が出力する１ビットデジタル信号が入力されるＤ型フリップフロップ６０とにより構成されている。また、前記Ｄ型フリップフロップ６０は前記第１のタイミングΦ１の開始時に前記１ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記ＤＡ変換手段４３のＤＡ切替手段４９に入力されて、第１の基準電圧５０と第２の基準電圧５１とを切り替えるものである。そして、前記入力切替手段４２、ＤＡ変換手段４３、積分手段４４および比較手段４５によりΣΔ変調器からなるＡＤ変換器６１を構成している。

また、前記ＡＤ変換器６１の出力するパルス密度変調信号はデジタルフィルタ４６に入力され、前記振動体３１の共振周波数の信号を抽出し、ノイズ成分を除去したマルチビット信号を出力する。そして、このマルチビット信号をＡＧＣ回路４７に設けた半波整流平滑回路（図示せず）に入力することにより、振幅情報信号に変換する。そしてＡＧＣ回路４７はこの振幅情報信号が大の場合には前記デジタルフィルタ４６の出力マルチビット信号を減衰させた信号を、一方、前記振幅情報信号が小の場合には前記デジタルフィルタ４６の出力マルチビット信号を増幅させた信号を駆動回路４８に入力し、前記振動体３１の振動が一定振幅となるように調整するものである。

前記駆動回路４８は、２値を保持しているデジタル値出力手段６２と、ＡＧＣ回路４７からの出力信号と前記デジタル値出力手段６２の出力を加算し積分する加積分演算手段６３と、この加積分演算手段６３からの出力を比較定数値６４と比較する値比較手段６５と、この値比較手段６５の出力に応じて前記デジタル値出力手段６２の出力するデジタル値を切り替える値切り替え手段６６と、前記値比較手段６５の出力を所定のタイミングでラッチするフリップフロップ６７とにより構成されるデジタルΣΔ変調器６８を有している。前記デジタルΣΔ変調器６８により前記ＡＧＣ回路４７が出力するマルチビット信号は１ビットのパルス密度変調信号に変調されて出力され、かつこのパルス密度変調信号はアナログフィルタ６９に入力され、さらにセンサ素子３０を駆動するのに有害な周波数成分はフィルタリングされて、センサ素子３０に出力される。

７１はタイミング制御回路で、このタイミング制御回路７１は前記ドライブ回路４１におけるデジタルフィルタ４６が出力するマルチビット信号を入力し、第１のタイミングΦ１、第２のタイミングΦ２のタイミング信号を生成してドライブ回路４１に、また第３のタイミングΦ３、第４のタイミングΦ４、第５のタイミングΦ５、第６のタイミングΦ６のタイミング信号をセンス回路８１に出力するものである。

なお、上記タイミング制御回路７１の内部構成については後述する。

前記センス回路８１はΣΔ変調器からなるＡＤ変換器８２および演算手段８３により構成されている。８４は入力切替手段で、この入力切替手段８４は前記センサ素子３０における第１のセンス電極３４と接続され前記第４のタイミングΦ４で動作するアナログスイッチ８５（以下、ＳＷと記す）と、第２のセンス電極３５と接続され前記第６のタイミングΦ６で動作するアナログスイッチ８６とで構成されている。この構成により、入力切替手段８４は、第１のセンス電極３４または第２のセンス電極３５からの入力信号を第４のタイミングΦ４または第６のタイミングΦ６で切り替えて出力することになる。８７はＤＡ切替手段で、このＤＡ切替手段８７は、第１の基準電圧８８および第２の基準電圧８９を有し、そしてこの第１の基準電圧８８と第２の基準電圧８９を所定の信号により切り替えるものである。９０はＤＡ出力手段で、このＤＡ出力手段９０は前記ＤＡ切替手段８７の出力信号が入力されるコンデンサ９１と、このコンデンサ９１の両端に接続され、かつ前記第３のタイミングΦ３と第５のタイミングΦ５で動作してコンデンサ９１の電荷を放電するＳＷ９２，９３により構成されている。そして、前記ＤＡ切替手段８７とＤＡ出力手段９０とでＤＡ変換手段９４を構成し、かつこのＤＡ変換手段９４は第３のタイミングΦ３と第５のタイミングΦ５で前記コンデンサ９１の電荷を放電し、さらに前記第４のタイミングΦ４と第６のタイミングΦ６で前記ＤＡ切替手段８７が出力する基準電圧に応じた電荷を入出力するものである。

９５はＳＷで、このＳＷ９５には前記入力切替手段８４とＤＡ変換手段９４の出力が入力され、前記第４のタイミングΦ４と第６のタイミングΦ６で出力するものである。９６は積分回路で、この積分回路９６には前記ＳＷ９５の出力が入力されるもので、演算増幅器９７と、この演算増幅器９７の帰還に並列に接続される一対のコンデンサ９８，９９と、このコンデンサ９８，９９に接続される一対のＳＷ１００，１０１とにより構成されている。また、ＳＷ１００は第３のタイミングΦ３と第４のタイミングΦ４で動作し、前記積分回路９６への入力信号がコンデンサ９８に積分されて積分値が保持されることになる。そしてまた、ＳＷ１０１は前記第５のタイミングΦ５と第６のタイミングΦ６で動作し、前記積分回路９６への入力信号がコンデンサ９９に積分されて積分値が保持されることになる。

１０３は比較手段で、この比較手段１０３には前記積分手段１０２が出力する積分信号が入力され、そしてこの積分信号と所定の値とを比較する比較器１０４と、この比較器１０４が出力する１ビットデジタル信号が入力されるＤ型フリップフロップ１０５とで構成されている。また、前記Ｄ型フリップフロップ１０５は前記第４のタイミングΦ４と第６のタイミングΦ６の開始時に前記１ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記ＤＡ変換手段９４のＤＡ切替手段８７に入力されて基準電圧８８，８９を切り替えるものである。そして、前記入力切替手段８４、ＤＡ変換手段９４、積分手段１０２および比較手段１０３によりＡＤ変換器８２を構成している。

またこのＡＤ変換器８２は上記構成により、前記センサ素子３０における第１のセンス電極３４および第２のセンス電極３５より出力される電荷をΣΔ変調し、１ビットデジタル信号に変換して出力するものである。

１０６はラッチ回路で、このラッチ回路１０６には前記ＡＤ変換器８２の比較手段１０３における比較器１０４より出力される１ビットデジタル信号が入力され、かつ前記１ビットデジタル信号をラッチする一対のＤ型フリップフロップ１０７，１０８により構成されている。また、Ｄ型フリップフロップ１０７は第４のタイミングΦ４で前記１ビットデジタル信号をラッチするものであり、Ｄ型フリップフロップ１０８は第６のタイミングΦ６で前記１ビットデジタル信号をラッチするものである。１０９は差分演算手段で、この差分演算手段１０９は前記ラッチ回路１０６における一対のＤ型フリップフロップ１０７，１０８がラッチして出力する一対の１ビットデジタル信号が入力され、そしてこの一対の１ビットデジタル信号の差を演算する１ビット差分演算を置換処理により実現するものである。つまり、差分演算手段１０９に入力される一対の１ビットデジタル信号が、“００”“０１”“１０”“１１”である時、それぞれ“０”“−１”“１”“０”と置き換えて出力する構成となっている。１１０は補正演算手段で、この補正演算手段１１０には前記差分演算手段１０９が出力する１ビット差分信号が入力され、この１ビット差分信号と所定の補正情報との補正演算を置換処理により実現するものであり、つまり、上記したように補正演算手段１１０に入力される１ビット差分信号が“０”“１”“−１”であり、例えば、補正情報が“５”である場合にはそれぞれ“０”“５”“−５”と置き換えて出力する構成となっている。１１１はデジタルフィルタで、このデジタルフィルタ１１１には前記補正演算手段１１０より出力されるデジタル差分信号が入力され、ノイズ成分を除去するフィルタリング処理を行うものである。そして、前記ラッチ回路１０６、差分演算手段１０９、補正演算手段１１０およびデジタルフィルタ１１１により演算手段８３を構成している。また、この演算手段８３は、第４、第６のタイミングで一対の１ビットデジタル信号をラッチして、差分演算、補正演算、フィルタリング処理を行い、マルチビット信号を出力している。

そして、タイミング制御回路７１は、ＰＬＬ回路１２１と、タイミング生成回路１２２，１２３と、振幅判定回路１２４とで構成されている。

前記ＰＬＬ回路１２１は、前記ドライブ回路４１におけるデジタルフィルタ４６が出力するマルチビット信号を波形整形器（図示せず）により波形整形された矩形波信号を逓倍し、位相ノイズを時間的に積分し低減して、タイミング生成回路１２２，１２３に信号を出力するものである。位相比較器１２５には、デジタルフィルタ４６が出力するマルチビット信号を波形整形した矩形波信号と分周器１２６の出力信号が入力され、この２信号の位相差に応じた信号を出力する。位相比較器１２５から出力される信号はループフィルタ１２７に入力され、そしてこのフープフィルタ１２７は交流成分の少ない直流信号に変換するもので、このループフィルタ１２７の出力信号と定電圧値とがタイミング切替手段１２８に入力される。そしてまた、このタイミング切替手段１２８の一方は、前述したように、ループフィルタ１２７に接続されるとともに、他方は定電圧出力器１２８ａと電気的に接続されている。

また、前記振幅判定回路１２４にはデジタルフィルタ４６から出力されるマルチビット信号が入力される。そして、この振幅判定回路１２４はデジタルフィルタ４６から出力されるマルチビット信号の振幅情報を監視しており、この振幅情報が目標振幅以上である場合には、タイミング切替手段１２８はループフィルタ１２７の出力信号を選択するように、一方、デジタルフィルタ４６から出力されるマルチビット信号の振幅情報が目標振幅以下である場合には、タイミング切替手段１２８は定電圧値を選択するように切り替えている。

前記タイミング切替手段１２８の出力電圧は電圧制御発振器１２９に入力される。この電圧制御発振器１２９は入力電圧に応じた周波数信号を発振する可変周波数発振器であり、この電圧制御発振器１２９より出力される発振信号は、分周器１２６と、タイミング生成回路１２２，１２３に入力される。

前記タイミング生成回路１２２は前記ＰＬＬ回路１２１から出力される信号をもとに、第１のタイミングΦ１、第２のタイミングΦ２のタイミング信号を生成してドライブ回路４１に出力するものであり、またタイミング生成回路１２３はモニタ信号の２周期間を第３のタイミングΦ３、第４のタイミングΦ４、第５のタイミングΦ５、第６のタイミングΦ６に分割してこのタイミング信号を生成してセンス回路８１に出力するものである。

以上のように構成された本発明の実施の形態１における角速度センサについて、次にその動作を説明する。

前記センサ素子３０の駆動電極３２に駆動信号を加えると、振動体３１が共振し、モニタ電極３３に電荷が発生する。このモニタ電極３３に発生した電荷はドライブ回路４１におけるＡＤ変換器６１に入力され、パルス密度変調信号へと変換される。そしてこのパルス密度変調信号はデジタルフィルタ４６に入力され、前記振動体３１の共振周波数を抽出し、ノイズ成分を除去したマルチビット信号を出力する。

この場合におけるＡＤ変換器６１の動作を以下に説明する。このＡＤ変換器６１はタイミング制御回路７１より出力されるモニタ信号に同期したタイミングである第１のタイミングΦ１、第２のタイミングΦ２を繰り返すことによって動作するもので、第１のタイミングΦ１ではセンサ素子３０におけるモニタ電極３３から出力される信号がΣΔ変調されて１ビットデジタル信号に変換される。

上記した２つのタイミングでの動作をひとつずつ説明する。まず第１タイミングΦ１では、積分手段４４におけるコンデンサ５８に保持されている積分値を比較する前記比較手段４５の比較器５９に入力し、この比較器５９より出力される１ビットデジタル信号が、第１のタイミングΦ１の立ち上がり時にＤ型フリップフロップ６０にラッチされ、このラッチ信号が前記ＤＡ変換手段４３のＤＡ切替手段４９に入力される。また、ＤＡ出力手段５２におけるＳＷ５４とＳＷ５５がＯＮになって、コンデンサ５３に保持されている電荷が放電される。

次に第２のタイミングΦ２では、前記ＤＡ切替手段４９に入力されたラッチ信号に応じて第１の基準電圧５０および第２の基準電圧５１が切り替えられてコンデンサ５３に入力され、かつＤＡ変換手段４３より切り替えられた基準電圧に応じた電荷が出力される。また、入力ＳＷ４２がＯＮになり、前記センサ素子３０のモニタ電極３３より発生する電荷が入力される。さらに、積分手段４４におけるＳＷ５６がＯＮになり、前記入力ＳＷ４２とＤＡ変換手段４３から出力される電荷が積分回路５７に入力される。これにより第２のタイミングΦ２では、積分手段４４におけるコンデンサ５８に、図２（ａ）の斜線部で示される電荷量とＤＡ変換手段４３より出力される電荷量の総和が積分されて保持されることになる。

上記した第１のタイミングΦ１および第２のタイミングΦ２での以上の動作によりセンサ素子３０のモニタ電極３３から出力される振幅値に相当する電荷量がΣΔ変調され、第１のタイミングΦ１の信号の立ち上がり時に１ビットデジタル信号として出力されることになる。

以上の動作により、センサ素子３０におけるモニタ電極３３から出力される電荷量がＡＤ変換器６１によりΣΔ変調されて１ビットデジタル信号として上記タイミングで出力されることになる。

そしてまた、前記ドライブ回路４１におけるデジタルフィルタ４６より出力される図２（ｂ）に示すマルチビット信号をＡＧＣ回路４７に設けた半波整流平滑回路（図示せず）に入力することにより、振幅情報信号に変換する。また、このＡＧＣ回路４７は振幅情報信号が大の場合には前記デジタルフィルタ４６の出力マルチビット信号を減衰させた信号を、一方、前記振幅情報信号が小の場合には前記デジタルフィルタ４６の出力するマルチビット信号を増幅させた信号を駆動回路４８に入力し、前記振動体３１の振動が一定振幅となるように調整するものである。

前記デジタルΣΔ変調器６８の加積分演算手段６３には、前記ＡＧＣ回路４７から出力されるマルチビット信号と、所定の２値を保持してデジタル値出力手段６２のどちらかの値を出力する値切り替え手段６６より出力される定数値が入力され、加算して積分される。この加積分演算手段６３から出力される積分値は比較定数値６４と値比較手段６５により比較されて比較結果が出力される。そして、この比較結果がフリップフロップ６７により所定のタイミングでラッチされて出力される。このフリップフロップ６７の出力により値切り替え手段６６より出力される定数値が切り替えられることとなる。この時、加積分演算手段６３の出力値が比較定数値６４より小さい場合には、デジタル値出力手段６２の２値のうちの大きい方の値が、逆の場合には小さい方の値が選択されて出力されるように動作する。この動作を繰り返すことによりフリップフロップ６７より、前記ＡＧＣ回路４７が出力するマルチビット信号が、１ビットのパルス密度変調信号に変調されて出力されることとなる。ここで、デジタルΣΔ変調器６８に入力される信号が例えば、１０ｂｉｔ（＝±９ｂｉｔ）である場合比較定数値６４を“０”、デジタル値出力手段６２の２値を“５１１”“−５１１”以上とすることが望ましい。

以上のようにして、前記振動体３１が所定の共振周波数において一定振幅の振動となるように調整するものである。

また、上記のような駆動回路４８を構成することにより、高精度のＤＡ変換器を用いることなく大半をデジタル回路で実現することが可能となるため、低コストで、かつ高精度の角速度センサを提供することができるという効果が得られるものである。

なお、ΣΔ変調ではオーバーサンプリングを行い、その量子化ノイズが高域にノイズシェーピングされるため、高周波成分のノイズ成分を含むが、センサ素子３０の応答がそのような高周波に応答できないため、パルス密度変調信号のサンプリング周波数でなく、オーバーサンプリングされた所定の周波数成分で振動することとなる。また、センサ素子３０の高周波での応答ゲインが高くて、このような高周波成分のノイズが問題になる場合には、デジタルΣΔ変調器６８の出力信号のうち問題となる周波数成分を低減するように設定されたアナログフィルタ６９を追加することによって、さらに低ノイズで、高精度のドライブ回路４１を実現することが可能となるものである。

また、前記センサ素子３０が図１に図示している駆動方向に速度Ｖで屈曲振動している状態において、振動体３１の長手方向の中心軸周りにセンサ素子３０が角速度ωで回転すると、このセンサ素子３０にＦ＝２ｍＶ×ωのコリオリ力が発生する。このコリオリ力により前記センサ素子３０が有する一対のセンス電極３４，３５に、図３（ａ）および図３（ｂ）に示すように電荷が発生する。そしてこのセンス電極３４，３５に発生する電荷はコリオリ力により発生するため、前記モニタ電極３３に発生する信号より位相が９０度進んでいる。そしてまた、前記一対のセンス電極３４，３５に発生した出力信号は図３（ａ）および図３（ｂ）に示す通り、正極性信号と負極性信号の関係にある。

この場合におけるＡＤ変換器８２の動作を以下に説明する。このＡＤ変換器８２は第３のタイミングΦ３、第４のタイミングΦ４、第５のタイミングΦ５および第６のタイミングΦ６を繰り返すことによって動作するもので、第３のタイミングΦ３および第４のタイミングΦ４ではセンサ素子３０におけるセンス電極３４から出力される正極性信号がΣΔ変調されて１ビットデジタル信号に変換され、また第５のタイミングΦ５および第６のタイミングΦ６では負極性信号がΣΔ変調されて１ビットデジタル信号に変換される。

上記した４つのタイミングでの動作をひとつずつ説明する。まず第３のタイミングΦ３では、積分手段１０２におけるコンデンサ９８と接続されているＳＷ１００がＯＮになり、このコンデンサ９８に保持されている積分値が比較手段１０３における比較器１０４に入力され比較結果が１ビットデジタル信号として出力される。また、ＤＡ変換手段９４におけるＳＷ９２と９３がＯＮになりコンデンサ９１に保持されている電荷が放電される。

次に第４のタイミングΦ４では、前記比較手段１０３の比較器１０４より出力される１ビットデジタル信号が第４のタイミングΦ４の立ち上がり時にＤ型フリップフロップ１０５にラッチされ、このラッチ信号が前記ＤＡ変換手段９４のＤＡ切替手段８７に入力される。この入力されたラッチ信号に応じて基準電圧８８，８９が切り替えられてコンデンサ９１に入力され、ＤＡ変換手段９４より切り替えられた基準電圧に応じた電荷が出力される。それとともに、入力切替手段８４ではＳＷ８５がＯＮになり、前記センサ素子３０の第１のセンス電極３４より発生する電荷が出力される。さらに、積分手段１０２におけるＳＷ９５がＯＮになり、前記入力切替手段８４とＤＡ変換手段９４から出力される電荷が積分回路９６に入力される。これにより第４のタイミングΦ４では、積分回路９６におけるコンデンサ９８に、図３（ａ）の斜線部で示される電荷量とＤＡ変換手段９４より出力される電荷量の総和が積分されて保持されることになる。

上記した第３のタイミングΦ３および第４のタイミングΦ４での以上の動作によりセンサ素子３０の第１のセンス電極３４から出力される振幅値の半分に相当する電荷量がΣΔ変調されることになる。

また、第３のタイミングΦ３および第４のタイミングΦ４での動作と同様に、第５のタイミングΦ５および第６のタイミングΦ６では、センサ素子３０の第２のセンス電極３５から出力される振幅値の半分に相当する電荷量がΣΔ変調される。

以上の動作により、センサ素子３０における一対のセンス電極３４，３５から出力される電荷の振幅幅の半分に相当する電荷量が一つのＡＤ変換器８２によりΣΔ変調されて一対の１ビットデジタル信号として上記タイミングで出力されることになる。

そしてまた、センサ素子３０における一対のセンス電極３４，３５から出力される電荷は、角速度によるコリオリ力で発生する、モニタ電極３３に発生する信号より位相が９０度進んだセンス信号だけでなく、モニタ信号と同相の不要信号があるため、センサ素子３０における一対のセンス電極３４，３５からセンス信号と不要信号の合成信号が出力される場合について説明する。角速度によるコリオリ力で発生するセンス信号は、図３（ａ）（ｂ）で示され、そして上記で説明した通り、第４のタイミングΦ４と第６のタイミングΦ６で、積分回路９６により図３（ａ）（ｂ）の斜線部で示される電荷量、つまり、振幅値の半分に相当する電荷量が積分されることになる。さらに、センス電極３４，３５より発生する不要信号は図３（ｃ）（ｄ）で示され、そして前記センス信号と同様に第４のタイミングΦ４と第６のタイミングΦ６で、図３（ｃ）（ｄ）の斜線部で示される電荷量、つまり、不要信号の振幅の最大値から最小値までの区間の電荷量が積分されるもので、これは振幅の中央値を基準に積分するとキャンセルされて“０”の電荷量となるものである。つまり、第４のタイミングΦ４と第６のタイミングΦ６での積分手段１０２の動作により、不要信号がキャンセルされてセンス信号の振幅に応じた電荷量が積分される、いわゆる同期検波処理が一対の入力信号のそれぞれに対し実施されることになる。よって、上記不要信号のない場合の動作の説明と同様に、前記ＡＤ変換器８２からは同期検波処理された信号がΣΔ変調され、１ビットデジタル信号に変換されて出力されることになる。

以上の動作により、センサ素子３０における一対の出力信号を同期検波処理しながらΣΔ変調することが可能となるもので、このような同期検波された信号のデジタル値を、通常のＩＶ変換回路、位相器、同期検波回路などのアナログ回路を必要とすることなく、またこれらを用いた場合より非常に小さな回路規模で、つまり小型で、かつ低コストで得ることができるものである。

次に、演算手段８３について、その動作を説明する。まず、第４のタイミングΦ４で、前記ＡＤ変換器８２の比較手段１０３における比較器１０４より出力される１ビットデジタル信号が、ラッチ回路１０６のＤ型フリップフロップ１０７にラッチされる。また、第６のタイミングΦ６で、前記ＡＤ変換器８２の比較手段１０３における比較器１０４より出力される１ビットデジタル信号が、ラッチ回路１０６のＤ型フリップフロップ１０８にラッチされる。

この一対のＤ型フリップフロップ１０７，１０８にラッチされた一対の１ビットデジタル信号は、上記で説明した通り、センサ素子３０における一対のセンス電極３４，３５より出力された信号の不要信号を除いた振幅値の半分に相当する電荷量をそれぞれΣΔ変調によりデジタル値に変換したものである。次に、前記ラッチ回路１０６が出力する一対の１ビットデジタル信号が１ビット差分演算手段１０９に入力され、この一対の１ビットデジタル信号の差が演算されて１ビット差分信号が出力される。ここで、第３のタイミングΦ３での１ビット差分信号は、一つ前の同期における第４のタイミングΦ４、第６のタイミングΦ６でラッチされた１ビットデジタル信号の差であり、この１ビット差分信号は、図３（ａ）（ｂ）で示されるセンサ素子３０における一対のセンス電極３４，３５より出力される信号の不要信号を除いた振幅値を表す信号となる。以上の動作により、センサ素子３０における一対のセンス電極３４，３５から出力される正極性信号と負極性信号の関係にある一対の入力信号が同じ１つの積分手段１０２を用いて積分されるため、２つの積分回路で別々に積分を行う場合よりも個々の積分回路の特性による一対の入力信号の積分結果の相対誤差への影響が大きく低減されるものである。これと同様に、ＤＡ変換手段９４も一対の入力信号の信号処理に対し同じ１つのＤＡ変換手段を用いる構成となっている。また、比較手段１０３でも一対の積分結果を同じ基準電圧と比較器を用いて比較を行うことにより、比較器の特性や基準電圧の変動の比較結果の相対誤差への影響が大きく低減される。上記のように、一対の入力信号を同一の積分回路９６、ＤＡ変換手段９４、比較手段１０３を用いて信号処理するようにしているため、複数の各手段を用いて信号処理した場合と比べて各手段の相対誤差の影響が大きく低減されるものである。

また、電源電圧変化や温度変化の影響による各手段における基準電圧変動等の影響も、一対の入力信号に対して同様に加わるため、演算手段８３が有する１ビット差分演算手段１０９により一対の入力信号の信号処理結果の差を演算することにより、各手段における基準電圧変動等の影響をキャンセルでき、これにより、精度良く一対の入力信号の差をＡＤ変換できるという効果が得られるものである。

そしてまた、それと同時に、センサ素子３０における一対のセンス電極３４，３５より出力されてＡＤ変換器８２に入力される一対の入力信号を含んでいる同相ノイズ成分やオフセット成分の影響もキャンセルでき、これにより、精度良く一対の入力信号の差信号を形成できるという効果が得られるものである。

さらに、一対の入力信号の差をとる１ビット差分演算は、比較手段１０３の出力信号が“１”“０”からなる１ビット信号である場合、差分演算手段１０９に入力される一対の比較信号が“００”“０１”“１０”“１１”の４種類に限られ、差をとった結果もそれぞれ“０”“−１”“１”“０”と予め決まっていることを利用して、非常に簡単な回路構成で入力信号に応じた減算処理を行った結果を得ることができる１ビットデジタル演算である。このように、減算処理を行った一対の入力信号を１つの差分信号とした後に、デジタルフィルタ１１１によるローパスやデシメーション等の信号処理を行う構成とすることにより、一対の入力信号をローパスやデシメーション等で信号処理するデジタルフィルタを入力信号のそれぞれに用意し、そしてデジタルフィルタによりマルチビット化した後にマルチビットの加減算を行える演算器を用いて差分演算処理する場合に比べて、差分演算手段１０９、デジタルフィルタ１１１などの演算回路が非常に小さな回路規模で、つまり小型で、かつ低コストで構成でき、かつ高精度の信号処理を実現できるという効果が得られるものである。

次に、１ビット差分演算手段１０９が出力する１ビット差分信号が補正演算手段１１０に入力され、この１ビット差分信号と所定の補正情報との補正演算が置換処理により行われる。この補正演算は、上記したように、１ビット差分信号が“０”“１”“−１”の３値に限られることを利用して、例えば所定の補正情報が“５”である場合に、補正演算手段に入力される１ビット差分信号“０”“１”“−１”を、それぞれ“０”“５”“−５”と置換処理することにより乗算を実現して信号の補正が可能となるものである。

そして、デジタルフィルタ４６が出力するマルチビット信号がタイミング制御回路７１における振幅判定回路１２４と、波形整形した矩形波信号として位相比較器１２５とに入力される。この振幅判定回路１２４はデジタルフィルタ４６から出力されるマルチビット信号の振幅情報を監視しており、この振幅情報が目標振幅の５０％以上である場合には、タイミング切替手段１２８がループフィルタ１２７の出力信号を選択するように切り替わる。このときＰＬＬ回路１２１は閉ループとなり、音叉駆動周波数のモニタ信号を入力信号として逓倍し、位相ノイズを時間的に積分し低減した信号を出力するため、センサ素子３０の固有駆動周波数に同期した信号がタイミング生成回路１２２，１２３に入力されることになる。

一方、デジタルフィルタ４６から出力されるマルチビット信号の振幅情報が目標振幅の５０％以下である場合には、タイミング切替手段１２８は定電圧値を選択するように切り替わり、電圧制御発振器１２９からは定電圧値に応じた固定周波数の信号が出力され、この信号がタイミング生成回路１２２，１２３に入力されることになる。

以上の条件でＰＬＬ回路１２１より出力される信号をもとに、タイミング生成回路１２２は、ドライブ回路４１における入力切替手段４２、ＤＡ切替手段４９、ＳＷ５４、ＳＷ５５、ＳＷ５６およびＤ型フリップフロップ６０の切替タイミングとなる図２（ｃ）に示すような第１のタイミングΦ１、第２のタイミングΦ２のタイミング信号を生成して出力する。また、タイミング生成回路１２３は、センス回路８１における入力切替手段８４、ＤＡ切替手段８７、ＳＷ９２、ＳＷ９３、ＳＷ９５、ＳＷ１００、ＳＷ１０１およびＤ型フリップフロップ１０５の切替タイミングとなる第３のタイミングΦ３、第４のタイミングΦ４、第５のタイミングΦ５、第６のタイミングΦ６のタイミング信号を生成して出力する。

上記したように本発明の実施の形態１における角速度センサにおいては、タイミング制御回路７１におけるＰＬＬ回路１２１に、振幅判定回路１２４の出力信号に応じてタイミング信号を切り替えるタイミング切替手段１２８を設けているため、起動直後はＰＬＬ回路１２１に設けた定電圧出力器１２８ａと電圧制御発振器１２９の出力するタイミング信号でドライブ回路４１を動作させ、そしてセンサ素子３０が安定共振となった段階で、タイミング切替手段１２８を切り替え、タイミング生成回路１２２より出力されるセンサ素子３０固有の駆動周波数に同期したタイミング信号でドライブ回路４１を動作させることができ、これにより、周期性を有するジッタノイズが検波タイミングの位相誤差として発生するということはなくなるため、出力特性が安定している角速度センサが得られるという効果を有するものである。

なお、上記本発明の実施の形態１における角速度センサにおいては、ドライブ回路４１における駆動回路４８をタイミング制御回路７１からのタイミング信号で動作させるようにしていたが、図４に示すように、駆動回路４８にタイミング信号を出力する発振回路１５１を別個に設けても良いものである。

（実施の形態２）
以下、本発明の実施の形態２における角速度センサについて、図面を参照しながら説明する。

図５は本発明の実施の形態２における角速度センサの回路図である。なお、本発明の実施の形態２においては、上記した本発明の実施の形態１と同様の構成を有するものについては、同一番号を付しており、その説明は省略する。

図５において、１４１はタイミング制御回路で、このタイミング制御回路１４１はＰＬＬ回路１４２と、タイミング生成回路１２２，１２３と、タイミング切替手段１４３と、振幅判定回路１２４と、発振回路１４４とで構成されている。

前記タイミング切替手段１４３は第１のタイミング切替スイッチ１４５と、第２のタイミング切替スイッチ１４６で構成されており、そして第１のタイミング切替スイッチ１４５にはタイミング制御回路１４１におけるタイミング生成回路１２２から第１のタイミングΦ１の信号と発振回路１４４の第１のタイミング信号Φ１とが入力され、また、これと同様に、第２のタイミング切替スイッチ１４６にはタイミング制御回路１４１におけるタイミング生成回路１２２から前記第１のタイミングΦ１と逆位相の関係である第２のタイミングΦ２の信号と発振回路１４４の第２のタイミング信号Φ２とが入力されるものである。また、前記振幅判定回路１２４には前記デジタルフィルタ４６から出力されるマルチビット信号が入力されるものであり、そしてこの振幅判定回路１２４は、デジタルフィルタ４６から出力されるマルチビット信号の振幅情報を監視しており、この振幅情報が目標振幅以上である場合には、タイミング制御回路１４１におけるタイミング生成回路１２２の出力信号をタイミング信号として、ドライブ回路４１における入力切替手段４２、ＤＡ切替手段４９、ＳＷ５４、ＳＷ５５、ＳＷ５６およびＤ型フリップフロップ６０のタイミングとなるように、第１のタイミング切替スイッチ１４５および第２のタイミング切替スイッチ１４６を切り替えている。一方、デジタルフィルタ４６から出力されるマルチビット信号の振幅情報が目標振幅以下である場合には、発振回路１４４からの出力信号をタイミング信号として、ドライブ回路４１における入力切替手段４２、ＤＡ切替手段４９、ＳＷ５４、ＳＷ５５、ＳＷ５６およびＤ型フリップフロップ６０のタイミングとなるように、第１のタイミング切替スイッチ１４５および第２のタイミング切替スイッチ１４６を切り替えるよう構成されている。

デジタルフィルタ４６が出力するマルチビット信号はタイミング制御回路１４１における振幅判定回路１２４と、波形整形した矩形波信号としてＰＬＬ回路１４２とに入力される。前記ＰＬＬ回路１４２で逓倍した信号をもとにタイミング生成回路１２３により図６で示される第３のタイミングΦ３、第４のタイミングΦ４、第５のタイミングΦ５、第６のタイミングΦ６を形成する。

また、振幅判定回路１２４は、デジタルフィルタ４６から出力されるマルチビット信号の振幅情報を監視しており、この振幅情報が目標振幅の５０％以上である場合には、音叉駆動周波数のモニタ信号を入力信号として逓倍し、位相ノイズを時間的に積分し低減した信号を出力するため、センサ素子３０の固有駆動周波数に同期した信号がタイミング生成回路１２２，１２３に入力されることになる。

前述したように、タイミング生成回路１２２の出力信号をクロック信号として、ドライブ回路４１における入力切替手段４２、ＤＡ切替手段４９、ＳＷ５４、ＳＷ５５、ＳＷ５６およびＤ型フリップフロップ６０の切替タイミングとするように、第１のタイミング切替スイッチ１４５および第２のタイミング切替スイッチ１４６を切り替えている。一方、デジタルフィルタ４６から出力されるマルチビット信号の振幅情報が目標振幅の５０％以下である場合には、発振回路１４４からの出力信号をクロック信号として、ドライブ回路４１における入力切替手段４２、ＤＡ切替手段４９、ＳＷ５４、ＳＷ５５、ＳＷ５６およびＤ型フリップフロップ６０の切替タイミングとするように、第１のタイミング切替スイッチ１４５および第２のタイミング切替スイッチ１４６を切り替えている。

上記したように本発明の実施の形態２における角速度センサにおいては、タイミング制御回路１４１に、ＰＬＬ回路１４２と、発振回路１４４と、振幅判定回路１２４を設けるとともに、前記振幅判定回路１２４の出力信号に応じてＰＬＬ回路１４２の出力信号と発振回路１４４の出力信号のどちらかに切り替えるタイミング切替手段１４３を設けているため、起動直後は発振回路１４４の出力するタイミング信号でドライブ回路４１を動作させ、そしてセンサ素子３０が安定共振となった段階で、タイミング切替手段１４３を切り替え、タイミング生成回路１２２より出力されるセンサ素子３０固有の駆動周波数に同期したタイミング信号でドライブ回路４１を動作させることができ、これにより、周期性を有するジッタノイズが検波タイミングの位相誤差として発生するということはなくなるため、出力特性が安定している角速度センサが得られるという効果を有するものである。

なお、上記本発明の実施の形態２における角速度センサにおいては、ドライブ回路４１における駆動回路４８をタイミング制御回路１４１からのタイミング信号で動作させるようにしていたが、図７に示すように、駆動回路４８にタイミング信号を出力する発振回路１５１を別個に設けても良いものである。

本発明の角速度センサは、周期性を有するジッタノイズが検波タイミングの位相誤差として発生するということのない、出力信号が安定するという効果を有するものであり、特に航空機、車両などの移動体の姿勢制御やナビゲーションシステム等に用いられる角速度センサとして有用なものである。

本発明の実施の形態１における角速度センサの回路図（ａ）〜（ｃ）同角速度センサの動作状態を示す図（ａ）〜（ｄ）同角速度センサの動作状態を示す図本発明の実施の形態１における他の角速度センサの回路図本発明の実施の形態２における角速度センサの回路図同角速度センサの動作状態を示す図本発明の実施の形態２における他の角速度センサの回路図従来の角速度センサの回路図同角速度センサの回路図

符号の説明

３０センサ素子
３２駆動電極
３３モニタ電極
３４，３５センス電極
４１ドライブ回路
４２入力切替手段
４３ＤＡ変換手段
４４，１０２積分手段
４５比較手段
４６デジタルフィルタ
４７ＡＧＣ回路
４８駆動回路
４９ＤＡ切替手段
６１，８２ＡＤ変換器
６２デジタル値出力手段
６３加積分演算手段
６５値比較手段
６６値切り替え手段
７１タイミング制御回路
８１センス回路
８４入力切替手段
９４ＤＡ変換手段
１０２積分手段
１０３比較手段
１０９差分演算手段
１２１ＰＬＬ回路
１２４振幅判定回路
１２８，１４３タイミング切替手段
１２８ａ定電圧出力器
１２９電圧制御発振器
１４１タイミング制御回路
１４２ＰＬＬ回路
１４４，１５１発振回路

Claims

駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子を所定の振幅で振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路と、前記センス回路と前記ドライブ回路とにタイミング信号を出力するタイミング制御回路とを備え、前記ドライブ回路にＡＤ変換器と、ＡＧＣ回路と、デジタルフィルタと、駆動手段を設け、かつ前記タイミング制御回路に、定電圧出力器と電圧制御発振器を有するＰＬＬ回路と、前記ドライブ回路におけるデジタルフィルタから出力されるマルチビット信号からなる振幅情報を判定する振幅判定回路を設け、さらに前記ＰＬＬ回路に、前記振幅判定回路の監視する信号が目標振幅の所定値％以上である場合にはループフィルタの出力信号を選択するように切り替えるとともに、前記振幅判定回路の監視する信号が目標振幅の所定値％未満である場合には定電圧値を選択するように切り替えるタイミング切替手段を設けた角速度センサ。
ドライブ回路に、センサ素子におけるモニタ電極から出力される信号をオン・オフする入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段とからなるΣΔ型ＡＤ変換器を設けた請求項１記載の角速度センサ。
センス回路に、ＡＤ変換器と、このＡＤ変換器の出力信号を演算する演算手段を設けるとともに、さらにこの演算手段に、前記ＡＤ変換器から出力される少なくとも２つの変換信号の差を演算する差分演算手段を設けた請求項１記載の角速度センサ。
センス回路におけるＡＤ変換器を、少なくとも２つの入力信号を切り替える入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分しその少なくとも２つの積分値を保持する積分手段と、この積分手段から出力される少なくとも２つの積分値を所定の値と比較する比較手段と、この比較手段の少なくとも２つの出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段と、前記比較手段の出力信号を演算する演算手段とを備え、前記演算手段に、前記比較手段から出力される少なくとも２つの比較信号の差を演算する差分演算手段を設けてなるΣΔ型ＡＤ変換器で構成した請求項３記載の角速度センサ。
ドライブ回路に、駆動手段を動作させる信号を出力する発振回路を設けた請求項１記載の角速度センサ。
駆動手段に、少なくとも２値を保持しているデジタル値出力手段と、ＡＧＣ回路の出力と前記デジタル値出力手段の出力を加算して積分する少なくとも１つの加積分演算手段と、この加積分演算手段からの出力を少なくとも１つの所定の値と比較する値比較手段と、この値比較手段の出力に応じて前記デジタル値出力手段の出力するデジタル値を切り替える値切り替え手段とからなるデジタルΣΔ変調器を設けた請求項１記載の角速度センサ。
駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子を所定の振幅で振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路と、前記センス回路と前記ドライブ回路とにタイミング信号を出力するタイミング制御回路とを備え、前記ドライブ回路にＡＤ変換器と、ＡＧＣ回路と、デジタルフィルタと、駆動手段を設け、かつ前記タイミング制御回路に、ＰＬＬ回路と、発振回路と、前記ドライブ回路におけるデジタルフィルタから出力されるマルチビット信号からなる振幅情報を判定する振幅判定回路を設けるとともに、前記振幅判定回路の監視する信号が目標振幅以上である場合にはタイミング制御回路におけるタイミング生成回路の出力信号をタイミング信号とするとともに、前記振幅判定回路の監視する信号が目標振幅未満である場合には発振回路からの出力信号をタイミング信号として、第１のタイミング切替スイッチおよび第２のタイミング切替スイッチを切り替えるように構成した角速度センサ。
ドライブ回路に、センサ素子におけるモニタ電極から出力される信号をオン・オフする入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段とからなるΣΔ型ＡＤ変換器を設けた請求項７記載の角速度センサ。
センス回路に、ＡＤ変換器と、このＡＤ変換器の出力信号を演算する演算手段を設けるとともに、さらにこの演算手段に、前記ＡＤ変換器から出力される少なくとも２つの変換信号の差を演算する差分演算手段を設けた請求項７記載の角速度センサ。
センス回路におけるＡＤ変換器を、少なくとも２つの入力信号を切り替える入力切替手段と、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記入力切替手段とＤＡ変換手段とから出力される電荷を積分しその少なくとも２つの積分値を保持する積分手段と、この積分手段から出力される少なくとも２つの積分値を所定の値と比較する比較手段と、この比較手段の少なくとも２つの出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段と、前記比較手段の出力信号を演算する演算手段とを備え、前記演算手段に、前記比較手段から出力される少なくとも２つの比較信号の差を演算する差分演算手段を設けてなるΣΔ型ＡＤ変換器で構成した請求項７記載の角速度センサ。
ドライブ回路に、駆動手段を動作させる信号を出力する発振回路を設けた請求項７記載の角速度センサ。
駆動手段に、少なくとも２値を保持しているデジタル値出力手段と、前記ＡＧＣ回路の出力と前記デジタル値出力手段の出力を加算して積分する少なくとも１つの加積分演算手段と、この加積分演算手段からの出力を少なくとも１つの所定の値と比較する値比較手段と、この値比較手段の出力に応じて前記デジタル値出力手段の出力するデジタル値を切り替える値切り替え手段とからなるデジタルΣΔ変調器を設けた請求項７記載の角速度センサ。