WO2011045909A1 - 角速度センサ - Google Patents

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WO2011045909A1
WO2011045909A1 PCT/JP2010/006002 JP2010006002W WO2011045909A1 WO 2011045909 A1 WO2011045909 A1 WO 2011045909A1 JP 2010006002 W JP2010006002 W JP 2010006002W WO 2011045909 A1 WO2011045909 A1 WO 2011045909A1
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signal
output
circuit
timing
input
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英之 村上
孝士 川井
真樹 中村
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パナソニック株式会社
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01C—MEASURING DISTANCES, LEVELS OR BEARINGS; SURVEYING; NAVIGATION; GYROSCOPIC INSTRUMENTS; PHOTOGRAMMETRY OR VIDEOGRAMMETRY
    • G01C19/00—Gyroscopes; Turn-sensitive devices using vibrating masses; Turn-sensitive devices without moving masses; Measuring angular rate using gyroscopic effects
    • G01C19/56—Turn-sensitive devices using vibrating masses, e.g. vibratory angular rate sensors based on Coriolis forces
    • G01C19/5776—Signal processing not specific to any of the devices covered by groups G01C19/5607 - G01C19/5719

Definitions

  • the present invention relates to an angular velocity sensor used for attitude control of a moving body such as an aircraft or a vehicle, a navigation system, or the like.
  • FIG. 23 is a circuit diagram of a conventional angular velocity sensor 5003 described in Patent Document 1.
  • the sensor element 201 having an H shape is provided with a drive electrode 202, a monitor electrode 203, and a sense electrode 204.
  • a signal for vibrating the sensor element 201 is input to the drive electrode 202.
  • the monitor electrode 203 outputs a charge corresponding to the vibration state.
  • the sense electrode 204 outputs a charge corresponding to the Coriolis force when an angular velocity is applied to the sensor element 201.
  • a monitor signal output from the monitor electrode 203 is input to the drive circuit 205.
  • the drive circuit 205 outputs a drive signal adjusted so that the sensor element 201 vibrates with a constant amplitude from the input monitor signal to the drive electrode 202.
  • a clock signal output from the drive circuit 205 is supplied to the timing control circuit 206 and the sense circuit 207.
  • the timing control circuit 206 has a PLL circuit.
  • a sense signal output from the sense electrode 204 is input to the sense circuit 207.
  • the sense circuit 207 detects the sense signal output from the sense electrode 204 with a signal synchronized with the drive frequency of the sensor element output from the drive circuit 205, and outputs an angular velocity signal corresponding to the angular velocity.
  • the sensor element 201 When an AC voltage is applied to the drive electrode 202, the sensor element 201 vibrates at the drive frequency in the X-axis direction. When an angular velocity centered on the Z axis is applied to the sensor element 201, the sensor element 201 vibrates at the detection frequency in the Y axis direction due to Coriolis force. The angular velocity is detected by processing the signal output from the sense electrode 204 by the electric charge generated in the sense electrode 204 by this vibration and outputting the signal by the sense circuit.
  • FIG. 24 is a block diagram of another conventional angular velocity sensor 5004 provided with a digital drive circuit 208 composed of a digital circuit.
  • the digital drive circuit 208 performs digital signal processing.
  • the digital drive circuit 208 samples the monitor signal output from the monitor electrode 203 with a fixed frequency clock signal output from the oscillation circuit 209. Further, the digital drive circuit 208 performs digital signal processing on the sampled signal and outputs a drive signal adjusted so that the sensor element 201 vibrates with a constant amplitude to the drive electrode 202.
  • the multi-bit signal output from the digital drive circuit 208 is input to the timing control circuit 206 having a PLL circuit.
  • the detection timing signal output from the timing control circuit 206 is input to the sense circuit 207.
  • the sense circuit 207 performs synchronous detection based on the detection timing signal and outputs an angular velocity signal.
  • the digital drive circuit 208 operates with a clock signal having a fixed frequency output from the oscillation circuit 209, jitter noise having periodicity is generated as a phase error of the detection timing signal. As a result, a periodic variation occurs in the output signal from the sense circuit 207, and the output signal from the sense circuit 207 may vary.
  • the PLL circuit of the timing control circuit 206 multiplies the multi-bit signal and temporally integrates and reduces jitter noise, which is a phase error, and outputs it. That is, the frequency characteristic of the input / output phase response, which is a frequency characteristic indicating how the phase of the output signal follows when the phase of the input signal of the PLL circuit changes, indicates a low-pass filter characteristic.
  • the detection timing signal has jitter
  • a phase shift occurs in the detection operation of the sense circuit 207 by the amount of the jitter. Due to the phase shift, an unnecessary signal to be removed by synchronous detection leaks and is output by the product of the phase shift and the unnecessary signal. As a result, noise is generated in the sensor output, and an accurate angular velocity cannot be detected.
  • FIG. 25 is a circuit diagram of still another conventional angular velocity sensor 5005 described in Patent Document 2.
  • the sensor element 401 made of a silicon material is provided with a drive electrode 402, a monitor electrode 403, and a sense electrode 404.
  • a signal for vibrating the sensor element 401 is input to the drive electrode 402.
  • the monitor electrode 403 outputs a monitor signal corresponding to the vibration state of the sensor element 401.
  • the sense electrode 404 outputs a sense signal corresponding to the Coriolis force generated by the angular velocity applied to the sensor element 401.
  • the monitor signal output from the monitor electrode 403 is input to the drive circuit 405.
  • the drive circuit 405 outputs, to the drive electrode 402, a drive signal that is adjusted from the input monitor signal so that the sensor element 401 vibrates with a constant amplitude.
  • a sense signal output from the sense electrode 404 is input to the sense circuit 407.
  • the synchronous detection circuit 408 synchronously detects the sense signal output from the sense electrode 404 with a signal synchronized with the driving frequency of the sensor element 401, and outputs an angular velocity signal corresponding to the angular velocity.
  • the memory 409 is composed of a ROM.
  • the temperature sensor 410 measures the ambient temperature.
  • the output adjustment circuit 411 corrects the output signal synchronously detected by the sense circuit 407 based on the data stored in the memory 409.
  • the sensor element 401 When an AC voltage is applied to the drive electrode 402, the sensor element 401 vibrates at the drive frequency in the X-axis direction. When an angular velocity centered on the Z-axis is applied to the vibrating sensor element 401, the sensor element 401 vibrates at the detection frequency in the Y-axis direction due to Coriolis force. This vibration causes a capacitance change in the sense electrode 404. The change in capacitance is CV converted by the sense circuit 407 and output as a voltage to detect the angular velocity.
  • FIG. 26A to FIG. 26D show the relationship between the voltage in the conventional angular velocity sensor 5004 and the temperature around the angular velocity sensor 5004. As shown in FIG. 26A, the operation of the output adjustment circuit 411 when the voltage output from the sense circuit 407 changes linearly with changes in temperature will be described.
  • FIG. 26B shows the relationship between the voltage output from the temperature sensor 410 and the temperature.
  • FIG. 26C shows the voltage output from the memory 409 in response to the output from the temperature sensor 410.
  • the memory 409 stores correction data indicating the relationship between temperature and voltage.
  • the output adjustment circuit 411 corrects the signal output from the sense circuit 407 with the voltage output from the memory 409 according to the temperature.
  • FIG. 26D shows the signal corrected by the output adjustment circuit 411. The signal corrected by the output adjustment circuit 411 does not change with temperature.
  • the angular velocity sensor includes a vibrating body, a sense electrode, a drive electrode, a monitor electrode, a PLL circuit, a sense circuit, and an amplitude determination circuit.
  • the sense electrode generates a signal according to the angular velocity applied to the vibrating body.
  • a drive signal for vibrating the vibrating body is input to the drive electrode.
  • the monitor electrode generates a signal corresponding to the vibration of the vibrating body.
  • the sense circuit outputs a signal indicating the angular velocity based on a signal output from the sense electrode.
  • the amplitude determination circuit measures the amplitude of vibration of the vibrating body.
  • the PLL circuit includes a constant voltage output unit that generates a constant voltage, a timing switching unit that switches between a voltage and a constant voltage according to a monitor signal, and alternatively outputs a voltage, and a voltage output from the timing switching unit. And a voltage controlled oscillator that outputs an oscillation signal having a corresponding frequency.
  • the timing switching unit When the amplitude measured by the amplitude determination circuit is equal to or smaller than a predetermined value, the timing switching unit outputs the constant voltage output from the constant voltage output device to the voltage controlled oscillator and outputs the start mode signal.
  • This angular velocity sensor has stable output characteristics.
  • FIG. 1A is a circuit diagram of an angular velocity sensor according to Embodiment 1 of the present invention.
  • FIG. 1B shows a timing signal of the angular velocity sensor in the first embodiment.
  • FIG. 2 shows a timing signal of the angular velocity sensor in the first embodiment.
  • FIG. 3 shows signals of the angular velocity sensor in the first embodiment.
  • FIG. 4 shows a signal of the angular velocity sensor in the first embodiment.
  • FIG. 5 shows an angular velocity sensor signal in the first embodiment.
  • FIG. 6 shows signals output from the angular velocity sensor in the first embodiment.
  • FIG. 7 shows a signal of the angular velocity sensor in the first embodiment.
  • FIG. 8A is a circuit diagram of the angular velocity sensor according to Embodiment 2 of the present invention.
  • FIG. 8A is a circuit diagram of the angular velocity sensor according to Embodiment 2 of the present invention.
  • FIG. 8B shows a timing signal of the angular velocity sensor in the second embodiment.
  • FIG. 9 shows a timing signal of the angular velocity sensor in the second embodiment.
  • FIG. 10 shows an angular velocity sensor signal in the second embodiment.
  • FIG. 11 shows an angular velocity sensor signal in the second embodiment.
  • FIG. 12 shows the operation of the PLL circuit of the angular velocity sensor in the second embodiment.
  • FIG. 13 shows the operation of the PLL circuit of the angular velocity sensor in the second embodiment.
  • FIG. 14 shows correction data of the angular velocity sensor in the second embodiment.
  • FIG. 15 is a block diagram of the temperature correction calculation unit of the angular velocity sensor according to the second embodiment.
  • FIG. 16 is a block diagram of another example of the temperature correction calculation unit of the angular velocity sensor according to the second embodiment.
  • FIG. 17A is a circuit diagram of the angular velocity sensor according to Embodiment 3 of the present invention.
  • FIG. 17B shows a timing signal of the angular velocity sensor in the second embodiment.
  • FIG. 18 shows a timing signal of the angular velocity sensor in the second embodiment.
  • FIG. 19 shows an angular velocity sensor signal in the third embodiment.
  • FIG. 20 shows a signal of the angular velocity sensor in the third embodiment.
  • FIG. 21 shows signals of the PLL circuit of the angular velocity sensor in the third embodiment.
  • FIG. 22 shows signals of the PLL circuit of the angular velocity sensor in the third embodiment.
  • FIG. 23 is a circuit diagram of a conventional angular velocity sensor.
  • FIG. 24 is a circuit diagram of another conventional angular velocity sensor.
  • FIG. 25 is a circuit diagram of still another conventional angular velocity sensor.
  • FIG. 26A shows the voltage of the angular velocity sensor shown in FIG.
  • FIG. 26B shows the voltage of the angular velocity sensor shown in FIG.
  • FIG. 26C shows the voltage of the angular velocity sensor shown in FIG.
  • FIG. 26D shows the voltage of the angular velocity sensor shown in FIG.
  • FIG. 1A is a circuit diagram of angular velocity sensor 1003 according to Embodiment 1 of the present invention.
  • the sensor element 230 includes a vibrating body 231, a drive electrode 232, a monitor electrode 233, and sense electrodes 234 and 235.
  • the drive electrode 232 has a piezoelectric body for vibrating the vibrating body 231.
  • the monitor electrode 233 includes a piezoelectric body that generates an electric charge according to the vibration of the vibrating body 231.
  • the sense electrodes 234 and 235 have a piezoelectric body that generates an electric charge according to the angular velocity applied to the sensor element 230.
  • the sense electrodes 234 and 235 generate charges having opposite polarities.
  • FIG. 1B shows the waveforms of the timing signals ⁇ 201 and ⁇ 202 of the angular velocity sensor 1003.
  • the timing signals ⁇ 201 and ⁇ 202 are opposite in phase and have two values, a high level and a low level.
  • the timing signal ⁇ 202 is at a high level and the timing signal ⁇ 201 is at a low level.
  • the timing signal ⁇ 202 is at a low level and the timing signal ⁇ 201 is at a high level.
  • the timing signals ⁇ 201 and ⁇ 202 alternately and continuously define the periods P201 and P202.
  • the drive circuit 241 includes an input switching unit 242, a digital-analog (DA) conversion unit 243, an integration unit 244, a comparison unit 245, a filter circuit 246 including a digital filter, a DA output unit 252, an automatic gain control (AGC) circuit 247, and a drive. And a circuit 248.
  • the input switching unit 242 is connected to the monitor electrode 233 and is configured by an analog switch that operates in response to the timing signal ⁇ 202.
  • the DA switching unit 249 selectively outputs the reference voltages V250 and V251 by switching with the timing signal ⁇ 202.
  • the DA output unit 252 includes a capacitor 253, a switch (SW) 254 connected to the end 253A of the capacitor 253, and a SW 255 connected to the end 253B of the capacitor 253.
  • the reference voltage output from the DA switching unit 249 is input to the end 253A of the capacitor 253.
  • the SWs 254 and 255 operate with the timing signal ⁇ 201 to discharge the capacitor 253.
  • the DA switching unit 249 and the DA output unit 252 constitute a DA conversion unit 243.
  • the DA conversion unit 243 discharges the electric charge of the capacitor 253 in the period P201, and inputs / outputs electric charges according to the reference voltage output by the DA switching unit 249 in the period P202.
  • the SW 256 outputs signals output from the input switching unit 242 and the DA conversion unit 243 during the period P202 and does not output during the period P201.
  • Integral unit 244 receives a signal output from SW256.
  • the integration unit 244 includes an operational amplifier 257 and a capacitor 258 connected between the output terminal and the inverting input terminal of the operational amplifier 257.
  • the integration unit 244 integrates the signal output from the SW 256 by the capacitor 258 and outputs an integration signal during the period P202.
  • the comparison unit 245 includes a comparator 259 and a D-type flip-flop 260.
  • the comparator 259 compares the integration signal output from the integration unit 244 with a predetermined value and outputs a 1-bit digital signal.
  • the D-type flip-flop 260 latches the 1-bit digital signal output from the comparator 259 at the start of the period P201 and outputs a latch signal.
  • This latch signal is input to the DA switching unit 249 of the DA conversion unit 243 to switch between the reference voltages V250 and V251.
  • the input switching unit 242, the DA conversion unit 243, the integration unit 244, and the comparison unit 245 constitute an analog-digital (AD) converter 261 including a ⁇ modulator that outputs a pulse density modulation signal.
  • AD analog-digital
  • the filter circuit 246 extracts the signal of the resonance frequency component of the vibrating body 231 from the pulse density modulation signal output from the AD converter 261, and outputs a multi-bit signal from which the noise component has been removed.
  • the multi-bit signal is input to an automatic gain control (AGC) circuit 247, and converted into an amplitude signal indicating the amplitude of the multi-bit signal by the half-wave rectification filter circuit of the AGC circuit 247.
  • AGC automatic gain control
  • the AGC circuit 247 attenuates the amplitude of the multibit signal output from the filter circuit 246 and inputs the multibit signal to the drive circuit 248.
  • the AGC circuit 247 increases the amplitude of the multibit signal and inputs the multibit signal to the drive circuit 248. As described above, the AGC circuit 247 adjusts the multi-bit signal so that the vibrating body 231 vibrates with a constant amplitude.
  • the drive circuit 248 includes a digital ⁇ modulator 268 including a digital value output unit 262, an addition / integration calculation unit 263, a value comparison unit 265, a value switching unit 266, and a flip-flop 267.
  • the digital value output unit 262 holds constant values of digital values of two levels and selectively outputs them.
  • the addition / integration calculation unit 263 adds and integrates the signal output from the AGC circuit 247 and the signal output from the digital value output unit 262.
  • the value comparison unit 265 compares the signal output from the addition / calculation operation unit 263 with the comparison constant value 264.
  • the value switching unit 266 switches the digital value output from the digital value output unit 262 in accordance with the output from the value comparison unit 265.
  • the flip-flop 267 latches the signal output from the value comparison unit 265 at a predetermined timing.
  • the multi-bit signal output from the AGC circuit 247 by the digital ⁇ modulator 268 is modulated into a 1-bit pulse density modulation signal and output.
  • the analog filter 269 filters a component of a frequency unnecessary for driving the sensor element 230 in the pulse density modulation signal and outputs the filtered signal to the sensor element 230.
  • the timing control circuit 271 generates timing signals ⁇ 201 and ⁇ 202 based on the multi-bit signal output from the filter circuit 246 of the drive circuit 241 and outputs them to the drive circuit 241 to generate timing signals ⁇ 203, ⁇ 204, ⁇ 205, and ⁇ 206. Output to the sense circuit 281.
  • FIG. 2 shows the waveforms of the timing signals ⁇ 203, ⁇ 204, ⁇ 205, and ⁇ 206.
  • the timing signals ⁇ 203, ⁇ 204, ⁇ 205, and ⁇ 206 have two values, a high level and a low level.
  • the timing signal ⁇ 203 is at a high level
  • the other timing signals ⁇ 204, ⁇ 205, and ⁇ 206 are at a low level.
  • the timing signal ⁇ 204 is at a high level
  • the other timing signals ⁇ 203, ⁇ 205, and ⁇ 206 are at a low level.
  • the timing signal ⁇ 205 is at a high level
  • the other timing signals ⁇ 203, ⁇ 204, and ⁇ 206 are at a low level.
  • the timing signal ⁇ 206 is at a high level, and the other timing signals ⁇ 203, ⁇ 204, and ⁇ 205 are at a low level.
  • the timing signals ⁇ 203, ⁇ 204, ⁇ 205, and ⁇ 206 continuously define the periods P203, P204, P205, and P206 in this order.
  • the sense circuit 281 includes an AD converter 282 including a ⁇ modulator and a calculation unit 283.
  • the input switching unit 284 includes analog switches (SW) 285 and 286 that are connected to the sense electrodes 234 and 235 of the sensor element 230 and operate according to timing signals ⁇ 204 and ⁇ 206, respectively.
  • the input switching unit 284 outputs the signal output from the sense electrode 234 in the period P204 and does not output it in the other periods P203, P205, and P206. Further, the input switching unit 284 outputs the signal output from the sense electrode 235 in the period P206 and does not output it in the other periods P203, P204, and P205.
  • the DA switching unit 287 selectively outputs the reference voltages V288 and V289 by switching with a predetermined signal.
  • the DA output unit 290 includes a capacitor 291, a SW 292 connected to the end 291 A of the capacitor 291, and a SW 293 connected to the end 291 B of the capacitor 291.
  • the SWs 292 and 293 operate with the timing signals ⁇ 203 and ⁇ 205, and discharge the capacitor 291 during the periods P203 and P205.
  • a signal output from the DA switching unit 287 is input to the end 291 ⁇ / b> A of the capacitor 291.
  • the DA switching unit 287 and the DA output unit 290 constitute a DA conversion unit 294.
  • the DA conversion unit 294 discharges the charge of the capacitor 291 in the periods P203 and P205, and inputs and outputs charges according to the reference voltage output by the DA switching unit 287 in the periods P204 and P206.
  • SW295 outputs the signal output from the input switching unit 284 and the signal output from the DA conversion unit 294 in the periods P204 and P206, and does not output them in the periods P203 and P205.
  • the integration circuit 296 receives a signal output from the SW 295.
  • the integrating circuit 296 includes an operational amplifier 297, capacitors 298 and 299 connected between the output terminal and the inverting input terminal of the operational amplifier 297, and SWs 300 and 301 connected in series to the capacitors 298 and 299, respectively.
  • the SW 300 operates with the timing signals ⁇ 203 and ⁇ 204, and the signal input to the integrating circuit 296 is integrated into the capacitor 298 in the periods P203 and P204, and the integrated value is held.
  • the SW 301 operates in accordance with the timing signals ⁇ 205 and ⁇ 206, and the signal input to the integration circuit 296 in the periods P205 and P206 is integrated into the capacitor 299 to hold the integrated value.
  • the integrating unit 302 is configured by the SW 295 and the integrating circuit 296.
  • the comparison unit 303 includes a comparator 304 and a D-type flip-flop 305.
  • the comparator 304 compares the integration signal output from the integration unit 302 with a predetermined value and outputs a 1-bit digital signal as a comparison result.
  • the D-type flip-flop 305 latches the 1-bit digital signal at the start of the period P204 and the start of the period P206 and outputs a latch signal.
  • the latch signal is input to the DA switching unit 287 of the DA conversion unit 294 to switch the reference voltages V288 and V289.
  • the input switching unit 284, the DA conversion unit 294, the integration unit 302, and the comparison unit 303 constitute an AD converter 282.
  • the AD converter 282 converts the charges output from the sense electrodes 234 and 235 of the sensor element 230 by ⁇ conversion into a 1-bit digital signal and outputs it.
  • the latch circuit 306 includes D-type flip-flops 307 and 308 that latch the 1-bit digital signal output from the comparator 304 of the comparison unit 303 of the AD converter 282.
  • the D-type flip-flop 307 operates with the timing signal ⁇ 204, latches the 1-bit digital signal at the start of the period P204, and outputs a latch signal.
  • the D-type flip-flop 308 operates with the timing signal ⁇ 206, latches the 1-bit digital signal at the start of the period P206, and outputs a latch signal.
  • the difference calculation unit 309 implements a 1-bit difference calculation for calculating the difference between the latch signals output from the D-type flip-flops 307 and 308 by replacement processing.
  • the difference calculation unit 309 outputs a 1-bit difference signal having a value “0”.
  • the difference calculation unit 309 outputs a 1-bit difference signal having the value “ ⁇ 1”.
  • the difference calculation unit 309 outputs a 1-bit difference signal having a value “1”.
  • the difference calculation unit 309 When the latch signals output from the D-type flip-flops 307 and 308 have the values “1” and “1”, the difference calculation unit 309 outputs a 1-bit difference signal having the value “0”.
  • the correction calculation unit 310 realizes correction calculation of the 1-bit difference signal output from the difference calculation unit 309 based on a predetermined correction value by replacement processing. That is, for example, when the predetermined correction value is “5”, the correction calculation unit 310 converts the 1-bit difference signals having the values “0”, “1”, and “ ⁇ 1” to the values “0”, “5”, and “1”, respectively. Replaced with a multi-bit digital difference signal of -5 "and output.
  • a filter circuit 311 including a digital filter performs a filtering process for removing noise components of the digital difference signal output from the correction calculation unit 310.
  • the latch circuit 306, the difference calculation unit 309, the correction calculation unit 310, and the filter circuit 311 constitute the calculation unit 283.
  • the calculation unit 283 latches the 1-bit digital signal output from the D-type flip-flops 307 and 308 at the start of the periods P204 and P206, performs difference calculation, correction calculation, and filtering processing, and outputs a multi-bit digital signal.
  • the timing control circuit 271 includes a phase-locked loop (PLL) circuit 321, timing generation circuits 322 and 323, and an amplitude determination circuit 324.
  • PLL phase-locked loop
  • the PLL circuit 321 multiplies the frequency of the multi-bit signal output from the filter circuit 246 of the drive circuit 241, reduces the phase noise by temporal integration, and outputs a signal to the timing generation circuits 322 and 323.
  • the phase monitoring unit 326 receives a rectangular wave signal obtained by waveform shaping of the multi-bit signal output from the filter circuit 246 and a signal output from the frequency divider 326A.
  • a voltage controlled oscillator (VCO) 329 generates an oscillation signal S329 having a frequency f329.
  • the timing generation circuit 322 generates timing signals ⁇ 201 and ⁇ 202 based on the oscillation signal S329 and outputs the timing signals ⁇ 201 and ⁇ 202 to the drive circuit 241.
  • the frequency divider 326A divides the oscillation signal S329.
  • the value itself output from the drive circuit 241 which is an AD converter at the timing of the timing signal ⁇ 202 is a value corresponding to the phase shift amount between the timing signal ⁇ 202 and the center value of the sine wave signal, that is, the zero point.
  • the AD converter 261 receives a sine wave analog signal
  • the AD converter 261 samples at the timing of the timing signal ⁇ 201, converts the analog signal into a digital value corresponding to the magnitude of the input analog signal, and inputs the digital value to the phase monitoring unit 326.
  • the median value of the sine wave signal is converted to the value “0” of this digital signal.
  • the phase monitoring unit 326 outputs a digital value input at the timing of the timing signal ⁇ 202.
  • This digital value is input to the phase correction circuit 326B, corrected to a predetermined value, and then input to the DA converter 325.
  • the DA converter 325 outputs an analog value corresponding to the input digital value.
  • This analog signal is input to the voltage controlled oscillator 329 via the filter circuit 327 formed of a loop filter and the timing switching unit 328.
  • the voltage controlled oscillator 329 outputs an oscillation signal S329 having a frequency corresponding to the input analog signal, and the oscillation signal S329 is fed back as a timing signal of the AD converter 261.
  • the value itself output from the AD converter 261 at the timing of the timing signal ⁇ 202 is a value corresponding to the phase shift amount between the timing signal ⁇ 202 and the center value of the sine wave signal, that is, the zero point. That is, the value output from the AD converter 261 is the same as the value output from the phase comparator in the general PLL circuit 321.
  • FIG. 3 shows an analog signal S326 input to the phase monitoring unit 326 and an analog signal S325 output from the DA converter 325.
  • the DA converter 325 outputs an analog signal in a direction in which the frequency output from the voltage controlled oscillator 329 decreases.
  • the DA converter 325 outputs the analog signal S325 in the direction in which the frequency output from the voltage controlled oscillator 329 increases.
  • the PLL circuit 321 performs loop control so that the analog signal S325 output from the DA converter 325 is constant, that is, the digital value at the timing of the timing signal ⁇ 202 is “0”. Become.
  • the sampling timing of the AD converter 261 is synchronized with the timing passing through the median value of the input analog signal, so that it can be accurately synchronized with the median value of the analog signal, that is, the zero point.
  • phase monitoring unit 326 monitors whether the input digital value exceeds a predetermined upper limit value U326 and whether it falls below a predetermined lower limit value L326.
  • the phase monitoring unit 326 changes the output value according to the timing of the timing signal ⁇ 202.
  • FIG. 4 shows the operation of the PLL circuit 321. Specifically, as shown in FIG. 4, after the timing signal ⁇ 202 is input, that is, after the start of the period P202, the digital value of the analog signal S326 is less than the upper limit value U326, and then the lower limit value. A period of time that falls below L326 and further exceeds the lower limit L326 is defined as phase 1. A period until the digital value input from the end of phase 1 exceeds the upper limit value U326 is defined as phase 2. From the end of phase 2, until the next time analog signal S326 falls below upper limit value U326, it is defined as phase 3. The phase monitoring unit 326 outputs a lower limit value L326 when the timing signal ⁇ 202 is input in the phase 1.
  • the phase monitoring unit 326 when the timing signal ⁇ 202 is input in the phase 2, the phase monitoring unit 326 outputs the digital value input at the timing of the timing signal ⁇ 202.
  • the phase monitoring unit 326 outputs an upper limit value U326 when the timing signal ⁇ 202 is input in the phase 3.
  • the digital value output from the phase monitoring unit 326 is input to the DA converter 325, and the DA converter 325 outputs an analog signal having a magnitude corresponding to the digital value.
  • the analog signal is input to a filter circuit 327 including a loop filter, and after being filtered by the filter circuit 327, is input to the voltage controlled oscillator 329 via the timing switching unit 328.
  • a frequency determined by a signal obtained by filtering an analog signal corresponding to the digital value output from the phase monitoring unit 326 is output from the voltage controlled oscillator 329. Since the phase monitoring unit 326 sets the phase determination and the upper limit value U326 and the lower limit value L326 of the output signal as described above, an analog signal within a certain range is input to the voltage controlled oscillator 329. As a result, the frequency of the signal output from the voltage controlled oscillator 329 is limited. As a result, in the operation of the entire PLL circuit 321, malfunction such as so-called double frequency lock that locks at a frequency other than the frequency obtained by multiplying the frequency of the input analog signal and the frequency division value in the frequency divider is prevented.
  • the circuit 321 can be locked at a predetermined frequency.
  • phase correction circuit 326B to which the signal output from the phase monitoring unit 326 is input is output by increasing or decreasing the input phase comparison value by a predetermined value, thereby setting the phase to be locked to the resolution of the digital value. It is possible to make fine adjustments by the minute. For example, in the phase correction circuit 326B, if a positive value is added and output, the voltage controlled oscillator 329 outputs a frequency increased by the added amount compared to the case where the positive value is not added, and as a result, the phase is changed. It will lock to an earlier point.
  • the AD converter 261 when a delay occurs by a predetermined number of clocks due to AD conversion or calculation, the AD converter 261 locks with a phase shifted by the delay.
  • the value output from the phase monitoring unit 326 is output at a timing shifted from the timing of the timing signal ⁇ 202 by the number of clocks corresponding to the delay.
  • the timing signal ⁇ 202 is synchronized with the timing passing through the median value of the input analog signal. Therefore, the timing signal ⁇ 202 can be accurately synchronized with the median value of the analog signal, that is, the zero point.
  • the signal output from the phase monitoring unit 326 is input to the filter circuit 327 formed of a loop filter via the phase correction circuit 326B.
  • the filter circuit 327 reduces the AC component of the input signal and converts the input signal to DC. Converted to a signal.
  • a signal output from the filter circuit 327 and a constant voltage value are input to the timing switching unit 328.
  • the timing switching unit 328 includes switches 330, 331, and 332 and an OR circuit 333.
  • the switch 330 is electrically connected to the constant voltage output device 334. By switching the switch 330, the output signal from the constant voltage output unit 334 is alternatively output to the voltage controlled oscillator 329 and the OR circuit 333.
  • the switch 331 is connected to the filter circuit 327.
  • the output signal from the filter circuit 327 is alternatively output to the voltage controlled oscillator 329 and the OR circuit 333. Further, the switch 332 is connected to the filter circuit 327. By turning on the switch 332, the output signal from the filter circuit 327 is output to the voltage controlled oscillator 329.
  • the OR circuit 333 outputs a high level signal as a mode signal when at least one of the switches 330 and 331 is connected.
  • the multi-bit signal output from the filter circuit 246 is input to the amplitude determination circuit 324.
  • the amplitude determination circuit 324 monitors the amplitude of the multibit signal output from the filter circuit 246. When this amplitude is 50% or more of the target amplitude, the timing switching unit 328 selects the output signal of the filter circuit 327 and outputs it to the voltage controlled oscillator 329. Then, the PLL circuit 321 becomes a closed loop, multiplies the monitor signal of the driving frequency of the vibrating body 231 as an input signal, and outputs a signal obtained by integrating and reducing the phase noise in terms of time. Therefore, a signal synchronized with the natural driving frequency of the sensor element 230 is input to the timing generation circuits 322 and 323.
  • the timing switching unit 328 selects the output signal from the constant voltage output unit 334 and sends it to the voltage controlled oscillator 329. It is switched to output. That is, a signal with a fixed frequency corresponding to a constant voltage value is output from the voltage controlled oscillator 329, and this signal is input to the timing generation circuits 322 and 323. Further, the phase monitoring unit 326 compares the output signal from the frequency divider 326A with the output signal from the filter circuit 246.
  • the output signal from the filter circuit 327 is transmitted to the voltage controlled oscillator 329 via the output switch 331.
  • the phase difference between the output signal from the frequency divider 326A and the output signal from the filter circuit 246 is 30 degrees or less
  • the output signal from the filter circuit 327 is sent to the voltage controlled oscillator via the output switch 332. 329.
  • the switch 330 and the switch 331 are connected to the OR circuit 333, and a high level signal is output from the OR circuit 333.
  • the output voltage of the timing switching unit 328 is input to the voltage controlled oscillator 329.
  • the voltage controlled oscillator 329 is a variable frequency oscillator that oscillates a frequency signal corresponding to an input voltage.
  • the oscillation signal output from the voltage controlled oscillator 329 is input to the frequency divider 326A and the timing generation circuits 322 and 323. .
  • the timing generation circuit 322 generates timing signals ⁇ 201 and ⁇ 202 based on the signal output from the PLL circuit 321 and outputs the generated timing signals to the drive circuit 241.
  • the timing generation circuit 323 divides the two periods of the monitor signal into periods P203, P204, P204, and P205.
  • the timing generation circuit 323 generates timing signals ⁇ 203, ⁇ 204, ⁇ 205, and ⁇ 206 that become high levels during the periods P203, P204, P204, and P205, respectively, and outputs them to the sense circuit 281.
  • the vibrating body 231 When a drive signal is applied to the drive electrode 232 of the sensor element 230, the vibrating body 231 resonates and charges are generated in the monitor electrode 233.
  • the electric charge generated on the monitor electrode 233 is input to the AD converter 261 in the drive circuit 241 and converted into a pulse density modulation signal.
  • This pulse density modulation signal is input to the filter circuit 246, and the filter circuit 246 extracts the resonance frequency component of the vibrator 231 from the pulse density modulation signal and outputs a multi-bit signal from which the noise component has been removed.
  • the AD converter 261 operates with timing signals ⁇ 201 and ⁇ 202 that respectively define periods P201 and P202 that are alternately repeated in synchronization with the monitor signal output from the timing control circuit 271.
  • the signal output from the monitor electrode 233 is ⁇ modulated and converted into a 1-bit digital signal.
  • FIG. 5 shows a signal C233 and timing signals ⁇ 201 and ⁇ 202 appearing on the monitor electrode 233.
  • the integration value held in the capacitor 258 in the integration unit 244 is input to the comparator 259 of the comparison unit 245, and the comparator 259 outputs a 1-bit digital signal.
  • the 1-bit digital signal output from the comparator 259 is latched in the D-type flip-flop 260 at the start of the period P201, and this latched signal is input to the DA switching unit 249 of the DA conversion unit 243. Further, the SWs 254 and 255 in the DA output unit 252 are turned on, and the electric charge held in the capacitor 253 is discharged.
  • the reference voltages V250 and V251 are switched according to the signal input to the DA switching unit 249 and alternatively input to the capacitor 253.
  • the DA conversion unit 243 outputs charges according to the input reference voltage.
  • the input switching unit 242 is turned on, and charges generated from the monitor electrode 233 of the sensor element 230 are input.
  • the SW 256 in the integration unit 244 is turned on, and the charges output from the input switching unit 242 and the DA conversion unit 243 are input to the integration unit 244.
  • the sum of the amount of charge Q233 and the amount of charge output from the DA conversion unit 243 shown in FIG. 5 is integrated and held in the capacitor 258 in the integration unit 244.
  • the amount of charge corresponding to the amplitude value output from the monitor electrode 233 of the sensor element 230 is ⁇ -modulated, and as shown in FIG. Will be output.
  • the charge amount output from the monitor electrode 233 in the sensor element 230 is ⁇ modulated by the AD converter 261 and output as a 1-bit digital signal at the above timing.
  • the multi-bit signal S246 shown in FIG. 5 output from the filter circuit 246 in the drive circuit 241 is input to the full-wave rectification filter circuit of the AGC circuit 247 and converted into an amplitude signal indicating the amplitude of the multi-bit signal S246.
  • the multi-bit signal is 10-bit data
  • the value “512” can be taken on the positive side and the value “512” can be taken on the negative side, so it is easy to simply take the average of the absolute values of the multi-bit signal. An amplitude signal can be obtained.
  • the amplitude signal is 50% or less of the predetermined target value, it is determined that the start mode is immediately after the angular velocity sensor 1003 is started, and the output signal of the constant voltage output unit 334 is passed through the switch 330. Input to the voltage controlled oscillator 329. At this time, the switch 330 is connected to the input terminal of the OR circuit 333, and a high-level start mode signal indicating the start mode is output from the OR circuit 333.
  • the activation mode signal indicates that the angular velocity sensor 1003 is in the activation mode in which the angular velocity cannot be normally detected immediately after the activation.
  • FIG. 6 shows a signal D201 output from the angular velocity sensor 1003.
  • the activation mode signal D204 output from the OR circuit 333 is output redundantly with the signal D202 output from the filter circuit 311 in the calculation unit 283 of the sense circuit 281. That is, as shown in FIG. 6, the signal D201 includes a signal D202 and a redundant signal D203 added to the signal D202.
  • the activation mode signal D204 corresponds to 1 bit of the redundant signal D203.
  • the angular velocity sensor 1003 is in the phase adjustment mode or the normal operation mode.
  • the phase monitoring unit 326 compares the output signal from the filter circuit 246 and the output signal from the frequency divider 326A, and adjusts the phase as the phase adjustment mode when the phase difference between the two is 30 degrees or more. . That is, an output signal from the filter circuit 327 is output to the voltage controlled oscillator 329 via the switch 331. At this time, the switch 331 is connected to the input terminal of the OR circuit 333, and the OR circuit 333 outputs a high-level phase adjustment mode signal indicating the phase adjustment mode.
  • the phase monitoring unit 326 outputs the phase adjustment mode signal from the timing switching unit 328 when the phase shift amount is outside the predetermined threshold range.
  • the phase adjustment mode signal is output while the accurate angular velocity cannot be accurately detected due to the phase shift.
  • a signal D201 output from the angular velocity sensor 1003 is input to the counterpart system.
  • This counterpart system can recognize that the angular velocity sensor 1003 is in the phase adjustment mode while the accurate angular velocity when using the constant voltage output device at the time of startup is not detected. Thereby, the accuracy of the output signal of the angular velocity sensor 1003 is improved.
  • the angular velocity sensor is in the normal operation mode, and the output signal of the filter circuit 327 is passed through the switch 332. Is input to the voltage controlled oscillator 329. At this time, the switches 330 and 331 are both off and are not connected to the input terminal of the OR circuit 333, and the OR circuit 333 outputs a low-level normal operation mode signal indicating the normal operation mode.
  • the AGC circuit 247 inputs a signal obtained by attenuating the output multi-bit signal of the filter circuit 246 to the drive circuit 248.
  • the AGC circuit 247 inputs a signal obtained by amplifying the multi-bit signal output from the filter circuit 246 to the drive circuit 248. As a result, the AGC circuit 247 adjusts the multi-bit signal so that the vibration of the vibrating body 231 has a constant amplitude.
  • the phase monitoring unit 326 outputs the normal operation mode signal from the timing switching unit 328 when the phase shift amount is within the predetermined threshold range. That is, the normal operation mode signal is output only while an accurate angular velocity can be detected. Thereby, the counterpart system to which the signal D201 output from the angular velocity sensor 1003 is input can recognize that the angular velocity sensor 1003 can accurately detect the angular velocity, and the accuracy of the output signal of the angular velocity sensor 1003 is improved.
  • the digital value output unit 262 holds two predetermined constant values.
  • the value switching unit 266 outputs one of the two constant values.
  • the multi-bit signal output from the AGC circuit 247 and the constant value output from the value switching unit 266 are input to the addition / integration calculation unit 263 of the digital ⁇ modulator 268, and are added and integrated.
  • the integration value output from the addition / calculation operation unit 263 is compared with the comparison constant value 264 and the value comparison unit 265, and the comparison result is output.
  • the comparison result is latched and output at a predetermined timing by the flip-flop 267.
  • the constant value output from the value switching unit 266 is switched by the output of the flip-flop 267.
  • the value switching unit 266 outputs the larger one of the two values output from the digital value output unit 262.
  • the value switching unit 266 outputs the smaller one of the two values output from the digital value output unit 262.
  • the comparison constant value 264 is defined as “0”, and the binary value output by the digital value output unit 262 Is preferably “511”, “ ⁇ 511” or more.
  • the ⁇ modulator 268 performs oversampling and noise-shaping the quantization noise to a high frequency, so that the signal output from the AD converter 261 includes a high-frequency noise component.
  • the vibrating body 231 of the sensor element 230 vibrates at an oversampled predetermined frequency component instead of the sampling frequency of the pulse density modulation signal.
  • the response gain of the sensor element 230 at a high frequency is high, such high frequency noise may be a problem.
  • the analog filter 269 can reduce the problematic frequency component, and can realize a highly accurate drive circuit 241 with low noise.
  • FIG. 7 shows a sense signal C234 and an unnecessary signal U234 output from the sense electrode 234 of the sensor element 230, and a sense signal C235 and an unnecessary signal U235 output from the sense electrode 235.
  • Electric charges are generated in the sense electrodes 234 and 235 by the Coriolis force F, and sense signals C234 and C235 are generated. Since the sense signals C234 and C235 are generated by the Coriolis force F, they have a sine waveform whose phase is shifted by 90 degrees with respect to the signal generated at the monitor electrode 233. As shown in FIG. 7, the sense signals C234 and C235 have sine waveforms of opposite phases, and have a relationship between a positive polarity signal and a negative polarity signal.
  • the timing signals ⁇ 203, ⁇ 204, ⁇ 205, and ⁇ 206 define periods P203, P204, P205, and P206 that are sequentially and sequentially repeated in this order.
  • the AD converter 282 performs ⁇ modulation on the sense signal C234 output from the sense electrode 234 and converts it into a 1-bit digital signal in the periods P203 and P204. Further, the AD converter 282 performs ⁇ modulation on the negative polarity signal output from the sense electrode 235 and converts it into a 1-bit digital signal in the periods P205 and P206.
  • the SW 300 connected to the capacitor 298 of the integration unit 302 is turned on, the integration value held in the capacitor 298 is input to the comparator 304 of the comparison unit 303, and the comparison result is a 1-bit digital signal. Is output. Further, the SWs 292 and 293 of the DA converter 294 are turned on, and the electric charge held in the capacitor 291 is discharged.
  • the 1-bit digital signal output from the comparator 304 of the comparison unit 303 is latched in the D-type flip-flop 305 at the start of the period P204, and the latched signal is the DA switching unit of the DA conversion unit 294.
  • 287 is input.
  • the reference voltages V288 and V289 are switched in accordance with the signal input to the DA switching unit 287 and input to the capacitor 291 and the electric charge corresponding to the input reference voltage is output.
  • SW285 is turned on, and the charge generated from the sense electrode 234 is output.
  • the SW 295 of the integration unit 302 is turned on, and the charges output from the input switching unit 284 and the DA conversion unit 294 are input to the integration circuit 296.
  • the sum of the charge Q234 and the charge output from the DA converter 294 shown in FIG. 7 is integrated and held in the capacitor 298 in the integration circuit 296.
  • the charge amount corresponding to half of the amplitude value output from the sense electrode 234 of the sense electrodes 234 and 235 is ⁇ modulated by the AD converter 282.
  • the charge amount corresponding to half of the amplitude value output from the sense electrode 235 is ⁇ modulated by the AD converter 282.
  • the charge amount corresponding to half of the amplitude width of the charges output from the sense electrodes 234 and 235 is ⁇ modulated by one AD converter 282. Further, the ⁇ modulated charge amount is output as a pair of 1-bit digital signals output from the D-type flip-flops 307 and 308.
  • the electric charges output from the sense electrodes 234 and 235 of the sensor element 230 include not only a sense signal generated by Coriolis force caused by the angular velocity but also an unnecessary signal in phase with the monitor signal.
  • the operation of the angular velocity sensor 1003 in this case will be described below.
  • the sense signals C234 and C235 generated by the Coriolis force F due to the angular velocity the charge amount corresponding to half of the amplitude value is integrated by the integration circuit 296 in the periods P204 and P206.
  • Unnecessary signals U234 and U235 generated at the sense electrodes 234 and 235, respectively, are in phase with the monitor signal, and the phases are shifted by 90 degrees from the sense signals C234 and C235.
  • the charge amount in the section from the maximum value to the minimum value of the unnecessary signals U234 and U235 is based on the median value. Since it is integrated into “0”, it becomes “0”. That is, the unnecessary signal U234 and U235 are canceled by the operation of the integration unit 302 in the periods P204 and P206, and the charge amount corresponding to the amplitude of the sense signals C234 and C235 is integrated. That is, so-called synchronous detection processing is performed on each of the sense signals C234 and C235. Therefore, the AD converter 282 performs ⁇ modulation on the signal subjected to the synchronous detection process, converts it into a 1-bit digital signal, and outputs it.
  • the 1-bit digital signal output from the comparator 304 of the AD converter 282 is latched by the D-type flip-flop 307 of the latch circuit 306 at the start of the period P204. Further, the 1-bit digital signal output from the comparator 304 is latched in the D-type flip-flop 308 of the latch circuit 306 at the start of the period P206.
  • the amount of charge corresponding to half of the amplitude value excluding unnecessary signals of the signals output from the pair of sense electrodes 234 and 235 in the sensor element 230 is converted into a digital value by ⁇ modulation.
  • the pair of 1-bit digital signals latched by the pair of D-type flip-flops 307 and 308 are these digital values.
  • a pair of 1-bit digital signals output from the latch circuit 306 are input to a 1-bit difference calculation unit 309, and a difference between the pair of 1-bit digital signals is calculated to output a 1-bit difference signal.
  • the 1-bit difference signal in the period P203 is the difference between the 1-bit digital signals latched in the periods P204 and P206 in the previous synchronization.
  • This 1-bit difference signal indicates an amplitude value excluding unnecessary signals U234 and U235 shown in FIG.
  • a pair of input signals having a relationship between a positive polarity signal and a negative polarity signal output from the pair of sense electrodes 234 and 235 of the sensor element 230 are integrated by the single integration unit 302. Therefore, in the angular velocity sensor 1003, the influence on the relative error of the integration result of the pair of input signals due to the characteristics of the individual integration circuits is greatly reduced as compared with the case where the integration is performed separately by the two integration circuits.
  • the DA converter 294 is configured to use the same DA converter for the signal processing of a pair of input signals.
  • the comparison unit 303 also compares a pair of integral values using one reference voltage and one comparator, thereby greatly reducing the influence of the comparison characteristics of the comparator characteristics and reference voltage variations on the relative error. Is done.
  • the sense circuit 281 processes a pair of input signals using one integration circuit 296, one DA conversion unit 294, and one comparison unit 303. Therefore, the influence of the relative error between each of the plurality of units is greatly reduced as compared with the case where processing is performed using a plurality of integration circuits, a plurality of DA conversion units, and a plurality of comparison units.
  • the difference calculation unit 309 performs a 1-bit digital calculation that can obtain a result of performing a subtraction process according to the input signal with a very simple circuit configuration.
  • the 1-bit difference signal output from the 1-bit difference operation unit 309 is input to the correction operation unit 310, and the correction operation between the 1-bit difference signal and a predetermined correction value is performed by a replacement process.
  • This correction calculation utilizes the fact that the 1-bit difference signal is limited to the three values “0”, “1”, and “ ⁇ 1” as described above.
  • the predetermined correction value is the value “5”
  • the values “0”, “1”, and “ ⁇ 1” of the 1-bit difference signal input to the correction calculation unit are set to “0”, “5”, and “ ⁇ ”, respectively. 5 ”.
  • multiplication can be realized and signal correction can be performed.
  • Periods P201 and P202 are switching timings of the input switching unit 242, the DA switching unit 249, the SW254, the SW255, the SW256, and the D-type flip-flop 260 in the drive circuit 241.
  • the timing generation circuit 322 generates and outputs timing signals ⁇ 201 and ⁇ 202 that define the periods P201 and P202, respectively.
  • Periods P203, P204, P205, and P206 are switching timings of the input switching unit 284, the DA switching unit 287, SW292, 293, 295, 300, and 301 and the D-type flip-flop 305.
  • the timing generation circuit 323 includes the periods P203, P204, P205. Timing signals ⁇ 203, ⁇ 204, ⁇ 205, and ⁇ 206 that respectively define P206 are generated and output.
  • the angular velocity sensor 1003 does not generate jitter noise having periodicity as a phase error of detection timing, and has stable output characteristics. Therefore, the attitude control of a moving body such as an aircraft or a vehicle, a navigation system, etc. Useful for.
  • FIG. 8A is a circuit diagram of angular velocity sensor 1004 according to Embodiment 2 of the present invention.
  • the sensor element 430 includes a vibrating body 431, a drive electrode 432, a monitor electrode 433, and sense electrodes 434 and 435.
  • the drive electrode 432 has a piezoelectric body for vibrating the vibrating body 431.
  • the monitor electrode 433 includes a piezoelectric body that generates an electric charge according to the vibration state of the vibrating body 431.
  • the sense electrodes 434 and 435 include a monitor electrode 433 and a piezoelectric body that generates an electric charge according to an angular velocity applied to the sensor element 430.
  • the sense electrodes 434 and 435 generate charges having opposite polarities.
  • FIG. 8B shows the waveforms of the timing signals ⁇ 401 and ⁇ 402 of the angular velocity sensor 1003.
  • the timing signals ⁇ 401 and ⁇ 402 are signals having opposite phases to each other, and have two values of a high level and a low level.
  • the timing signal ⁇ 402 is at a high level and the timing signal ⁇ 401 is at a low level.
  • the timing signal ⁇ 402 is at a low level and the timing signal ⁇ 401 is at a high level.
  • Timing signals ⁇ 401 and ⁇ 402 alternately and continuously define periods P401 and P402.
  • the drive circuit 441 includes an input switching unit 442, a digital analog (DA) conversion unit 443, an integration unit 444, a comparison unit 445, a filter circuit 446 including a digital filter, a DA output unit 452, an automatic gain control (AGC) circuit 447, and a drive. Circuit 448.
  • the input switching unit 442 is connected to a monitor electrode 433 provided on the vibrating body 431, and is configured by an analog switch that operates with a timing signal ⁇ 402.
  • the DA switching unit 449 selectively outputs the reference voltages V450 and V451 by switching with the timing signal ⁇ 402.
  • the DA output unit 452 includes a capacitor 453, a switch (SW) 454 connected to the end 453A of the capacitor 453, and a SW 455 connected to the end 453B of the capacitor 453.
  • the reference voltage output from the DA switching unit 449 is input to the end 453A of the capacitor 453.
  • SW 454 and 455 operate in response to the timing signal ⁇ 401 to discharge the capacitor 453.
  • the DA switching unit 449 and the DA output unit 452 constitute a DA conversion unit 443.
  • the DA converter 443 discharges the electric charge of the capacitor 453 in the period P401, and further inputs / outputs electric charges according to the reference voltage output by the DA switching unit 449 in the period P402.
  • a signal output from the input switching unit 442 and a signal output from the DA conversion unit 443 are input to the SW 456 and output during the period P402.
  • the integration unit 444 receives a signal output from the SW 456 and includes an operational amplifier 457 and a capacitor 458 connected between the output terminal and the inverting output terminal of the operational amplifier 457.
  • the integrating unit 444 integrates the signal output from the SW 456 in the period P402 by the capacitor 458 and outputs an integrated signal.
  • the comparison unit 445 receives an integration signal output from the integration unit 444.
  • the comparison unit 445 includes a comparator 459 and a D-type flip-flop 460.
  • the comparator 459 compares the integration signal output from the integration unit 444 with a predetermined value and outputs a 1-bit digital signal.
  • the D-type flip-flop 460 latches the 1-bit digital signal output from the comparator 459 at the start of the period P401 and outputs a latch signal.
  • This latch signal is input to the DA switching unit 449 of the DA conversion unit 443 to switch the reference voltages V450 and V451.
  • the input switching unit 442, the DA conversion unit 443, the integration unit 444, and the comparison unit 445 constitute an analog-digital (AD) converter 461 including a ⁇ modulator.
  • the filter circuit 446 extracts the signal of the resonance frequency component of the vibrator 431 from the pulse density modulation symbol output from the AD converter 461, and outputs a multi-bit signal from which the noise component has been removed.
  • This multi-bit signal is input to an automatic gain control (AGC) circuit 447 and converted into an amplitude signal indicating the amplitude of the multi-bit signal by the half-wave rectification filter circuit of the AGC circuit 447.
  • AGC automatic gain control
  • the AGC circuit 447 attenuates the amplitude of the multi-bit signal output from the filter circuit 446 and inputs the attenuated signal to the drive circuit 448.
  • the AGC circuit 447 increases the amplitude of the multibit signal and inputs the multibit signal to the drive circuit 448. As described above, the AGC circuit 447 adjusts the amplitude of the multi-bit signal so that the vibrating body 431 vibrates with a constant amplitude.
  • the drive circuit 448 includes a digital ⁇ modulator 468 including a digital value output unit 462, an addition / integration calculation unit 463, a value comparison unit 465, and a flip-flop 467.
  • the digital value output unit 462 holds constant values of two levels of digital values and selectively outputs them.
  • the addition / integration calculation unit 463 adds and integrates the signal output from the AGC circuit 447 and the signal output from the digital value output unit 462.
  • the value comparison unit 465 compares the signal output from the addition / calculation operation unit 463 with the comparison constant value 464.
  • the value switching unit 466 switches the digital value output from the digital value output unit 462 in accordance with the output from the value comparison unit 465.
  • the flip-flop 467 latches the signal output from the value comparison unit 465 at a predetermined timing.
  • the multi-bit signal output from the AGC circuit 447 by the digital ⁇ modulator 468 is modulated into a 1-bit pulse density modulation signal and output.
  • the analog filter 469 filters out a component of a frequency unnecessary for driving the sensor element 430 out of the pulse density modulation signal, and outputs it to the sensor element 430.
  • the timing control circuit 471 generates timing signals ⁇ 401 and ⁇ 402 based on the multi-bit signal output from the filter circuit 446 of the drive circuit 441 and outputs the timing signals ⁇ 403, ⁇ 404, ⁇ 405, and ⁇ 406 to the sense circuit 481. Output to.
  • FIG. 9 shows waveforms of timing signals ⁇ 403, ⁇ 404, ⁇ 405, and ⁇ 406.
  • the timing signals ⁇ 403, ⁇ 404, ⁇ 405, and ⁇ 406 have two values, a high level and a low level.
  • the timing signal ⁇ 403 is at a high level, and the other timing signals ⁇ 404, ⁇ 405, and ⁇ 406 are at a low level.
  • the timing signal ⁇ 404 is at a high level, and the other timing signals ⁇ 403, ⁇ 405, and ⁇ 406 are at a low level.
  • the timing signal ⁇ 405 is at a high level, and the other timing signals ⁇ 403, ⁇ 404, and ⁇ 406 are at a low level.
  • the timing signal ⁇ 406 is at a high level, and the other timing signals ⁇ 403, ⁇ 404, and ⁇ 405 are at a low level.
  • the timing signals ⁇ 403, ⁇ 404, ⁇ 405, and ⁇ 406 continuously define the periods P403, P404, P405, and P406 in this order.
  • the sense circuit 481 includes an AD converter 482 including a ⁇ modulator and an arithmetic unit 483.
  • the input switching unit 484 includes an analog switch (SW) 485 that is connected to the sense electrode 434 of the sensor element 430 and operates based on the timing signal ⁇ 404, and an analog switch 486 that is connected to the sense electrode 435 and operates based on the timing signal ⁇ 406. ing.
  • the input switching unit 484 outputs the signal output from the sense electrode 434 in the period P404 and does not output it in the other periods P403, P405, and P406.
  • the input switching unit 484 outputs the signal output from the sense electrode 435 during the period P406 and does not output during the other periods P403, P404, and P405.
  • the DA switching unit 487 alternatively outputs the reference voltages V488 and V489 by switching with a predetermined signal.
  • the DA output unit 490 includes a capacitor 491, a switch (SW) 492 connected to the end 491A of the capacitor 491, and a SW 493 connected to the end 491B of the capacitor 491.
  • the SWs 492 and 493 operate with timing signals ⁇ 403 and ⁇ 405, and discharge the capacitor 491 during the periods P403 and P405.
  • a signal output from the DA switching unit 487 is input to the end 491A of the capacitor 491.
  • the DA switching unit 487 and the DA output unit 490 constitute a DA conversion unit 494.
  • the DA converter 494 discharges the capacitor 491 during periods P403 and P405, and inputs and outputs charges corresponding to the reference voltage output by the DA switching unit 487 during periods P404 and P406.
  • SW495 outputs the signal output from the input switching unit 484 and the signal output from the DA conversion unit 494 in the periods P404 and P406.
  • the output of SW495 is input to the integration circuit 496.
  • the integrating circuit 496 includes an operational amplifier 497, capacitors 498 and 499 connected between the output terminal and the inverting input terminal of the operational amplifier 497, and SWs 500 and 501 connected in series to the capacitors 498 and 499, respectively.
  • the SW 500 operates with the timing signals ⁇ 403 and ⁇ 404, and the signal input to the integrating circuit 496 is integrated into the capacitor 498 in the periods P403 and P404, and the integrated value is held.
  • the SW 501 operates with the timing signals ⁇ 405 and ⁇ 406, and the signal input to the integrating circuit 496 in the periods P405 and P406 is integrated into the capacitor 499, and the integrated value is held.
  • the SW 495 and the integration circuit 496 constitute an integration unit 502.
  • the comparison unit 503 includes a comparator 504 and a D-type flip-flop 505.
  • the comparator 504 compares the integration signal output from the integration unit 502 with a predetermined value and outputs a 1-bit digital signal as a comparison result.
  • the D-type flip-flop 505 latches the 1-bit digital signal at the start of the periods P404 and P406 and outputs a latch signal. This latch signal is input to the DA switching unit 487 of the DA conversion unit 494 to switch the reference voltages V488 and V489.
  • the input switching unit 484, the DA conversion unit 494, the integration unit 502, and the comparison unit 503 constitute an AD converter 482.
  • the AD converter 482 converts the charges output from the sense electrodes 434 and 435 of the sensor element 430 by ⁇ modulation into a 1-bit digital signal and outputs the same.
  • the latch circuit 506 includes D-type flip-flops 507 and 508 that latch the 1-bit digital signal output from the comparator 504 of the comparator 503 of the AD converter 482.
  • the D-type flip-flop 507 operates with the timing signal ⁇ 404 and latches the 1-bit digital signal at the start of the period P404.
  • the D flip-flop 508 operates with the timing signal ⁇ 406 and latches the 1-bit digital signal at the start of the period P406.
  • the difference calculation unit 509 realizes a 1-bit difference operation for calculating a difference between a pair of 1-bit digital signals latched and output by the D-type flip-flops 507 and 508 by replacement processing.
  • the difference calculation unit 509 outputs a 1-bit difference signal having a value “0”.
  • the difference calculation unit 509 outputs a 1-bit difference signal having a value “ ⁇ 1”.
  • the difference calculation unit 509 outputs a 1-bit difference signal having a value “1”.
  • the difference calculation unit 509 When the latch signals output from the D-type flip-flops 507 and 508 have values “1” and “1”, the difference calculation unit 509 outputs a 1-bit difference signal having a value “0”.
  • a filter circuit 510 including a digital filter performs a filtering process to remove a noise component of the digital difference signal output from the difference calculation unit 509.
  • the correction calculation unit 511 implements correction calculation of the 1-bit difference signal output from the difference calculation unit 509 by replacement processing. That is, for example, when the predetermined correction value is “5”, the correction calculation unit 511 converts the 1-bit difference signals having the values “0”, “1”, and “ ⁇ 1” to the values “0” and “5”, respectively. Replace with a multi-bit digital difference signal of “ ⁇ 5” and output.
  • the latch circuit 506, the difference calculation unit 509, the filter circuit 510, and the correction calculation unit 511 constitute a calculation unit 483.
  • the arithmetic unit 483 latches the 1-bit digital signal output from the D-type flip-flops 507 and 508 at the start of the periods P404 and P406, performs a difference operation, a correction operation, and a filtering process, and outputs a multi-bit digital signal. To do.
  • the timing control circuit 471 includes a PLL circuit 521, timing generation circuits 522 and 523, and an amplitude determination circuit 524.
  • the PLL circuit 521 multiplies the frequency of the multi-bit signal output from the filter circuit 446 of the drive circuit 441, reduces the phase noise by temporal integration, and outputs a signal to the timing generation circuits 522 and 523.
  • a rectangular wave signal obtained by shaping the multi-bit signal output from the filter circuit 446 and a signal output from the frequency divider 526A are input.
  • a voltage controlled oscillator (VCO) 529 generates an oscillation signal S529 having a frequency f529.
  • the timing generation circuit 522 generates timing signals ⁇ 401 and ⁇ 402 based on the oscillation signal S529, and outputs them to the drive circuit 441.
  • the frequency divider 526A divides the oscillation signal S529.
  • the value itself output from the drive circuit 441 which is an AD converter at the timing of the timing signal ⁇ 402 is a value corresponding to the phase shift amount between the timing signal ⁇ 402 and the center value of the sine wave signal, that is, the zero point.
  • the signal output from the phase monitoring unit 526 is input to the filter circuit 527 formed of a loop filter via the phase correction circuit 526B.
  • the filter circuit 527 reduces the AC component of the input signal and converts the input signal to DC. Convert to signal.
  • a signal output from the filter circuit 527 and a constant voltage value are input to the timing switching unit 528. As described above, one input terminal of the timing switching unit 528 is connected to the filter circuit 527, and the other input terminal is electrically connected to the constant voltage output device 528D.
  • the multi-bit signal output from the filter circuit 446 is input to the amplitude determination circuit 524.
  • the amplitude determination circuit 524 monitors the amplitude of the multibit signal output from the filter circuit 446. If this amplitude is greater than or equal to the target amplitude, the timing switching unit 528 selects and outputs a signal output from the filter circuit 527. On the other hand, when the amplitude is equal to or less than the target amplitude, the timing switching unit 528 selects and outputs a constant voltage value.
  • the voltage output from the timing switching unit 528 is input to the voltage controlled oscillator 529.
  • the voltage controlled oscillator 529 is a variable frequency oscillator that oscillates an oscillation signal having a frequency corresponding to an input voltage.
  • the oscillation signal S529 output from the voltage controlled oscillator 529 is input to the frequency divider 526A and the timing generation circuits 522 and 523.
  • the timing generation circuit 522 generates timing signals ⁇ 401 and ⁇ 402 based on the signal output from the PLL circuit 521 and outputs the timing signals ⁇ 401 and ⁇ 402 to the drive circuit 441.
  • the timing generation circuit 523 divides two periods of the monitor signal into periods P403, P404, P405, and P406.
  • the timing generation circuit 523 generates timing signals ⁇ 403, ⁇ 404, ⁇ 405, and ⁇ 406 that define the periods P403, P404, P405, and P406, respectively, and outputs them to the sense circuit 481.
  • the temperature sensor 531 detects the ambient temperature and outputs an analog signal corresponding to the detected temperature.
  • the AD converter 532 converts the analog signal output from the temperature sensor 531 into a digital signal.
  • the digital low-pass filter 533 removes noise components from the signal output from the AD converter 532.
  • the memory 534 stores correction data for adjusting the offset at a predetermined reference temperature.
  • the memory 534 is a ROM. Based on the signal indicating the temperature output from the digital low-pass filter 533, the temperature correction calculation unit 535 selects correction data corresponding to the temperature from the memory 534 and calculates the temperature correction value, and then the calculation unit of the sense circuit 481 The result is output to the correction calculation unit 511 at 483.
  • the temperature sensor 531, the AD converter 532, the digital low-pass filter 533, the memory 534, and the temperature correction calculation unit 535 constitute a temperature correction circuit 536.
  • the vibrating body 431 When a drive signal is applied to the drive electrode 432 of the sensor element 430, the vibrating body 431 resonates and charges are generated in the monitor electrode 433.
  • the electric charge generated on the monitor electrode 433 is input to the AD converter 461 in the drive circuit 441 and converted into a pulse density modulation signal.
  • This pulse density modulation signal is input to the filter circuit 446.
  • the filter circuit 446 extracts the resonance frequency component of the vibrating body 431 from the pulse density modulation signal and outputs a multi-bit signal from which the noise component has been removed.
  • the AD converter 461 operates with timing signals ⁇ 401 and ⁇ 402 that respectively define periods P401 and P402 that are alternately repeated in synchronization with the monitor signal output from the timing control circuit 471.
  • the signal output from the monitor electrode 433 is ⁇ modulated and converted into a 1-bit digital signal.
  • FIG. 10 shows a signal C433 and timing signals ⁇ 401 and ⁇ 402 appearing on the monitor electrode 433.
  • the integration value held in the capacitor 458 in the integration unit 444 is input to the comparator 459 of the comparison unit 445, and the comparator 459 outputs a 1-bit digital signal.
  • the 1-bit digital signal output from the comparator 459 is latched in the D-type flip-flop 460 at the start of the period P401, and the latched signal is input to the DA switching unit 449 of the DA conversion unit 443.
  • the SWs 454 and 455 of the DA output unit 452 are turned on, and the electric charge held in the capacitor 453 is discharged.
  • the reference voltages V450 and V451 are switched according to the signal input to the DA switching unit 449 and alternatively input to the capacitor 453.
  • the DA conversion unit 443 outputs charges according to the input reference voltage. Further, the input switching unit 442 is turned on, and charges generated from the monitor electrode 433 of the sensor element 430 are input. Further, the SW 456 in the integration unit 444 is turned on, and the charges output from the input switching unit 442 and the DA conversion unit 443 are input to the integration unit 444.
  • the sum of the charge Q433 shown in FIG. 10 and the charge amount output from the DA conversion unit 443 is integrated and held in the capacitor 458 in the integration unit 444.
  • the amount of charge corresponding to the amplitude value output from the monitor electrode 433 of the sensor element 430 is ⁇ modulated by the above operations in the periods P401 and P402.
  • the signal is output as a 1-bit digital signal when the timing signal ⁇ 401 rises, that is, when the period P401 starts.
  • the charge amount output from the monitor electrode 433 in the sensor element 430 is ⁇ modulated by the AD converter 461 and output as a 1-bit digital signal at the above timing.
  • the multi-bit signal S446 shown in FIG. 10 output from the filter circuit 446 in the drive circuit 441 is input to the half-wave rectification filter circuit of the AGC circuit 447 and converted into an amplitude signal indicating the amplitude of the multi-bit signal S446.
  • the AGC circuit 447 attenuates the multi-bit signal output from the filter circuit 446 and inputs the attenuated signal to the drive circuit 448.
  • the AGC circuit 447 amplifies the multi-bit signal and inputs it to the drive circuit 448.
  • the AGC circuit 447 adjusts the amplitude of the multi-bit signal so that the vibrating body 431 vibrates with a constant amplitude.
  • the digital value output unit 462 holds two predetermined constant values.
  • the value switching unit 466 outputs one of the two constant values.
  • the addition / integration calculation unit 463 of the digital ⁇ modulator 468 adds and integrates the multi-bit signal output from the AGC circuit 447 and the constant value output from the value switching unit 466 and outputs an integral value.
  • the value comparison unit 465 compares the integration value output from the addition / integration calculation unit 463 with the comparison constant value 464, and outputs a signal indicating the comparison result. Then, this signal is latched and output by the flip-flop 467 at a predetermined timing.
  • a constant value output from the value switching unit 466 is switched by a signal output from the flip-flop 467.
  • the value comparison unit 465 selects and outputs the larger one of the two values output from the digital value output unit 462. To do.
  • the value comparison unit 465 selects and outputs the smaller one of the two values output from the digital value output unit 462 when the value output from the addition / integration calculation unit 463 is greater than the comparison constant value 464. .
  • the multi-bit signal output from the AGC circuit 447 is modulated into a 1-bit pulse density modulation signal and output from the flip-flop 467.
  • the comparison constant value 464 is defined as “0”, and the binary value of the digital value output unit 462 is “ 511 ”,“ ⁇ 511 ”or more is desirable.
  • the signal output from the AD converter 451 includes a high-frequency noise component.
  • the vibrating body 431 of the sensor element 430 vibrates at a predetermined frequency component that is oversampled, not the sampling frequency of the pulse density modulation signal.
  • the response gain at high frequency of the sensor element 430 is high, such high frequency noise may cause a problem.
  • the analog filter 469 reduces the problematic frequency component. As a result, it is possible to realize a drive circuit 441 with even lower noise and higher accuracy.
  • the sensor element 430 having the mass m When the sensor element 430 having the mass m is bending-vibrated at the speed V in the driving direction D431 shown in FIG. 8A, the sensor element 430 rotates at the angular speed ⁇ around the central axis in the longitudinal direction of the vibrating body 431.
  • the Coriolis force F shown below is generated at 430.
  • FIG. 11 shows a sense signal C434 and an unnecessary signal U434 output from the sense electrode 434 of the sensor element 430, and a sense signal C435 and an unnecessary signal U435 output from the sense electrode 435.
  • Electric charges are generated at the sense electrodes 434 and 435 of the sensor element 430 by the Coriolis force F, and sense signals C434 and C435 are generated. Since the sense signals C434 and C435 are generated by the Coriolis force F, they have a sine waveform whose phase is shifted by 90 degrees with respect to the signal generated at the monitor electrode 433. As shown in FIG. 11, the sense signals C434 and C435 have sinusoidal waveforms that are opposite in phase to each other and have a relationship between a positive polarity signal and a negative polarity signal.
  • Timing signals ⁇ 403, ⁇ 404, ⁇ 405, and ⁇ 406 define periods P403, P404, P405, and P406 that are sequentially and sequentially repeated in this order.
  • the AD converter 482 performs ⁇ modulation on the sense signal C434 output from the sense electrode 434 in the sensor element 430 during the periods P403 and P404 to convert it into a 1-bit digital signal. Further, the AD converter 482 performs ⁇ modulation on the sense signal C435 in the periods P405 and P406 to convert it into a 1-bit digital signal.
  • the SW 500 connected to the capacitor 498 in the integration unit 502 is turned on, the integration value held in the capacitor 498 is input to the comparator 504 in the comparison unit 503, and the comparison result is output as a 1-bit digital signal. Is done. Further, the SWs 492 and 493 in the DA converter 494 are turned on, and the electric charge held in the capacitor 491 is discharged.
  • the 1-bit digital signal output from the comparator 504 of the comparison unit 503 is latched in the D-type flip-flop 505 at the start of the period P404, and the latched signal is the DA switching unit of the DA conversion unit 494.
  • 487 is input.
  • the reference voltages V488 and V489 are switched in accordance with the input signal and input to the capacitor 491, and the electric charge according to the input reference voltage is output.
  • the SW 485 is turned on, and the electric charge generated from the sense electrode 434 of the sensor element 430 is output.
  • the SW 495 in the integration unit 502 is turned on, and the charges output from the input switching unit 484 and the DA conversion unit 494 are input to the integration circuit 496.
  • the sum of the charge amount shown in FIG. 11 and the charge amount output from the DA converter 494 is integrated and held in the capacitor 498 in the integration circuit 496.
  • the amount of charge corresponding to half of the amplitude value output from the sense electrode 434 is ⁇ modulated by the AD converter 482.
  • the amount of charge corresponding to half of the amplitude value output from the sense electrode 435 of the sensor element 430 is ⁇ modulated by the AD converter 482.
  • the charge amount corresponding to half the amplitude width of the charges output from the sense electrodes 434 and 435 is ⁇ modulated by one AD converter 482 and output by the D flip-flops 507 and 508. It is output as a 1-bit digital signal.
  • the electric charges output from the sense electrodes 434 and 435 of the sensor element 430 are not only the same in phase with the monitor signal but also the sense signal which is generated by Coriolis force due to the angular velocity and whose phase is advanced by 90 degrees from the signal generated at the monitor electrode 433. Including unnecessary signals.
  • the operation of the angular velocity sensor 1004 in this case will be described.
  • the sense signals C434 and C435 generated by the Coriolis force F due to the angular velocity the amount of charge corresponding to half of the amplitude value is integrated by the integration circuit 496 in the periods P404 and P406.
  • Unnecessary signals U434 and U435 generated from the sense electrodes 434 and 435 are in phase with the monitor signal, and their phases are shifted by 90 degrees from the sense signals C434 and C435.
  • the unnecessary signals U434 and U435 are integrated in the periods P404 and P406, the charge amount in the section from the maximum value to the minimum value of the amplitudes of the unnecessary signals U434 and U435 is integrated with respect to the median value, and thus canceled. 0 ".
  • the unnecessary signals U434 and U435 are canceled by the operation of the integration unit 502 in the periods P404 and P406, and the charge amount corresponding to the amplitude of the sense signals C434 and C435 is integrated.
  • the AD converter 482 performs ⁇ modulation on the signal subjected to the synchronous detection processing, converts it into a 1-bit digital signal, and outputs it.
  • the angular velocity sensor 1004 does not require an analog circuit such as a normal IV conversion circuit, a phase shifter, and a synchronous detection circuit for the digital value of the synchronously detected signal. Further, the angular velocity sensor 1004 can be obtained with a circuit scale much smaller than a sensor using these analog circuits, that is, with a small size and low cost.
  • the 1-bit digital signal output from the comparator 504 in the comparator 503 of the AD converter 482 is latched in the D-type flip-flop 507 of the latch circuit 506 at the start of the period P404 defined by the timing signal ⁇ 404.
  • the 1-bit digital signal output from the comparator 504 in the comparator 503 of the AD converter 482 is latched in the D-type flip-flop 508 of the latch circuit 506 at the start of the period P406 defined by the timing signal ⁇ 406.
  • the charge amount corresponding to half the amplitude value of the signal output from the pair of sense electrodes 434 and 435 in the sensor element 430 is converted into a digital value by ⁇ modulation.
  • a pair of 1-bit digital signals latched in the pair of D-type flip-flops 507 and 508 are the converted digital values.
  • a pair of 1-bit digital signals output from the latch circuit 506 are input to a 1-bit difference calculation unit 509, and a difference between the pair of 1-bit digital signals is calculated to output a 1-bit difference signal.
  • the 1-bit difference signal in the period P403 is a difference between the 1-bit digital signals latched in the periods P404 and P406 in the previous synchronization.
  • the 1-bit difference signal indicates the amplitude value of the signal output from the pair of sense electrodes 434 and 435 shown in FIG.
  • the comparison unit 503 also compares a pair of integral values using one reference voltage and a comparator, thereby greatly reducing the influence on the relative error of the comparison result of the characteristics of the comparator and the change of the reference voltage. .
  • a pair of input signals is signal-processed by using one integration circuit 496, one DA conversion unit 494, and one comparison unit 503. Therefore, the influence of the relative error between the plurality of units is greatly reduced as compared with the case where signal processing is performed using a plurality of integration circuits, a plurality of DA conversion units, and a plurality of comparison units.
  • the output signal of the comparison unit 503 is a 1-bit signal composed of a value “1” and a value “0”, in the 1-bit difference calculation indicating the difference between the pair of input signals, the pair input to the difference calculation unit 509.
  • the comparison signal is limited to four.
  • the four combinations are a combination of values “0” and “0”, a combination of values “0” and “1”, a combination of values “1” and “0”, and a combination of values “1” and “1”. Therefore, the difference between the input signals is predetermined as “0”, “ ⁇ 1”, “1”, and “0”. Therefore, a 1-bit digital operation that can obtain a result of performing a subtraction process according to an input signal with a very simple circuit configuration is performed.
  • the 1-bit difference signal output from the 1-bit difference operation unit 509 is input to the correction operation unit 511, and the correction operation between the 1-bit difference signal and a predetermined correction value is performed by a replacement process.
  • the 1-bit differential signal is limited to three values “0”, “1”, and “ ⁇ 1”.
  • the correction calculation unit 511 performs multiplication by replacing the 1-bit difference signal to enable signal correction. For example, when the predetermined correction value is the value “5”, the correction calculation unit 511 changes the values “0”, “1”, and “ ⁇ 1” of the 1-bit difference signal to the values “0”, “5”, and “ ⁇ 5”, respectively. Multiplication is realized by the replacement process.
  • the multi-bit signal output from the filter circuit 446 is input to the amplitude determination circuit 524 in the timing control circuit 471 and the phase monitoring unit 526 as a waveform-shaped rectangular wave signal.
  • the amplitude determination circuit 524 monitors the amplitude of the multibit signal output from the filter circuit 446. When this amplitude is 50% or more of the target amplitude, the timing switching unit 528 selects a signal output from the filter circuit 527 formed of a loop filter and outputs it to the voltage controlled oscillator 529. At this time, the PLL circuit 521 becomes a closed loop, multiplies the monitor signal of the driving frequency of the vibrating body 431 as an input signal, and outputs a signal obtained by integrating and reducing the phase noise in terms of time. Therefore, a signal synchronized with the natural driving frequency of the sensor element 430 is input to the timing generation circuits 522 and 523.
  • the timing switching unit 528 switches to select a constant voltage value and output it to the voltage controlled oscillator 529.
  • an oscillation signal having a fixed frequency corresponding to the constant voltage value is output from the voltage controlled oscillator 529 and input to the timing generation circuits 522 and 523.
  • a sine wave analog signal When a sine wave analog signal is input to the AD converter 461, it is sampled at the timing of the timing signal ⁇ 401 and converted to a digital value corresponding to the magnitude of the input analog signal, and this digital value is input to the phase monitoring unit 526. Is done. For example, the median value of the sine wave signal is converted into a value “0” of the digital signal, and the sine wave signal is converted into a positive / negative digital signal. From the phase monitoring unit 526, the digital value input at the timing of the timing signal ⁇ 402 is output. This digital value is input to the phase correction circuit 526B, corrected to a predetermined value, and then input to the DA converter 525. The DA converter 525 converts the input digital value into an analog value and outputs the analog value.
  • This analog signal is input to the voltage controlled oscillator 529 through a filter circuit 527 formed of a loop filter.
  • the voltage controlled oscillator 529 outputs an oscillation signal having a frequency corresponding to the input analog signal, and the oscillation signal is fed back as a timing signal of the AD converter 461.
  • the value itself output from the AD converter 461 at the timing of the timing signal ⁇ 402 is a value corresponding to the phase shift amount between the timing signal ⁇ 402 and the center value of the sine wave signal, that is, the zero point. That is, the value output from the AD converter 461 is the same as the value output from the phase comparator in a general PLL circuit.
  • FIG. 12 shows an analog signal S526 input to the phase monitoring unit 526 and an analog signal S525 output from the DA converter 525.
  • the DA converter 525 outputs an analog signal in a direction in which the frequency output from the voltage controlled oscillator 529 decreases.
  • the digital value output from the phase monitoring unit 526 is positive, the DA converter 525 outputs an analog signal in a direction in which the frequency output from the voltage controlled oscillator 529 increases.
  • the PLL circuit 521 performs loop control so that the analog signal output from the DA converter 525 is constant, that is, the digital value at the timing of the timing signal ⁇ 402 is “0”. .
  • the sampling timing of the AD converter 461 is synchronized with the timing passing through the median value of the input analog signal, so that it can be accurately synchronized with the median value of the analog signal, that is, the zero point.
  • phase monitoring unit 526 monitors whether the input digital value exceeds a predetermined upper limit value U526 and whether it falls below a predetermined lower limit value L526.
  • the phase monitoring unit 526 changes the output value according to the timing of the timing signal ⁇ 402.
  • FIG. 13 shows the operation of the PLL circuit 521. Specifically, after the timing signal ⁇ 402 is input, that is, after the period P402 starts, the digital value of the analog signal S526 input falls below a predetermined upper limit value U526, and then falls below a predetermined lower limit value L526. Further, a period until the lower limit L526 is exceeded is defined as phase 1. A phase 2 is defined as a digital value input from the end of phase 1 until a predetermined upper limit value U526 is exceeded. From the end of phase 2 until the next time analog signal S526 falls below upper limit value U526 is defined as phase 3. As shown in FIG.
  • the phase monitoring unit 526 outputs a signal having a predetermined lower limit value L526 when the timing signal ⁇ 402 is input in the phase 1. Further, when the timing signal ⁇ 402 is input in the phase 2, the phase monitoring unit 526 outputs the digital value input at the timing of the timing signal ⁇ 402. The phase monitoring unit 526 outputs a signal having a predetermined upper limit value U526 when the timing signal ⁇ 402 is input in the phase 3. The digital value output from the phase monitoring unit 526 is input to the DA converter 525. The DA converter 525 outputs an analog signal having a magnitude corresponding to the digital value. This analog signal is input to a filter circuit 527 formed of a loop filter.
  • the filter circuit 527 filters this analog signal and inputs it to the voltage controlled oscillator 529.
  • the frequency determined by the signal obtained by filtering the analog signal corresponding to the digital value output from the phase monitoring unit 526 is output from the voltage controlled oscillator 529. Since the phase monitoring unit 526 sets the phase determination and the upper limit value U526 and the lower limit value L526 of the output signal as described above, an analog signal within a certain range is input to the voltage controlled oscillator 529. As a result, the frequency of the signal output from the voltage controlled oscillator 529 is limited.
  • the input phase comparison value is increased or decreased by a predetermined value to output the phase to be locked with the resolution of the digital value. It is possible to make fine adjustments by the minute. For example, in the phase correction circuit 526B, if a positive value is added and output, the voltage-controlled oscillator 529 outputs a frequency that is increased by the added amount compared to the case where the positive value is not added. It will lock to an earlier point.
  • the AD converter 461 when a delay is generated by a predetermined number of clocks due to AD conversion or calculation, the AD converter 461 is locked with a phase shifted by the delay.
  • the value output from the phase monitoring unit 526 is output at a timing shifted by the number of clocks corresponding to the delay from the timing of the timing signal ⁇ 402, so that the timing signal ⁇ 402 passes through the median value of the input analog signal. Synchronize with timing. Thereby, the timing signal ⁇ 402 can be accurately synchronized with the median value of the analog signal, that is, the zero point.
  • Periods P401 and P402 are switching timings of the input switching unit 442, DA switching unit 449, SW454, 455, and 456 and D-type flip-flop 460 in the drive circuit 441.
  • Timing signals ⁇ 401 and ⁇ 402 define periods P401 and P402, respectively.
  • the timing generation circuit 522 generates and outputs timing signals ⁇ 401 and ⁇ 402 based on the oscillation signal S529.
  • Timing signals ⁇ 403, ⁇ 404, ⁇ 405, and ⁇ 406 are switching timings of the input switching unit 484, DA switching unit 487, SW492, 493, 495, 500, and 501 and the D-type flip-flop 505 in the sense circuit 481.
  • Timing signals ⁇ 403, ⁇ 404, ⁇ 405, and ⁇ 406 define periods P403, P404, P405, and P406, respectively.
  • the timing generation circuit 523 generates and outputs timing signals ⁇ 403, ⁇ 404, ⁇ 405, and ⁇ 406 based on the oscillation signal S529.
  • the angular velocity sensor 1004 is placed in a thermostatic chamber, the ambient temperature is changed from ⁇ 50 ° C. to 150 ° C., and the output signal output from the calculation unit 483 in the sense circuit 481 is zero with no angular velocity added. And set the temperature as the reference temperature.
  • the signal output from the temperature sensor 531 is converted into a digital output signal by the AD converter 532, and the noise component of the signal is removed by the digital low-pass filter 533.
  • the temperature correction calculation unit 535 first adjusts the offset of the signal output from the temperature sensor 531. Thereafter, the temperature correction calculation unit 535 reads a correction value corresponding to the offset-adjusted signal from the memory 534, performs calculation processing, and then inputs the correction value to the correction calculation unit 511.
  • the correction calculation unit 511 is output from the sense circuit 481. The signal is corrected by the correction value. No offset occurs in the corrected signal.
  • FIG. 14 shows correction values.
  • FIG. 15 is a block diagram of the temperature correction calculation unit 535.
  • the correction value Y shown in FIG. 14 is expressed by the following quadratic equation with the temperature T and the constants A and B.
  • the memory 534 stores two constants A and B.
  • the temperature correction calculation unit 535 obtains a correction value Y obtained by two multiplications and one addition based on the temperature T that is a signal output from the digital low-pass filter 533. Then, the correction calculation unit 511 corrects the output signal output from the sense circuit 481 by adding the correction value Y to the signal output from the filter circuit 510. In this correction, since the signal can be corrected with two multiplications, the amount of calculation can be reduced.
  • the temperature correction circuit 536 the output of the temperature sensor 531 is AD converted to a digital value and input to the digital low-pass filter 533. Based on the signal output from the digital low-pass filter 533, the correction value Y is calculated by the temperature correction calculation unit 535, and the output signal output from the sense circuit 481 is corrected.
  • a signal indicating the temperature T varies according to the response speed of the digital low-pass filter 533 until the output follows the input of the digital low-pass filter 533.
  • a correction value based on this varying signal is added to the output signal of the sense circuit 481. Therefore, the signal output from the sense circuit 481 changes according to the response speed of the digital low-pass filter 533.
  • the digital low-pass filter 533 when the power is turned on, the digital low-pass filter 533 is operated by a clock provided separately from the normal state and having a sampling frequency 10 times that of the normal state. Therefore, the cut-off frequency of the digital low-pass filter 533 is increased 10 times, and the response speed is increased accordingly.
  • the noise signal generated in the signal output from the temperature sensor 531 during normal operation can be accurately removed, and the temperature correction calculation unit 535 can generate a correction signal based on an accurate temperature.
  • an accurate correction value can be output earlier by increasing the response speed of the digital low-pass filter 533, and the time required to output a signal when an accurate angular velocity is not applied can be shortened.
  • FIG. 16 is a block diagram of another example of the temperature correction calculation unit 535 that increases the response speed when the digital low-pass filter 533 is activated.
  • a temperature correction calculation unit 535 shown in FIG. 16 is a first-order IIR filter, and includes a delay device 540 formed of a register. When power is turned on, the delay unit 540 is normally reset and outputs an initial value. There is a delay corresponding to the response speed of the digital low-pass filter 533 until the output follows the input of the digital low-pass filter 533. Therefore, a value obtained by AD-converting the signal output from the first temperature sensor 531 through the path R535B only once at the time of power activation is obtained.
  • the obtained value is input to the delay unit 540 of the digital low-pass filter 533, and this is set as an initial value. Thereafter, the signal output from the temperature sensor 531 through the path R535A is AD-converted to obtain a value. Thereby, the output of the digital low-pass filter 533 can be converged at an early stage, and the same effect can be obtained.
  • the angular velocity sensor 1004 does not generate an offset in the corrected output signal even when the X-axis intercept of the output signal from the temperature sensor changes, and has a stable output characteristic. It is useful for attitude control of a moving body such as a navigation system and the like.
  • FIG. 17A is a circuit diagram of angular velocity sensor 1005 according to Embodiment 3 of the present invention.
  • the sensor element 630 includes a vibrating body 631, a drive electrode 632, and sense electrodes 634 and 635.
  • the drive electrode 632 has a piezoelectric body for vibrating the vibrating body 631.
  • the monitor electrode 633 includes a piezoelectric body that generates an electric charge according to the vibration state of the vibrating body 631.
  • the sense electrodes 634 and 635 have a piezoelectric body that generates an electric charge according to the angular velocity applied to the sensor element 630.
  • the sense electrodes 634 and 635 generate charges having opposite polarities.
  • FIG. 17B shows waveforms of the timing signals ⁇ 601 and ⁇ 602 of the angular velocity sensor 1005.
  • the timing signals ⁇ 601 and ⁇ 602 are opposite in phase and have two values, a high level and a low level.
  • the timing signal ⁇ 602 is at a high level and the timing signal ⁇ 601 is at a low level.
  • the timing signal ⁇ 602 is at a low level and the timing signal ⁇ 601 is at a high level.
  • Timing signals ⁇ 601 and ⁇ 602 alternately and continuously define periods P601 and P602.
  • the drive circuit 641 includes an input switching unit 642, a digital analog (DA) conversion unit 643, an integration unit 644, a comparison unit 645, a filter circuit 646 including a digital filter, a DA output unit 652, an automatic gain control (AGC) circuit 647, and a drive. Circuit 648.
  • the input switching unit 642 is connected to a monitor electrode 633 provided on the vibrating body 631 and is configured by an analog switch that operates with a timing signal ⁇ 602.
  • the DA switching unit 649 selectively outputs the reference voltages V650 and V651 by switching with the timing signal ⁇ 602.
  • the DA output unit 652 includes a capacitor 653, a switch (SW) 654 connected to the end 653A of the capacitor 653, and a SW 655 connected to the end 653B of the capacitor 653.
  • the reference voltage output from the DA switching unit 649 is input to the end 653A of the capacitor 653.
  • SWs 654 and 655 are operated by the timing signal ⁇ 601 to discharge the capacitor 653.
  • the DA switching unit 649 and the DA output unit 652 constitute a DA conversion unit 643.
  • the DA conversion unit 643 discharges the charge of the capacitor 653 in the period P601 and inputs / outputs the charge corresponding to the reference voltage output by the DA switching unit 649 in the period P602.
  • a signal output from the input switching unit 642 and a signal output from the DA conversion unit 643 are input to the SW 656, and the SW 656 outputs the signal during the period P602.
  • Integral unit 644 receives a signal output from SW656.
  • the integrating unit 644 includes an operational amplifier 657 and a capacitor 658 connected between the output terminal and the inverting input terminal of the operational amplifier 657.
  • the integration unit 644 integrates the signal input to the integration unit 644 in the period P602 by the capacitor 658 and outputs an integration signal.
  • the comparison unit 645 receives an integration signal output from the integration unit 644.
  • the comparison unit 645 includes a comparator 659 and a D-type flip-flop 660.
  • the comparator 659 compares the integration signal output from the integration unit 644 with a predetermined value and outputs a 1-bit digital signal.
  • the D-type flip-flop 660 latches the 1-bit digital signal output from the comparator 659 at the start of the period P601 and outputs a latch signal.
  • This latch signal is input to the DA switching unit 649 of the DA conversion unit 643 to switch the reference voltages V650 and V651.
  • the input switching unit 642, the DA conversion unit 643, the integration unit 644, and the comparison unit 645 constitute an analog-digital (AD) converter 661 composed of a ⁇ modulator.
  • the filter circuit 646 extracts the signal component of the resonance frequency of the vibrator 631 from the pulse density modulation symbol output from the AD converter 661, and outputs a multi-bit signal from which the noise component has been removed.
  • This multi-bit signal is input to the AGC circuit 647 and converted into an amplitude signal indicating the amplitude of the multi-bit signal by the half-wave rectification filter circuit of the AGC circuit 647.
  • the AGC circuit 647 reduces the amplitude of the multi-bit signal output from the filter circuit 646 and inputs it to the drive circuit 648.
  • the AGC circuit 647 increases the amplitude of the multi-bit signal and inputs it to the drive circuit 648.
  • the AGC circuit 647 adjusts the multi-bit signal so that the vibrating body 631 vibrates with a constant amplitude.
  • the drive circuit 648 includes a digital ⁇ modulator 668 including a digital value output unit 662, an addition / integration calculation unit 663, a value comparison unit 665, a value switching unit 666, and a flip-flop 667.
  • the digital value output unit 662 holds constant values of digital values of two levels and selectively outputs them.
  • the addition / integration calculation unit 663 adds and integrates the signal output from the AGC circuit 647 and the signal output from the digital value output unit 662.
  • the value comparison unit 665 compares the signal output from the addition / calculation operation unit 663 with the comparison constant value 664.
  • the value switching unit 666 switches the digital value output from the digital value output unit 662 in accordance with the output from the value comparison unit 665.
  • the flip-flop 667 latches the signal output from the value comparison unit 665 at a predetermined timing.
  • the multi-bit signal output from the AGC circuit 647 by the digital ⁇ modulator 668 is modulated into a 1-bit pulse density modulation signal and output.
  • the analog filter 669 filters a component of a frequency harmful to driving the sensor element 630 out of the pulse density modulation signal and outputs the filtered signal to the sensor element 630.
  • the timing control circuit 671 generates timing signals ⁇ 601 and ⁇ 602 based on the multi-bit signal output from the filter circuit 646, outputs them to the drive circuit 641, and outputs the timing signals ⁇ 603, ⁇ 604, ⁇ 605, and ⁇ 606 to the sense circuit 681.
  • FIG. 18 shows waveforms of the timing signals ⁇ 603, ⁇ 604, ⁇ 605, and ⁇ 606.
  • the timing signals ⁇ 603, ⁇ 604, ⁇ 605, and ⁇ 606 have two values, a high level and a low level.
  • the timing signal ⁇ 603 is at a high level
  • the other timing signals ⁇ 604, ⁇ 605, and ⁇ 606 are at a low level.
  • the timing signal ⁇ 604 is at a high level
  • the other timing signals ⁇ 603, ⁇ 605, and ⁇ 606 are at a low level.
  • the timing signal ⁇ 605 is at a high level, and the other timing signals ⁇ 603, ⁇ 604, and ⁇ 606 are at a low level.
  • the timing signal ⁇ 606 is at a high level, and the other timing signals ⁇ 603, ⁇ 604, and ⁇ 605 are at a low level.
  • the timing signals ⁇ 603, ⁇ 604, ⁇ 605, and ⁇ 606 continuously define the periods P603, P604, P605, and P606 in this order.
  • the sense circuit 681 includes an AD converter 682 including a ⁇ modulator and an arithmetic unit 683.
  • the input switching unit 684 includes an analog switch (SW) 685 that is connected to the sense electrode 634 of the sensor element 630 and operates according to the timing signal ⁇ 604, and an analog switch 686 that is connected to the sense electrode 635 and operates according to the timing signal ⁇ 606. ing.
  • the input switching unit 684 outputs the signal input from the sense electrode 634 in the period P604 and does not output it in the periods P603, P605, and P606.
  • the input switching unit 684 outputs a signal input from the sense electrode 635 in the period P606 and does not output it in the periods P603, P604, and P605.
  • the DA switching unit 687 selectively outputs the reference voltages V688 and V689 by switching them with a predetermined signal.
  • the DA output unit 690 includes a capacitor 691, a SW 692 connected to the end 691A of the capacitor 691, and a SW 693 connected to the end 691B of the capacitor 691.
  • the SWs 692 and 693 operate with the timing signals ⁇ 603 and ⁇ 605, and discharge the capacitor 691 during the periods P603 and P605.
  • a signal output from the DA switching unit 687 is input to the end 691 ⁇ / b> A of the capacitor 691.
  • the DA switching unit 687 and the DA output unit 690 constitute a DA conversion unit 694.
  • the DA converter 694 discharges the electric charge of the capacitor 691 in the periods P603 and P605, and inputs and outputs electric charges according to the reference voltage output by the DA switching unit 687 in the periods P604 and P606.
  • the signal output from the input switching unit 684 and the signal output from the DA conversion unit 694 are input to the SW 695 and output in periods P604 and P606.
  • a signal output from SW 695 is input to integration circuit 696.
  • the integrating circuit 696 includes an operational amplifier 697, capacitors 698 and 699 connected in parallel between the output terminal and the inverting input terminal of the operational amplifier 697, and SWs 700 and 701 connected in series to the capacitors 698 and 699, respectively. It is comprised by.
  • the SW 700 operates with the timing signals ⁇ 603 and ⁇ 604, and the signal input to the integration circuit 696 is integrated into the capacitor 698 in the periods P 603 and P 604, and the integrated value is held.
  • the SW 701 operates with the timing signals ⁇ 605 and ⁇ 606, and the signal input to the integrating circuit 696 is integrated into the capacitor 699 in the periods P605 and P606, and the integrated value is held.
  • the SW695 and the integration circuit 696 constitute an integration unit 702.
  • the comparison unit 703 includes a comparator 704 and a D-type flip-flop 705.
  • the comparator 704 compares the integration signal output from the integration unit 702 with a predetermined value and outputs a 1-bit digital signal as a comparison result.
  • the D-type flip-flop 705 latches the 1-bit digital signal at the start of the periods P604 and P606 and outputs a latch signal. This latch signal is input to the DA switching unit 687 of the DA conversion unit 694 and switches the reference voltages V688 and V689.
  • the input switching unit 684, DA conversion unit 694, integration unit 702, and comparison unit 703 constitute an AD converter 682.
  • the AD converter 682 modulates the electric charges output from the sense electrodes 634 and 635 of the sensor element 630, converts it to a 1-bit digital signal, and outputs it.
  • the latch circuit 706 includes D-type flip-flops 707 and 708 that latch the 1-bit digital signal output from the comparator 704 of the comparison unit 703 of the AD converter 682.
  • the D-type flip-flop 707 operates with the timing signal ⁇ 604 and latches the 1-bit digital signal at the start of the period P604.
  • the D-type flip-flop 708 operates with the timing signal ⁇ 606 and latches the 1-bit digital signal at the start of the period P606.
  • the difference calculation unit 709 implements a 1-bit difference operation for calculating a difference between 1-bit digital signals latched and output by the D-type flip-flops 707 and 708 by replacement processing.
  • the difference calculation unit 709 outputs a 1-bit difference signal having a value “0”.
  • the difference calculation unit 709 outputs a 1-bit difference signal having a value “ ⁇ 1”.
  • the difference calculation unit 709 outputs a 1-bit difference signal having a value “1”.
  • the difference calculation unit 709 When the latch signals output from the D-type flip-flops 707 and 708 have values “1” and “1”, the difference calculation unit 709 outputs a 1-bit difference signal having a value “0”.
  • the correction calculation unit 710 implements a correction calculation between the 1-bit difference signal output from the difference calculation unit 709 and a predetermined correction value by replacement processing. That is, for example, when the predetermined correction value is “5”, the correction calculation unit 710 converts the 1-bit difference signals having the values “0”, “1”, and “ ⁇ 1” to the values “0”, “5”, and “1”, respectively. Replace with multi-bit signal having “ ⁇ 5” and output.
  • the digital differential signal output from the correction calculation unit 710 is input to the filter circuit 711, and a filtering process for removing noise components is performed.
  • the latch circuit 706, the difference calculation unit 709, the correction calculation unit 710, and the filter circuit 711 constitute a calculation unit 683.
  • the calculation unit 683 latches the 1-bit digital signal output from the D-type flip-flops 707 and 708 at the start of the periods P604 and P606, performs difference calculation, correction calculation, and filtering processing, and outputs a multi-bit signal.
  • the timing control circuit 671 includes a PLL circuit 721, timing generation circuits 722 and 723, and an amplitude determination circuit 724.
  • the PLL circuit 721 multiplies the frequency of the multi-bit signal output from the filter circuit 646 of the drive circuit 641, reduces the phase noise by temporal integration, and outputs a signal to the timing generation circuits 722 and 723.
  • the phase monitoring unit 726 receives a rectangular wave signal obtained by waveform shaping of the multi-bit signal output from the filter circuit 646 and a signal output from the frequency divider 726A.
  • a voltage controlled oscillator (VCO) 729 generates an oscillation signal S729 having a frequency f729.
  • the timing generation circuit 722 generates timing signals ⁇ 601 and ⁇ 602 based on the oscillation signal S729 and outputs them to the drive circuit 641.
  • the frequency divider 726A divides the oscillation signal S729.
  • the value itself output from the drive circuit 641, which is an AD converter, at the timing of the timing signal ⁇ 602 is a value corresponding to the phase shift amount between the timing signal ⁇ 602 and the center value of the sine wave signal, that is, the zero point.
  • the signal output from the phase monitoring unit 726 is input to the filter circuit 727 formed of a loop filter via the phase correction circuit 726B.
  • the filter circuit 727 reduces the AC component of the input signal and converts the input signal to DC. Convert to signal.
  • the signal output from the filter circuit 727 and the constant voltage value are input to the timing switching unit 728. As described above, one input terminal of the timing switching unit 728 is connected to the filter circuit 727, and the other input terminal is electrically connected to the constant voltage output device 728D.
  • the multi-bit signal output from the filter circuit 646 is input to the amplitude determination circuit 724.
  • the amplitude determination circuit 724 monitors the amplitude of the multi-bit signal output from the filter circuit 646. If this amplitude is greater than or equal to the target amplitude, the timing switching unit 728 selects and outputs a signal output from the filter circuit 727. On the other hand, when the amplitude of the multi-bit signal output from the filter circuit 646 is less than or equal to the target amplitude, the timing switching unit 728 selects and outputs a constant voltage value.
  • the voltage output from the timing switching unit 728 is input to the voltage controlled oscillator 729.
  • the voltage controlled oscillator 729 is a variable frequency oscillator that oscillates an oscillation signal S729 having a frequency corresponding to a voltage input thereto.
  • the oscillation signal S729 output from the voltage controlled oscillator 729 is input to the frequency divider 726A and the timing generation circuits 722 and 723.
  • a signal output from the phase monitoring unit 726 of the PLL circuit 721 is input to the jitter cancellation value calculation circuit 730.
  • the signal output from the jitter cancellation value calculation circuit 730 is input to the correction calculation unit 710 of the sense circuit 681.
  • the timing generation circuit 722 generates timing signals ⁇ 601 and ⁇ 602 based on the signal output from the PLL circuit 721 and outputs the timing signals ⁇ 601 and ⁇ 602 to the drive circuit 641.
  • the timing generation circuit 723 divides the two periods of the monitor signal into periods P603, P604, P605, and P606.
  • the timing generation circuit 723 generates timing signals ⁇ 603, ⁇ 604, ⁇ 605, and ⁇ 606 that define the periods P603, P604, P605, and P606, respectively, and outputs them to the sense circuit 681.
  • Timing generation circuits 722 and 723 generate timing signals ⁇ 601, ⁇ 602, ⁇ 603, ⁇ 604, ⁇ 605, and ⁇ 606 based on the oscillation signal S729.
  • the timing generation circuits 722 and 723 operate the drive circuit 641 and the sense circuit 681 based on the timing signals ⁇ 601, ⁇ 602, ⁇ 603, ⁇ 604, ⁇ 605, and ⁇ 606.
  • the vibrating body 631 When a drive signal is applied to the drive electrode 632 of the sensor element 630, the vibrating body 631 resonates and charges are generated in the monitor electrode 633.
  • the electric charge generated in the monitor electrode 633 is input to the AD converter 661 in the drive circuit 641 and converted into a pulse density modulation signal.
  • This pulse density modulation signal is input to the filter circuit 646.
  • the filter circuit 646 extracts the resonance frequency component of the vibrator 631 from the pulse density modulation signal and outputs a multi-bit signal from which the noise component has been removed.
  • the AD converter 661 operates with timing signals ⁇ 601 and ⁇ 602 that respectively define periods P601 and P602 that are alternately repeated in synchronization with the monitor signal output from the timing control circuit 671.
  • the signal output from the monitor electrode 633 is ⁇ modulated and converted into a 1-bit digital signal.
  • FIG. 19 shows a signal C633 and timing signals ⁇ 601 and ⁇ 602 appearing on the monitor electrode 633.
  • the integration value held in the capacitor 658 in the integration unit 644 is input to the comparator 659 of the comparison unit 645, and the comparator 659 outputs a 1-bit digital signal.
  • the 1-bit digital signal output from the comparator 659 is latched in the D-type flip-flop 660 at the start of the period P601, and the latched signal is input to the DA switching unit 649 of the DA conversion unit 643. Further, the SWs 654 and 655 of the DA output unit 652 are turned on, and the electric charge held in the capacitor 653 is discharged.
  • the reference voltages V650 and V651 are switched according to the signal input to the DA switching unit 649 and alternatively input to the capacitor 653.
  • the DA conversion unit 643 outputs charges corresponding to the input reference voltage.
  • the input switching unit 642 is turned on, and charges generated from the monitor electrode 633 of the sensor element 630 are input.
  • the SW 656 in the integration unit 644 is turned on, and the charges output from the input switching unit 642 and the DA conversion unit 643 are input to the integration unit 644.
  • the sum of the charge Q633 shown in FIG. 19 and the charge output from the DA converter 643 is integrated and held in the capacitor 658 of the integrator 644.
  • an amount of charge corresponding to the amplitude value output from the monitor electrode 633 of the sensor element 630 is ⁇ -modulated, and a 1-bit digital signal is output at the rise of the timing signal ⁇ 601, that is, at the start of the period P601. Will be output.
  • the charge amount output from the monitor electrode 633 in the sensor element 630 is ⁇ modulated by the AD converter 661 and output as a 1-bit digital signal at the above timing.
  • the multi-bit signal S646 shown in FIG. 19 output from the filter circuit 646 in the drive circuit 641 is input to the half-wave rectification filter circuit of the AGC circuit 647, so that it is converted into an amplitude signal indicating the amplitude of the multi-bit signal S646. Is done.
  • the AGC circuit 647 attenuates the output multibit signal S646 of the filter circuit 646 and inputs it to the drive circuit 648 as an input.
  • the AGC circuit 647 amplifies the multi-bit signal S646 output from the filter circuit 646 and inputs the amplified signal to the drive circuit 648.
  • the AGC circuit 647 adjusts the amplitude of the multi-bit signal so that the vibrating body 631 vibrates with a constant amplitude.
  • the digital value output unit 662 holds two predetermined constant values.
  • the value switching unit 666 outputs one of the two constant values.
  • the addition / integration calculation unit 663 of the digital ⁇ modulator 668 adds and integrates the multi-bit signal output from the AGC circuit 647 and the constant value output from the value switching unit 666, and outputs an integral value.
  • the value comparison unit 665 compares the integration value output from the addition / integration calculation unit 663 with the comparison constant value 664 and outputs a signal indicating the comparison result. This signal is latched and output at a predetermined timing by the flip-flop 667.
  • the constant value output from the value switching unit 666 is switched by the output of the flip-flop 667.
  • the value comparison unit 665 selects and outputs the larger one of the two values output from the digital value output unit 662 when the value output from the addition / integration calculation unit 663 is smaller than the comparison constant value 664. To do. Further, the value comparison unit 665 selects and outputs the smaller one of the two values output from the digital value output unit 662 when the value output from the addition / integration calculation unit 663 is greater than the comparison constant value 664. . By repeating this operation, the multi-bit signal output from the AGC circuit 647 is modulated into a 1-bit pulse density modulation signal and output from the flip-flop 667.
  • the comparison constant value 664 is defined as “0”, and the binary value of the digital value output unit 662 is “ 511 ”,“ ⁇ 511 ”or more is desirable.
  • the signal output from the AD converter 651 includes a high-frequency noise component.
  • the vibrating body 631 of the sensor element 630 vibrates at a predetermined frequency component that is oversampled, not the sampling frequency of the pulse density modulation signal.
  • the response gain at high frequency of the sensor element 630 is high, such high frequency noise may be a problem.
  • the analog filter 669 reduces a problematic frequency component in the output signal of the digital ⁇ modulator 668. As a result, it is possible to realize a high-precision drive circuit 641 with lower noise.
  • the sensor element 630 having the mass m When the sensor element 630 having the mass m is bending-vibrated at the speed V in the driving direction D631 shown in FIG. 17A, the sensor element 630 rotates at the angular speed ⁇ around the central axis in the longitudinal direction of the vibrating body 631.
  • the Coriolis force F shown below is generated at 630.
  • FIG. 20 shows a sense signal C634 and an unnecessary signal U634 output from the sense electrode 634 of the sensor element 630, and a sense signal C635 and an unnecessary signal U635 output from the sense electrode 635.
  • Electric charges are generated in the sense electrodes 634 and 635 of the sensor element 630 by the Coriolis force F, and sense signals C634 and C635 are generated. Since the sense signals C634 and C635 are generated by the Coriolis force F, the phase is shifted by 90 degrees with respect to the signal generated at the monitor electrode 633.
  • the sense signals C634 and C635 have sinusoidal waveforms that are opposite to each other, and have a relationship between a positive polarity signal and a negative polarity signal.
  • Timing signals ⁇ 603, ⁇ 604, ⁇ 605, and ⁇ 606 define periods P603, P604, P605, and P606 that are sequentially and sequentially repeated in this order.
  • the AD converter 682 performs ⁇ modulation on the sense signal C634 output from the sense electrode 634 in the sensor element 630 and converts it into a 1-bit digital signal in the periods P603 and P604. Further, the AD converter 682 performs ⁇ modulation on the sense signal C635 in the periods P605 and P606 to convert it into a 1-bit digital signal.
  • the SW 700 connected to the capacitor 698 in the integration unit 702 is turned on, the integration value held in the capacitor 698 is input to the comparator 704 in the comparison unit 703, and the comparison result is converted into a 1-bit digital signal. Is output. Also, the SW 692 and 693 in the DA output unit 690 are turned on, and the electric charge held in the capacitor 691 is discharged.
  • the 1-bit digital signal output from the comparator 704 of the comparison unit 703 is latched in the D-type flip-flop 705 at the start of the period P604, and the latched signal is the DA switching unit of the DA conversion unit 694.
  • 687 is input.
  • the reference voltages V688 and V689 are switched according to the input latch signal and input to the capacitor 691, and the electric charge according to the input reference voltage is output.
  • the SW 685 is turned on, and the charge generated from the sense electrode 634 of the sensor element 630 is output.
  • the SW 695 in the integration unit 702 is turned on, and the charges output from the input switching unit 684 and the DA conversion unit 694 are input to the integration circuit 696.
  • the sum of the charge amount shown in FIG. 20 and the charge amount output from the DA converter 694 is integrated and held in the capacitor 698 in the integration circuit 696.
  • the amount of charge corresponding to half of the amplitude value output from the sense electrode 634 of the sensor element 630 is ⁇ -modulated by the AD converter 682 by the above operations in the periods P603 and P604.
  • a charge amount corresponding to half of the amplitude value output from the sense electrode 635 of the sensor element 630 is ⁇ modulated by the AD converter 682.
  • a charge amount corresponding to half the amplitude width of the charges output from the sense electrodes 634 and 635 is ⁇ modulated by one AD converter 682.
  • the ⁇ modulated charge amount is output as a pair of 1-bit digital signals output from the D-type flip-flops 707 and 708.
  • the charges output from the sense electrodes 634 and 635 of the sensor element 630 are not only in the sense signal whose phase is advanced by 90 degrees from the signal generated in the monitor electrode 633, which is generated by the Coriolis force due to the angular velocity, but also in phase with the monitor signal. Including unnecessary signals.
  • the sense signals C634 and C635 generated by the Coriolis force F due to the angular velocity the charge amount corresponding to half of the amplitude value is integrated by the integration circuit 696 in the periods P604 and P606.
  • Unnecessary signals U634 and U635 generated from the sense electrodes 634 and 635 are in phase with the monitor signal, and the phases are shifted by 90 degrees from the sense signals C634 and C635.
  • the AD converter 682 performs ⁇ modulation on the signal subjected to the synchronous detection process, converts it into a 1-bit digital signal, and outputs it.
  • the angular velocity sensor 1005 does not require an analog circuit such as a normal IV conversion circuit, a phase shifter, or a synchronous detection circuit for the digital value of the signal subjected to synchronous detection. Therefore, the angular velocity sensor 1005 can be realized with a very small circuit scale as compared with a sensor including these analog circuits, that is, with a small size and low cost.
  • the 1-bit digital signal output from the comparator 704 in the comparator 703 of the AD converter 682 is latched in the D-type flip-flop 707 of the latch circuit 706 at the start of the period P604 defined by the timing signal ⁇ 604.
  • the 1-bit digital signal output from the comparator 704 in the comparator 703 of the AD converter 682 is latched in the D-type flip-flop 708 of the latch circuit 706 at the start of the period P606 defined by the timing signal ⁇ 606.
  • the charge amount corresponding to half of the amplitude value of the signal output from the pair of sense electrodes 634 and 635 in the sensor element 630 is converted into a digital value by ⁇ modulation.
  • the pair of 1-bit digital signals latched by the pair of D-type flip-flops 707 and 708 are their digital values.
  • a pair of 1-bit digital signals output from the latch circuit 706 are input to a 1-bit difference calculation unit 709, and a difference between the pair of 1-bit digital signals is calculated to output a 1-bit difference signal.
  • the 1-bit difference signal in the period P603 is the difference between the 1-bit digital signals latched in the periods P604 and P606 in the previous synchronization.
  • This 1-bit difference signal indicates the amplitude value of the signal output from the pair of sense electrodes 634 and 635 shown in FIG.
  • the positive signal output from the pair of sense electrodes 634 and 635 in the sensor element 630 and the pair of input signals that are negative signals are integrated using the same single integration unit 702. Therefore, in the angular velocity sensor 1005, the influence on the relative error of the integration result of the pair of input signals due to the characteristics of the individual integration circuits is greatly reduced as compared with the sensor that integrates separately by the two integration circuits.
  • the DA conversion unit 694 is configured to use the same one DA conversion unit for signal processing of a pair of input signals.
  • the comparison unit 703 also compares the pair of integral values using the same reference voltage and the comparator, so that the influence on the relative error of the comparison result of the characteristics of the comparator and the reference voltage is greatly reduced.
  • a pair of input signals is signal-processed using one integration circuit 696, one DA conversion unit 694, and one comparison unit 703. Therefore, the influence of the relative error between the plurality of units is greatly reduced as compared with the case where signal processing is performed using a plurality of integration circuits, a plurality of DA conversion units, and a plurality of comparison units.
  • the 1-bit difference calculation indicating the difference between a pair of input signals is limited to four combinations in advance.
  • the four combinations are a combination of values “0” and “0”, a combination of values “0” and “0”, and a combination of values “1” and “0” input to the difference calculation unit 709. And a combination of the values “1” and “1”.
  • the difference between the combinations is predetermined as “0”, “ ⁇ 1”, “1”, and “0”. Therefore, the angular velocity sensor 1005 can perform a 1-bit digital operation that can obtain a result of performing a subtraction process according to an input signal with a very simple circuit configuration.
  • the angular velocity sensor 1005 includes a calculation circuit such as a difference calculation unit 709 and a filter circuit 711 including a digital filter. These arithmetic circuits can be configured with a very small circuit scale, that is, with a small size and at a low cost, and can realize highly accurate signal processing.
  • the 1-bit difference signal output from the 1-bit difference operation unit 709 is input to the correction operation unit 710, and the correction operation between the 1-bit difference signal and a predetermined correction value is performed by a replacement process.
  • the value of the 1-bit difference signal is limited to three values “0”, “1”, and “ ⁇ 1”.
  • a replacement process is performed, thereby realizing multiplication and signal correction. For example, when the predetermined correction value is “5”, the values “0”, “1”, and “ ⁇ 1” of the 1-bit difference signal input to the correction calculation unit are respectively “0”, “5”, and “ ⁇ 5”. And the multiplication process is realized.
  • the multi-bit signal output from the filter circuit 646 is input to the amplitude determination circuit 724 in the timing control circuit 671 and the phase monitoring unit 726 as a waveform-shaped rectangular wave signal.
  • the amplitude determination circuit 724 monitors the amplitude of the multi-bit signal output from the filter circuit 646. When this amplitude is 50% or more of the target amplitude, the timing switching unit 728 selects a signal output from the filter circuit 727 formed of a loop filter and outputs it to the voltage controlled oscillator 729. At this time, the PLL circuit 721 becomes a closed loop, multiplies the monitor signal of the driving frequency of the vibrator 631 as an input signal, and outputs a signal obtained by integrating and reducing the phase noise in terms of time. Therefore, a signal synchronized with the natural driving frequency of the sensor element 630 is input to the timing generation circuits 722 and 723.
  • the timing switching unit 728 switches to select a constant voltage value and output it to the voltage controlled oscillator 729.
  • the voltage controlled oscillator 729 outputs an oscillation signal S729 having a fixed frequency corresponding to the constant voltage value, and the oscillation signal S729 is input to the timing generation circuits 722 and 723.
  • a sine wave analog signal When a sine wave analog signal is input to the AD converter 661, it is converted into a digital value corresponding to the magnitude of the input analog signal sampled at the timing of the timing signal ⁇ 601, and this digital value is input to the phase monitoring unit 726. Is done. For example, the median value of the sine wave signal is converted into a value “0” of the digital signal, and the sine wave signal is converted into a positive / negative digital signal.
  • the phase monitoring unit 726 outputs a digital value input at the timing of the timing signal ⁇ 602. This digital value is input to the phase correction circuit 726B, corrected to a predetermined value, and then input to the DA converter 725.
  • the DA converter 725 converts the input digital value into an analog value and outputs the analog value.
  • This analog signal is input to the voltage controlled oscillator 729 through a filter circuit 727 formed of a loop filter.
  • the voltage controlled oscillator 729 outputs an oscillation signal S729 having a frequency corresponding to the input analog signal, and the oscillation signal S729 is fed back as a timing signal of the AD converter 661.
  • the value itself output from the AD converter 661 at the timing of the timing signal ⁇ 602 is a value corresponding to the phase shift amount between the timing signal ⁇ 602 and the center value of the sine wave signal, that is, the zero point. That is, the value output from the AD converter 661 is the same as the value output from the phase comparator in a general PLL circuit.
  • FIG. 21 shows an analog signal S726 input to the phase monitoring unit 726 and an analog signal S725 output from the DA converter 725.
  • the DA converter 725 outputs an analog signal in a direction in which the frequency output from the voltage controlled oscillator 729 decreases.
  • the digital value output from the phase monitoring unit 726 is positive, the DA converter 725 outputs an analog signal in a direction in which the frequency output from the voltage controlled oscillator 729 increases.
  • the loop of the PLL circuit is controlled so that the analog signal output from the DA converter 725 is constant, that is, the digital value at the timing of the timing signal ⁇ 602 becomes the value “0”. It will be.
  • the sampling timing of the AD converter 661 is synchronized with the timing passing through the median value of the input analog signal, so that it can be accurately synchronized with the median value of the analog signal, that is, the zero point.
  • phase monitoring unit 726 monitors whether the input digital value exceeds a predetermined upper limit value U726 and whether it falls below a predetermined lower limit value L726.
  • the phase monitoring unit 726 changes the output value according to the timing when the timing signal ⁇ 602 is input.
  • FIG. 22 shows the operation of the PLL circuit 721. Specifically, after the timing signal ⁇ 602 is inputted, that is, after the digital value inputted after the start of the period P602 falls below a predetermined upper limit value U726, the digital value then falls below the predetermined lower limit value L726, and further the lower limit value.
  • the period until L726 is exceeded is defined as phase 1.
  • the phase 2 is defined until the digital value input from the end of phase 1 exceeds a predetermined upper limit value U726. From the end of phase 2 until the next time analog signal S726 falls below upper limit value U726 is defined as phase 3. As shown in FIG.
  • the phase monitoring unit 726 outputs a signal having a predetermined lower limit value L726 when the timing signal ⁇ 602 is input in the phase 1.
  • the phase monitoring unit 726 outputs the digital value input at the timing of the timing signal ⁇ 602.
  • the phase monitoring unit 726 outputs a signal having a predetermined upper limit value U726 when the timing signal ⁇ 602 is input in the phase 3.
  • the digital value output from the phase monitoring unit 726 is input to the DA converter 725.
  • the DA converter 725 outputs an analog signal having a magnitude corresponding to the digital value. This analog signal is input to a filter circuit 727 formed of a loop filter, and is filtered by the filter circuit 727.
  • the filtered analog signal is input to the voltage controlled oscillator 729.
  • an oscillation signal S729 having a frequency determined by the filtered analog signal is output from the voltage controlled oscillator 729.
  • the phase monitoring unit 726 sets the phase determination and the upper limit value U726 and the lower limit value L726 of the output signal as described above, an analog signal within a certain range is input to the voltage controlled oscillator 729.
  • the frequency of the signal output from the voltage controlled oscillator 729 is limited.
  • a malfunction such as a so-called double frequency lock that locks at a frequency other than the frequency obtained by multiplying the frequency of the input analog signal by the frequency division value in the frequency divider is prevented.
  • the circuit can be locked at a predetermined frequency.
  • the input phase comparison value is increased or decreased by a predetermined value to output the phase to be locked with the resolution of the digital value. It is possible to fine-tune by the minute. For example, in the phase correction circuit 726B, if a positive value is added and output, the voltage controlled oscillator 729 outputs a frequency that is increased by the amount added compared to the case where no addition is performed, and as a result, the phase is changed. It will lock to an earlier point.
  • the phase correction circuit 726B can adjust the phases of the timing signals ⁇ 603, ⁇ 604, ⁇ 605, and ⁇ 606 generated based on the oscillation signal S729 in units of clock resolution of the oscillation signal S729.
  • Timing signals ⁇ 603, ⁇ 604, ⁇ 605, and ⁇ 606 whose phases are adjusted are supplied to the sense circuit 681 and used.
  • the AD converter 661 when a delay is generated by a predetermined number of clocks due to AD conversion or calculation, the AD converter 661 is locked with a phase shifted by the delay.
  • the phase monitoring unit 726 outputs a value at a timing shifted from the timing of the timing signal ⁇ 602 by the number of clocks corresponding to the delay.
  • Periods P601 and P602 are switching timings of the input switching unit 642, DA switching unit 649, SW654, 655, 656, and D-type flip-flop 660 in the drive circuit 641.
  • Timing signals ⁇ 601 and ⁇ 602 define periods P601 and P602, respectively.
  • the timing generation circuit 722 generates and outputs timing signals ⁇ 601 and ⁇ 602 based on the signal output from the PLL circuit 721.
  • Periods P603, P604, P605, and P606 are switching timings of the input switching unit 684, DA switching unit 687, SW692, 693, 695, 700, and 701 and the D-type flip-flop 705 in the sense circuit 681.
  • Timing signals ⁇ 603, ⁇ 604, ⁇ 605, and ⁇ 606 define periods P603, P604, P605, and P606, respectively.
  • the timing generation circuit 723 generates and outputs timing signals ⁇ 603, ⁇ 604, ⁇ 605, and ⁇ 606.
  • the phase shift ⁇ PH corresponds to a digital value output from the phase monitoring unit 726 and is detected in real time.
  • the zero point output X601 of the difference calculation unit 709 when the angular velocity is not applied to the angular velocity sensor and there is no phase shift ⁇ PH at the detection timing is obtained.
  • the zero point output X602 of the difference calculation unit 709 when the detection phase is shifted by an arbitrary fixed phase is obtained, and the difference (X602-X601) is calculated.
  • the unnecessary signal Q does not exist, the zero point outputs X601 and X602 are the same, and the difference (X602 ⁇ X601) becomes zero.
  • the value of the difference (X602 ⁇ X601) is a value proportional to the magnitude SQ of the unnecessary signal Q when the phase shift ⁇ PH is fixed, so that the magnitude SQ of the unnecessary signal Q can be obtained. Then, the phase shift ( ⁇ PH ⁇ SQ) jitter noise generated by the phase shift ⁇ PH and the unnecessary signal Q is canceled by the following method.
  • the difference (X602 ⁇ X601) in the zero point output value when the phase shift ⁇ PH output from the phase monitoring unit 726 is intentionally generated by 10 LSBs. , 1000 LSB. This means that the zero point output value is generated by 100 LSB due to the phase shift ⁇ PH per 1 LSB.
  • the jitter cancellation value calculation circuit 730 has a memory such as a ROM for storing the jitter cancellation coefficient C730.
  • the jitter cancellation value calculation circuit 730 stores the value 100 of the jitter cancellation coefficient C730.
  • the jitter cancellation value calculation circuit 730 calculates a correction value CA corresponding to jitter noise by the following formula by multiplying the jitter cancellation coefficient C730 by the value of the phase shift ⁇ PH detected in real time.
  • the calculated correction value CA is input to the correction calculation unit 710 of the sense circuit 681 and corrected by adding the correction value CA to the signal output from the difference calculation unit 709 of the sense circuit 681 in real time. It is possible to obtain an accurate signal obtained by correcting the above.
  • jitter cancellation is performed based on a difference between an output value in a state where the detection phase is shifted by an arbitrary fixed phase in a state where no angular velocity is added and a sensor output value in a state where there is no detection phase shift. Calculate the coefficient. Since it is easy to shift the phase of the PLL circuit in the digital circuit, the jitter cancellation value can be calculated easily and accurately.
  • the correction value calculated by the jitter cancellation value calculation circuit 730 is sent to the correction calculation unit 710 provided at the subsequent stage of the difference calculation unit 709 of the sense circuit 681. Therefore, it is possible to correct the drift of the signal output from the angular velocity sensor 1005 by calculating the jitter cancellation value due to the phase shift ⁇ PH in real time.
  • the angular velocity sensor 1005 does not fluctuate the output signal even when a detection phase shift occurs due to jitter of the timing signal, and has a stable output characteristic.
  • the angular velocity sensor according to the present invention has stable output characteristics, and is particularly useful for attitude control, navigation systems, and the like of moving objects such as aircraft and vehicles.

Abstract

　角速度センサは、振動体とセンス電極と駆動電極とモニタ電極とを有するセンサ素子を備える。モニタ電極は、振動体の振動に応じた信号を発生する。センス回路は、センス電極から出力される信号に基づいて、振動体に加えられた角速度を示す信号を出力する。振幅判定回路は、振動体の振動の振幅を測定する。ＰＬＬ回路は、定電圧を発生する定電圧出力器と、モニタ信号に応じた電圧と定電圧とを切替えて択一的に電圧を出力するタイミング切替部と、タイミング切替部から出力された電圧に応じた周波数を有する発振信号を出力する電圧制御発振器とを含む。振幅判定回路で測定された振幅が所定の値以下である場合には、タイミング切替部は定電圧出力器が出力する定電圧を電圧制御発振器に出力してかつ起動モード信号を出力する。この角速度センサは、安定した出力特性を有する。

Description

角速度センサ
　本発明は、航空機、車両などの移動体の姿勢制御やナビゲーションシステム等に用いられる角速度センサに関する。
　図２３は特許文献１に記載されている従来の角速度センサ５００３の回路図である。
　Ｈ字形状を有するセンサ素子２０１には、駆動電極２０２とモニタ電極２０３とセンス電極２０４とが設けられている。駆動電極２０２にはセンサ素子２０１を振動させるための信号が入力される。モニタ電極２０３は振動状態に応じた電荷を出力する。センス電極２０４は、センサ素子２０１に角速度が印加されるとコリオリ力に応じた電荷を出力する。モニタ電極２０３より出力されるモニタ信号はドライブ回路２０５に入力される。ドライブ回路２０５は、入力されたモニタ信号からセンサ素子２０１が一定振幅で振動するように調整した駆動信号を駆動電極２０２に出力する。ドライブ回路２０５より出力されるクロック信号はタイミング制御回路２０６とセンス回路２０７に供給される。タイミング制御回路２０６はＰＬＬ回路を有する。センス電極２０４より出力されるセンス信号はセンス回路２０７に入力される。センス回路２０７は、センス電極２０４より出力されるセンス信号をドライブ回路２０５より出力されるセンサ素子の駆動周波数に同期した信号で検波し、角速度に応じた角速度信号を出力する。
　従来の角速度センサ５００３について、次にその動作を説明する。
　駆動電極２０２に交流電圧が印加されるとセンサ素子２０１がＸ軸方向に駆動周波数で振動する。センサ素子２０１にＺ軸を中心とする角速度が印加されると、コリオリ力により、センサ素子２０１がＹ軸方向に検知周波数で振動する。この振動によりセンス電極２０４に発生する電荷によりセンス電極２０４から出力される信号をセンス回路により信号処理して出力することにより、角速度を検出する。
　図２４はデジタル回路で構成されたデジタルドライブ回路２０８を備えた他の従来の角速度センサ５００４のブロック図である。デジタルドライブ回路２０８はデジタル信号処理を行う。デジタルドライブ回路２０８は、発振回路２０９より出力される固定周波数のクロック信号でモニタ電極２０３より出力されるモニタ信号をサンプリングする。さらに、デジタルドライブ回路２０８は、サンプリングされた信号をデジタル信号処理して、センサ素子２０１が一定振幅で振動するように調整した駆動信号を駆動電極２０２に出力する。デジタルドライブ回路２０８より出力されるマルチビット信号は、ＰＬＬ回路を有するタイミング制御回路２０６に入力される。タイミング制御回路２０６より出力される検波タイミング信号をセンス回路２０７に入力し、センス回路２０７は検波タイミング信号により同期検波を行って角速度信号を出力する。
　デジタルドライブ回路２０８は発振回路２０９より出力される固定周波数のクロック信号で動作するので、周期性を有するジッタノイズが検波タイミング信号の位相誤差として発生する。これにより、センス回路２０７からの出力信号に周期的変動が発生し、センス回路２０７からの出力信号が変動する場合がある。
　タイミング制御回路２０６のＰＬＬ回路はマルチビット信号を逓倍し位相誤差であるジッタノイズを時間的に積分し低減して出力する。すなわちＰＬＬ回路の入力信号の位相が変化した際に出力信号の位相がどのように追従するかを表す周波数特性である入出力位相応答の周波数特性はローパスフィルタ特性を示す。
　従来の角速度センサ５００３においては、センサ素子２０１の駆動周波数で同期検波することにより、センサ素子２０１の質量バランスの不釣合いがあっても、センス電極２０４からモニタ信号と同相の不要信号が除去される。
　しかし、検波タイミング信号がジッタを有すると、そのジッタの分だけセンス回路２０７における検波動作に位相ズレが発生する。位相ズレにより、同期検波により除去すべき不要信号が位相ズレと不要信号の積の分だけ漏れて出力される。その結果、センサ出力にノイズが発生し、正確な角速度を検出できなくなる。
　図２５は特許文献２に記載されているさらに他の従来の角速度センサ５００５の回路図である。
　シリコン材料からなるセンサ素子４０１には駆動電極４０２とモニタ電極４０３とセンス電極４０４とが設けられている。駆動電極４０２にはセンサ素子４０１を振動させるための信号が入力される。モニタ電極４０３はセンサ素子４０１の振動状態に応じたモニタ信号を出力する。センス電極４０４は、センサ素子４０１に印加された角速度により発生するコリオリ力に応じたセンス信号を出力する。
　モニタ電極４０３より出力されるモニタ信号はドライブ回路４０５に入力される。ドライブ回路４０５は、入力されたモニタ信号からセンサ素子４０１が一定振幅で振動するように調整した駆動信号を駆動電極４０２に出力する。センス電極４０４より出力されるセンス信号はセンス回路４０７に入力される。センス回路４０７では、同期検波回路４０８がセンス電極４０４より出力されるセンス信号をセンサ素子４０１の駆動周波数に同期した信号で同期検波し、角速度に応じた角速度信号を出力する。メモリ４０９はＲＯＭからなる。温度センサ４１０は周囲の温度を計測する。出力調整回路４１１は、メモリ４０９に格納されたデータを基にセンス回路４０７で同期検波された出力信号を補正する。
　従来の角速度センサ５００５について、次にその動作を説明する。
　駆動電極４０２に交流電圧が印加されると、センサ素子４０１がＸ軸方向に駆動周波数で振動する。振動しているセンサ素子４０１にＺ軸を中心とする角速度が印加されると、コリオリ力によりセンサ素子４０１がＹ軸方向に検知周波数で振動する。この振動によりセンス電極４０４に容量変化が発生する。この容量変化をセンス回路４０７によりＣＶ変換して電圧として出力することにより角速度を検出する。
　図２６Ａから図２６Ｄは従来の角速度センサ５００４での電圧と、角速度センサ５００４の周囲の温度との関係を示す。図２６Ａに示すように、センス回路４０７から出力される電圧が温度の変化に対して直線的に変化する場合の出力調整回路４１１の動作を説明する。
　図２６Ｂは、温度センサ４１０から出力される電圧と温度との関係を示す。図２６Ｃは温度センサ４１０からの出力に応じてメモリ４０９から出力される電圧を示す。メモリ４０９は温度と電圧の関係を示す補正データを保管している。出力調整回路４１１は、温度に応じてメモリ４０９出力された電圧で、センス回路４０７から出力された信号を補正する。図２６Ｄは出力調整回路４１１で補正された信号を示す。出力調整回路４１１で補正された信号は温度によって変化しない。
　従来の角速度センサ５００４では、図２６Ｂに示す温度センサ４１０から出力される電圧のＸ軸での切片の変化により、図２６Ａに示す電圧と図２６Ｃに示す電圧との交点が変化するので、図２６Ｄに示す補正後の出力信号にオフセットが発生する。
特開２００２－１８８９２５号公報 特開２００７－２５５８９０号公報
　角速度センサは、振動体と、センス電極と、駆動電極と、モニタ電極と、ＰＬＬ回路と、センス回路と、振幅判定回路とを備える。センス電極は、振動体に加えられた角速度に応じて信号を発生する。駆動電極には振動体を振動させる駆動信号が入力される。モニタ電極は、振動体の振動に応じた信号を発生する。センス回路は、センス電極から出力される信号に基づいて角速度を示す信号を出力する。振幅判定回路は、振動体の振動の振幅を測定する。ＰＬＬ回路は、定電圧を発生する定電圧出力器と、モニタ信号に応じた電圧と定電圧とを切替えて択一的に電圧を出力するタイミング切替部と、タイミング切替部から出力された電圧に応じた周波数を有する発振信号を出力する電圧制御発振器とを含む。振幅判定回路で測定された振幅が所定の値以下である場合には、タイミング切替部は定電圧出力器が出力する定電圧を電圧制御発振器に出力してかつ起動モード信号を出力する。
　この角速度センサは、安定した出力特性を有する。
図１Ａは本発明の実施の形態１における角速度センサの回路図である。 図１Ｂは実施の形態１における角速度センサのタイミング信号を示す。 図２は実施の形態１における角速度センサのタイミング信号を示す。 図３は実施の形態１における角速度センサの信号を示す。 図４は実施の形態１における角速度センサの信号を示す。 図５は実施の形態１における角速度センサの信号を示す。 図６は実施の形態１における角速度センサが出力する信号を示す。 図７は実施の形態１における角速度センサの信号を示す。 図８Ａは本発明の実施の形態２における角速度センサの回路図である。 図８Ｂは実施の形態２における角速度センサのタイミング信号を示す。 図９は実施の形態２における角速度センサのタイミング信号を示す。 図１０は実施の形態２における角速度センサの信号を示す。 図１１は実施の形態２における角速度センサの信号を示す。 図１２は実施の形態２における角速度センサのＰＬＬ回路の動作を示す。 図１３は実施の形態２における角速度センサのＰＬＬ回路の動作を示す。 図１４は実施の形態２における角速度センサの補正データを示す。 図１５は実施の形態２における角速度センサの温度補正演算部のブロック図である。 図１６は実施の形態２における角速度センサの温度補正演算部の他の例のブロック図である。 図１７Ａは本発明の実施の形態３における角速度センサの回路図である。 図１７Ｂは実施の形態２における角速度センサのタイミング信号を示す。 図１８は実施の形態２における角速度センサのタイミング信号を示す。 図１９は実施の形態３における角速度センサの信号を示す。 図２０は実施の形態３における角速度センサの信号を示す。 図２１は実施の形態３における角速度センサのＰＬＬ回路の信号を示す。 図２２は実施の形態３における角速度センサのＰＬＬ回路の信号を示す。 図２３は従来の角速度センサの回路図である。 図２４は他の従来の角速度センサの回路図である。 図２５はさらに他の従来の角速度センサの回路図である。 図２６Ａは図２５に示す角速度センサの電圧を示す。 図２６Ｂは図２５に示す角速度センサの電圧を示す。 図２６Ｃは図２５に示す角速度センサの電圧を示す。 図２６Ｄは図２５に示す角速度センサの電圧を示す。
　（実施の形態１）
　図１Ａは本発明の実施の形態１における角速度センサ１００３の回路図である。
　センサ素子２３０は、振動体２３１と、駆動電極２３２と、モニタ電極２３３と、センス電極２３４、２３５とを有する。駆動電極２３２は、振動体２３１を振動させるための圧電体を有する。モニタ電極２３３は、振動体２３１の振動に応じて電荷を発生する圧電体を有する。センス電極２３４、２３５は、センサ素子２３０に印加された角速度に応じて電荷を発生する圧電体を有する。センス電極２３４、２３５は互いに逆極性の電荷を発生する。
　図１Ｂは角速度センサ１００３のタイミング信号Φ２０１、Φ２０２の波形を示す。タイミング信号Φ２０１、Φ２０２は互いに逆相の信号であり、ハイレベルとローレベルの２つの値を有する。期間Ｐ２０２ではタイミング信号Φ２０２がハイレベルでありかつタイミング信号Φ２０１がローレベルである。期間Ｐ２０１ではタイミング信号Φ２０２がローレベルでありかつタイミング信号Φ２０１がハイレベルである。タイミング信号Φ２０１、Φ２０２は期間Ｐ２０１、Ｐ２０２を交互に連続的に規定する。
　ドライブ回路２４１は入力切替部２４２と、デジタルアナログ（ＤＡ）変換部２４３、積分部２４４、比較部２４５、デジタルフィルタからなるフィルタ回路２４６、ＤＡ出力部２５２、自動利得制御（ＡＧＣ）回路２４７および駆動回路２４８とで構成されている。入力切替部２４２はモニタ電極２３３と接続され、タイミング信号Φ２０２で動作するアナログスイッチで構成されている。ＤＡ切替部２４９は、基準電圧Ｖ２５０、Ｖ２５１をタイミング信号Φ２０２により切り替えて選択的に出力する。ＤＡ出力部２５２は、コンデンサ２５３と、コンデンサ２５３の端２５３Ａに接続されたスイッチ（ＳＷ）２５４と、コンデンサ２５３の端２５３Ｂに接続されたＳＷ２５５とで構成されている。コンデンサ２５３の端２５３Ａには、ＤＡ切替部２４９が出力する基準電圧が入力される。ＳＷ２５４、２５５はタイミング信号Φ２０１で動作してコンデンサ２５３の電荷を放電する。ＤＡ切替部２４９とＤＡ出力部２５２とでＤＡ変換部２４３を構成する。ＤＡ変換部２４３は期間Ｐ２０１でコンデンサ２５３の電荷を放電し、期間Ｐ２０２でＤＡ切替部２４９が出力する基準電圧に応じた電荷を入出力する。ＳＷ２５６は入力切替部２４２とＤＡ変換部２４３の出力する信号を期間Ｐ２０２に出力し、期間Ｐ２０１には出力しない。
　積分部２４４にはＳＷ２５６が出力する信号が入力される。積分部２４４は、演算増幅器２５７と、演算増幅器２５７の出力端と反転入力端との間に接続されたコンデンサ２５８とにより構成されている。積分部２４４は期間Ｐ２０２に、ＳＷ２５６が出力する信号をコンデンサ２５８により積分して積分信号を出力する。比較部２４５は、比較器２５９と、Ｄ型フリップフロップ２６０とにより構成されている。比較器２５９は、積分部２４４が出力する積分信号と所定の値とを比較して１ビットデジタル信号を出力する。Ｄ型フリップフロップ２６０は、比較器２５９が出力する１ビットデジタル信号を期間Ｐ２０１の開始時にラッチしてラッチ信号を出力する。このラッチ信号はＤＡ変換部２４３のＤＡ切替部２４９に入力されて、基準電圧Ｖ２５０、Ｖ２５１を切り替える。入力切替部２４２、ＤＡ変換部２４３、積分部２４４および比較部２４５により、パルス密度変調信号を出力するΣΔ変調器からなるアナログデジタル（ＡＤ）変換器２６１を構成している。
　フィルタ回路２４６は、ＡＤ変換器２６１の出力するパルス密度変調信号のうちの、振動体２３１の共振周波数の成分の信号を抽出し、ノイズ成分が除去されたマルチビット信号を出力する。このマルチビット信号は自動利得制御（ＡＧＣ）回路２４７に入力され、ＡＧＣ回路２４７の半波整流フィルタ回路により、マルチビット信号の振幅を示す振幅信号に変換される。ＡＧＣ回路２４７は、マルチビット信号の振幅が大きい場合にはフィルタ回路２４６の出力するマルチビット信号の振幅を減衰させてマルチビット信号を駆動回路２４８に入力する。さらに、ＡＧＣ回路２４７は、振幅が小さい場合にはマルチビット信号の振幅を大きくしてマルチビット信号を駆動回路２４８に入力する。このように、ＡＧＣ回路２４７は、振動体２３１が一定振幅で振動するようにマルチビット信号を調整する。
　駆動回路２４８は、デジタル値出力部２６２と加積分演算部２６３と値比較部２６５と値切替部２６６とフリップフロップ２６７とにより構成されるデジタルΣΔ変調器２６８を有している。デジタル値出力部２６２は２つのレベルのデジタル値の定数値を保持しており、選択的に出力する。加積分演算部２６３は、ＡＧＣ回路２４７から出力された信号とデジタル値出力部２６２の出力する信号とを加算し積分する。値比較部２６５は、加積分演算部２６３から出力された信号を比較定数値２６４と比較する。値切替部２６６は、値比較部２６５の出力に応じてデジタル値出力部２６２の出力するデジタル値を切り替える。フリップフロップ２６７は、値比較部２６５の出力する信号を所定のタイミングでラッチする。デジタルΣΔ変調器２６８によりＡＧＣ回路２４７が出力するマルチビット信号は１ビットのパルス密度変調信号に変調されて出力される。アナログフィルタ２６９はこのパルス密度変調信号のうち、センサ素子２３０を駆動するために不要な周波数の成分をフィルタリングしてセンサ素子２３０に出力する。
　タイミング制御回路２７１はドライブ回路２４１のフィルタ回路２４６が出力するマルチビット信号に基づき、タイミング信号Φ２０１、Φ２０２を生成してドライブ回路２４１に出力し、タイミング信号Φ２０３、Φ２０４、Φ２０５、Φ２０６を生成してセンス回路２８１に出力する。
　図２はタイミング信号Φ２０３、Φ２０４、Φ２０５、Φ２０６の波形を示す。タイミング信号Φ２０３、Φ２０４、Φ２０５、Φ２０６は、ハイレベルとローレベルの２つの値を有する。期間Ｐ２０３ではタイミング信号Φ２０３がハイレベルであり他のタイミング信号Φ２０４、Φ２０５、Φ２０６がローレベルである。期間Ｐ２０４ではタイミング信号Φ２０４がハイレベルであり他のタイミング信号Φ２０３、Φ２０５、Φ２０６がローレベルである。期間Ｐ２０５ではタイミング信号Φ２０５がハイレベルであり他のタイミング信号Φ２０３、Φ２０４、Φ２０６がローレベルである。期間Ｐ２０６ではタイミング信号Φ２０６がハイレベルであり他のタイミング信号Φ２０３、Φ２０４、Φ２０５がローレベルである。タイミング信号Φ２０３、Φ２０４、Φ２０５、Φ２０６は期間Ｐ２０３、Ｐ２０４、Ｐ２０５、Ｐ２０６をこの順で連続的に規定する。
　センス回路２８１はΣΔ変調器からなるＡＤ変換器２８２および演算部２８３により構成されている。入力切替部２８４は、センサ素子２３０のセンス電極２３４、２３５にそれぞれ接続されてタイミング信号Φ２０４、Φ２０６でそれぞれ動作するアナログスイッチ（ＳＷ）２８５、２８６で構成されている。入力切替部２８４は、センス電極２３４から出力された信号を期間Ｐ２０４に出力して他の期間Ｐ２０３、Ｐ２０５、Ｐ２０６には出力しない。また、入力切替部２８４は、センス電極２３５から出力された信号を期間Ｐ２０６に出力して他の期間Ｐ２０３、Ｐ２０４、Ｐ２０５には出力しない。ＤＡ切替部２８７は、基準電圧Ｖ２８８、Ｖ２８９を所定の信号により切り替えて選択的に出力する。ＤＡ出力部２９０は、コンデンサ２９１と、コンデンサ２９１の端２９１Ａに接続されたＳＷ２９２と、コンデンサ２９１の端２９１Ｂに接続されたＳＷ２９３により構成されている。ＳＷ２９２、２９３はタイミング信号Φ２０３、Φ２０５で動作して、期間Ｐ２０３、Ｐ２０５にコンデンサ２９１の電荷を放電する。コンデンサ２９１の端２９１ＡにはＤＡ切替部２８７の出力する信号が入力される。ＤＡ切替部２８７とＤＡ出力部２９０とでＤＡ変換部２９４を構成する。ＤＡ変換部２９４は期間Ｐ２０３、Ｐ２０５でコンデンサ２９１の電荷を放電し、期間Ｐ２０４、Ｐ２０６でＤＡ切替部２８７が出力する基準電圧に応じた電荷を入出力する。
　ＳＷ２９５は入力切替部２８４の出力する信号とＤＡ変換部２９４の出力する信号を期間Ｐ２０４、Ｐ２０６で出力し、期間Ｐ２０３、Ｐ２０５には出力しない。積分回路２９６にはＳＷ２９５の出力する信号が入力される。積分回路２９６は、演算増幅器２９７と、演算増幅器２９７の出力端と反転入力端との間に接続されたコンデンサ２９８、２９９と、コンデンサ２９８、２９９にそれぞれ直列に接続されたＳＷ３００、３０１とにより構成されている。ＳＷ３００はタイミング信号Φ２０３、Φ２０４で動作し、期間Ｐ２０３、Ｐ２０４において積分回路２９６へ入力された信号がコンデンサ２９８に積分されて積分値が保持される。ＳＷ３０１はタイミング信号Φ２０５、Φ２０６で動作し、期間Ｐ２０５、Ｐ２０６において積分回路２９６へ入力された信号がコンデンサ２９９に積分されて積分値が保持される。ＳＷ２９５と積分回路２９６により積分部３０２を構成している。
　比較部３０３は、比較器３０４とＤ型フリップフロップ３０５とで構成されている。比較器３０４は、積分部３０２が出力する積分信号と所定の値とを比較して比較結果として１ビットデジタル信号を出力する。Ｄ型フリップフロップ３０５は期間Ｐ２０４の開始時と期間Ｐ２０６の開始時にこの１ビットデジタル信号をラッチしてラッチ信号を出力する。ラッチ信号はＤＡ変換部２９４のＤＡ切替部２８７に入力されて基準電圧Ｖ２８８、Ｖ２８９を切り替える。入力切替部２８４、ＤＡ変換部２９４、積分部３０２および比較部３０３によりＡＤ変換器２８２を構成している。
　ＡＤ変換器２８２は上記構成により、センサ素子２３０のセンス電極２３４、２３５より出力される電荷をΣΔ変調して１ビットデジタル信号に変換して出力する。
　ラッチ回路３０６は、ＡＤ変換器２８２の比較部３０３の比較器３０４より出力される１ビットデジタル信号をラッチするＤ型フリップフロップ３０７、３０８により構成されている。Ｄ型フリップフロップ３０７はタイミング信号Φ２０４で動作して期間Ｐ２０４の開始時に１ビットデジタル信号をラッチしてラッチ信号を出力する。Ｄ型フリップフロップ３０８はタイミング信号Φ２０６で動作して期間Ｐ２０６の開始時に１ビットデジタル信号をラッチしてラッチ信号を出力する。差分演算部３０９はＤ型フリップフロップ３０７、３０８が出力するラッチ信号の差を演算する１ビット差分演算を置換処理により実現する。すなわち、Ｄ型フリップフロップ３０７、３０８が出力するラッチ信号が値「０」「０」をそれぞれ有する場合には、差分演算部３０９は値「０」の１ビット差分信号を出力する。Ｄ型フリップフロップ３０７、３０８が出力するラッチ信号が値「０」「１」をそれぞれ有する場合には、差分演算部３０９は値「－１」の１ビット差分信号を出力する。Ｄ型フリップフロップ３０７、３０８が出力するラッチ信号が値「１」「０」をそれぞれ有する場合には、差分演算部３０９は値「１」の１ビット差分信号を出力する。Ｄ型フリップフロップ３０７、３０８が出力するラッチ信号が値「１」「１」をそれぞれ有する場合には、差分演算部３０９は値「０」の１ビット差分信号を出力する。補正演算部３１０は、所定の補正値に基づき、差分演算部３０９が出力する１ビット差分信号の補正演算を置換処理により実現する。すなわち、例えば、所定の補正値が「５」である場合には、補正演算部３１０は値「０」「１」「－１」を有する１ビット差分信号をそれぞれ値「０」「５」「－５」のマルチビットのデジタル差分信号に置き換えて出力する。デジタルフィルタからなるフィルタ回路３１１は、補正演算部３１０より出力されるデジタル差分信号のノイズ成分を除去するフィルタリング処理を行う。ラッチ回路３０６、差分演算部３０９、補正演算部３１０およびフィルタ回路３１１により演算部２８３を構成している。演算部２８３は、Ｄ型フリップフロップ３０７、３０８が出力する１ビットデジタル信号を期間Ｐ２０４、Ｐ２０６の開始時にラッチして、差分演算、補正演算、フィルタリング処理を行い、マルチビットデジタル信号を出力する。
　タイミング制御回路２７１は、フェーズロックドループ（ＰＬＬ）回路３２１と、タイミング生成回路３２２、３２３と、振幅判定回路３２４とで構成されている。
　ＰＬＬ回路３２１は、ドライブ回路２４１のフィルタ回路２４６が出力するマルチビット信号の周波数を逓倍し、位相ノイズを時間的に積分することで低減して、タイミング生成回路３２２、３２３に信号を出力する。位相監視部３２６には、フィルタ回路２４６が出力するマルチビット信号を波形整形して得られた矩形波信号と分周器３２６Ａの出力する信号とが入力される。電圧制御発振器（ＶＣＯ）３２９は周波数ｆ３２９を有する発振信号Ｓ３２９を発生する。タイミング生成回路３２２は発振信号Ｓ３２９をもとにタイミング信号Φ２０１、Φ２０２を生成してドライブ回路２４１に出力する。分周器３２６Ａは発振信号Ｓ３２９を分周する。タイミング信号Φ２０２のタイミングでの、ＡＤ変換器であるドライブ回路２４１の出力する値それ自体が、タイミング信号Φ２０２と正弦波信号の中央値つまりゼロ点との位相のずれ量に応じた値となる。ＡＤ変換器２６１は正弦波のアナログ信号を入力されると、タイミング信号Φ２０１のタイミングでサンプリングして入力されたアナログ信号の大きさに応じたデジタル値に変換して位相監視部３２６に入力する。例えば、正弦波信号の中央値はこのデジタル信号の値「０」に変換される。位相監視部３２６は、タイミング信号Φ２０２のタイミングで入力されたデジタル値を出力する。このデジタル値は位相補正回路３２６Ｂに入力されて所定の値に補正された後、ＤＡ変換器３２５に入力される。そして、ＤＡ変換器３２５は入力されたデジタル値に応じたアナログ値を出力する。このアナログ信号は、ループフィルタからなるフィルタ回路３２７とタイミング切替部３２８を介して電圧制御発振器３２９に入力される。電圧制御発振器３２９は入力されたアナログ信号に応じた周波数の発振信号Ｓ３２９を出力し、発振信号Ｓ３２９がＡＤ変換器２６１のタイミング信号としてフィードバックされる。タイミング信号Φ２０２のタイミングでのＡＤ変換器２６１の出力する値それ自体が、タイミング信号Φ２０２と正弦波信号の中央値つまりゼロ点との位相ずれ量に応じた値となる。すなわち、ＡＤ変換器２６１の出力する値は一般のＰＬＬ回路３２１における位相比較器から出力される値と同じである。
　図３は、位相監視部３２６に入力されるアナログ信号Ｓ３２６とＤＡ変換器３２５が出力するアナログ信号Ｓ３２５を示す。図３に示すように、位相監視部３２６の出力するデジタル値が負の場合には電圧制御発振器３２９の出力する周波数が減少する方向のアナログ信号をＤＡ変換器３２５が出力する。一方、位相監視部３２６の出力するデジタル値が正の場合には電圧制御発振器３２９の出力する周波数が増加する方向のアナログ信号Ｓ３２５をＤＡ変換器３２５が出力する。このように、ＰＬＬ回路３２１では、ＤＡ変換器３２５の出力するアナログ信号Ｓ３２５が一定となるように、つまりタイミング信号Φ２０２のタイミングでのデジタル値が「０」となるようにループ制御がかかることになる。これにより、ＡＤ変換器２６１のサンプリングタイミングが、入力されるアナログ信号の中央値を通るタイミングと同期するので、正確にアナログ信号の中央値つまりゼロ点と同期することが可能となるものである。
　また、位相監視部３２６は、入力されるデジタル値が、所定の上限値Ｕ３２６を上回るか否かと所定の下限値Ｌ３２６を下回るか否かを監視している。位相監視部３２６はタイミング信号Φ２０２のタイミングにより出力する値を変化させる。
　図４は、ＰＬＬ回路３２１の動作を示す。具体的には、図４に示すように、タイミング信号Φ２０２が入力されてから、すなわち期間Ｐ２０２が開始してから入力されたアナログ信号Ｓ３２６のデジタル値が上限値Ｕ３２６を下回った後に次に下限値Ｌ３２６を下回り、さらに下限値Ｌ３２６を上回るまでの期間をフェーズ１と規定する。そして、フェーズ１の終わりから入力されたデジタル値が上限値Ｕ３２６を超えるまでの期間をフェーズ２と規定する。フェーズ２の終わりから、次に、アナログ信号Ｓ３２６が上限値Ｕ３２６を下回るまでをフェーズ３と規定する。位相監視部３２６は、フェーズ１でタイミング信号Φ２０２が入力された場合には下限値Ｌ３２６を出力する。また、位相監視部３２６は、フェーズ２でタイミング信号Φ２０２が入力された場合にはタイミング信号Φ２０２のタイミングで入力されたデジタル値を出力する。また、位相監視部３２６は、フェーズ３でタイミング信号Φ２０２が入力された場合には上限値Ｕ３２６を出力する。そして、ＤＡ変換器３２５には、位相監視部３２６の出力するデジタル値が入力され、かつこのＤＡ変換器３２５は、このデジタル値に応じた大きさのアナログ信号を出力する。このアナログ信号はループフィルタからなるフィルタ回路３２７に入力され、かつこのフィルタ回路３２７でフィルタリングされた後にタイミング切替部３２８を介して電圧制御発振器３２９に入力される。このようにして、位相監視部３２６の出力するデジタル値に応じたアナログ信号をフィルタリングした信号によって決まる周波数が電圧制御発振器３２９より出力されることになる。位相監視部３２６が上記のようなフェーズの判定及び出力信号の上限値Ｕ３２６及び下限値Ｌ３２６を設定していることにより、一定範囲内のアナログ信号が電圧制御発振器３２９に入力される。その結果、電圧制御発振器３２９が出力する信号の周波数が制限される。これにより、ＰＬＬ回路３２１全体の動作において、入力されるアナログ信号の周波数と分周器における分周値を乗じた周波数以外の周波数でロックする、いわゆる倍周波数ロック等の誤動作を防止して、ＰＬＬ回路３２１を所定の周波数でロックさせることができる。
　そしてまた、位相監視部３２６の出力する信号が入力される位相補正回路３２６Ｂは、入力された位相比較値を所定の値分だけ増減させて出力することにより、ロックする位相をデジタル値の分解能の分だけ微調整することが可能となる。例えば、位相補正回路３２６Ｂにおいて、正の値を加算して出力したとすると、電圧制御発振器３２９は加算しない場合と比べて加算した分だけ増加した周波数を出力することになり、その結果として位相を早めた点にロックすることになる。
　さらに、ＡＤ変換器２６１においては、ＡＤ変換もしくは演算等により所定のクロック数だけ遅延が生じて出力される場合、その遅延分だけずれた位相でロックすることになる。しかし、位相監視部３２６の出力する値をタイミング信号Φ２０２のタイミングから遅延分のクロック数だけずれたタイミングでの値を出力する。これにより、タイミング信号Φ２０２が、入力されるアナログ信号の中央値を通るタイミングと同期する。したがって、タイミング信号Φ２０２を正確にアナログ信号の中央値つまりゼロ点と同期させることが可能となるものである。
　位相監視部３２６から出力される信号は位相補正回路３２６Ｂを介してループフィルタからなるフィルタ回路３２７に入力され、フィルタ回路３２７は入力された信号の交流成分を低減して、入力された信号を直流信号に変換される。フィルタ回路３２７の出力する信号と定電圧値とがタイミング切替部３２８に入力される。タイミング切替部３２８は、スイッチ３３０、３３１、３３２およびＯＲ回路３３３で構成されている。スイッチ３３０は定電圧出力器３３４と電気的に接続されている。スイッチ３３０を切り替えることにより、定電圧出力器３３４からの出力信号を電圧制御発振器３２９とＯＲ回路３３３とに択一的に出力する。また、スイッチ３３１はフィルタ回路３２７に接続されている。スイッチ３３１を切り替えることにより、フィルタ回路３２７からの出力信号を電圧制御発振器３２９とＯＲ回路３３３とに択一的に出力する。さらに、スイッチ３３２はフィルタ回路３２７に接続されている。スイッチ３３２をオンにすることにより、フィルタ回路３２７からの出力信号を電圧制御発振器３２９に出力する。ＯＲ回路３３３はスイッチ３３０、３３１の少なくとも一方が接続されたときに、ハイレベルの信号をモード信号として出力する。
　振幅判定回路３２４にはフィルタ回路２４６から出力されるマルチビット信号が入力される。振幅判定回路３２４はフィルタ回路２４６から出力されるマルチビット信号の振幅を監視している。この振幅が目標振幅の５０％以上である場合には、タイミング切替部３２８はフィルタ回路３２７の出力信号を選択して電圧制御発振器３２９に出力する。そして、ＰＬＬ回路３２１は閉ループとなり、振動体２３１の駆動周波数のモニタ信号を入力信号として逓倍し、位相ノイズを時間的に積分し低減した信号を出力する。したがって、センサ素子２３０の固有駆動周波数に同期した信号がタイミング生成回路３２２、３２３に入力される。一方、フィルタ回路２４６から出力されるマルチビット信号の振幅が目標振幅の５０％以下である場合には、タイミング切替部３２８は定電圧出力器３３４からの出力信号を選択して電圧制御発振器３２９に出力するように切り替えている。すなわち、電圧制御発振器３２９からは定電圧値に応じた固定周波数の信号が出力され、この信号がタイミング生成回路３２２、３２３に入力される。さらに、位相監視部３２６は、分周器３２６Ａからの出力信号と、フィルタ回路２４６からの出力信号を比較している。これらの出力信号の位相差が３０度以上有る場合には、出力スイッチ３３１を介して、フィルタ回路３２７からの出力信号を電圧制御発振器３２９に伝達する。一方、分周器３２６Ａからの出力信号と、フィルタ回路２４６からの出力信号の位相差が３０度以下で有る場合には、出力スイッチ３３２を介して、フィルタ回路３２７からの出力信号を電圧制御発振器３２９に伝達する。これとともに、スイッチ３３０、スイッチ３３１はＯＲ回路３３３に接続され、ＯＲ回路３３３からはハイレベルの信号が出力される。
　前述の如く、タイミング切替部３２８の出力電圧は電圧制御発振器３２９に入力される。電圧制御発振器３２９は入力電圧に応じた周波数信号を発振する可変周波数発振器であり、この電圧制御発振器３２９より出力される発振信号は、分周器３２６Ａと、タイミング生成回路３２２、３２３に入力される。
　タイミング生成回路３２２はＰＬＬ回路３２１から出力される信号をもとにタイミング信号Φ２０１、Φ２０２を生成してドライブ回路２４１に出力する。タイミング生成回路３２３はモニタ信号の２周期間を期間Ｐ２０３、Ｐ２０４、Ｐ２０４、Ｐ２０５に分割する。タイミング生成回路３２３は期間Ｐ２０３、Ｐ２０４、Ｐ２０４、Ｐ２０５にそれぞれハイレベルとなるタイミング信号Φ２０３、Φ２０４、Φ２０５、Φ２０６を生成してセンス回路２８１に出力するものである。
　実施の形態１における角速度センサ１００３について、次にその動作を説明する。
　センサ素子２３０の駆動電極２３２に駆動信号を加えると、振動体２３１が共振し、モニタ電極２３３に電荷が発生する。モニタ電極２３３に発生した電荷はドライブ回路２４１におけるＡＤ変換器２６１に入力され、パルス密度変調信号へと変換される。このパルス密度変調信号はフィルタ回路２４６に入力され、フィルタ回路２４６はパルス密度変調信号から振動体２３１の共振周波数の成分を抽出し、ノイズ成分を除去したマルチビット信号を出力する。
　この場合におけるＡＤ変換器２６１の動作を以下に説明する。このＡＤ変換器２６１はタイミング制御回路２７１より出力されるモニタ信号に同期して交互に繰り返される期間Ｐ２０１、Ｐ２０２をそれぞれ規定するタイミング信号Φ２０１、Φ２０２で動作する。期間Ｐ２０１ではモニタ電極２３３から出力される信号がΣΔ変調されて１ビットデジタル信号に変換される。
　期間Ｐ２０１、Ｐ２０２での角速度センサ１００３の動作を詳細に説明する。
　図５はモニタ電極２３３に現れる信号Ｃ２３３とタイミング信号Φ２０１、Φ２０２を示す。期間Ｐ２０１では、積分部２４４におけるコンデンサ２５８に保持されている積分値が比較部２４５の比較器２５９に入力され、比較器２５９は１ビットデジタル信号を出力する。比較器２５９より出力される１ビットデジタル信号が、期間Ｐ２０１の開始時にＤ型フリップフロップ２６０にラッチされ、このラッチされた信号がＤＡ変換部２４３のＤＡ切替部２４９に入力される。また、ＤＡ出力部２５２におけるＳＷ２５４、２５５がオンになって、コンデンサ２５３に保持されている電荷が放電される。
　次に、期間Ｐ２０２では、ＤＡ切替部２４９に入力された信号に応じて基準電圧Ｖ２５０、Ｖ２５１が切り替えられて択一的にコンデンサ２５３に入力される。ＤＡ変換部２４３は、入力された基準電圧に応じた電荷を出力する。また、入力切替部２４２がオンになり、センサ素子２３０のモニタ電極２３３より発生する電荷が入力される。さらに、積分部２４４におけるＳＷ２５６がオンになり、入力切替部２４２とＤＡ変換部２４３から出力される電荷が積分部２４４に入力される。これにより期間Ｐ２０２では、積分部２４４におけるコンデンサ２５８に、図５に示す電荷Ｑ２３３の量とＤＡ変換部２４３より出力される電荷の量の総和が積分されて保持されることになる。
　期間Ｐ２０１、Ｐ２０２での上記の動作によりセンサ素子２３０のモニタ電極２３３から出力される振幅値に相当する量の電荷がΣΔ変調され、図５に示すように、期間Ｐ２０１の開始時に１ビットデジタル信号として出力されることになる。
　以上の動作により、センサ素子２３０におけるモニタ電極２３３から出力される電荷量がＡＤ変換器２６１によりΣΔ変調されて１ビットデジタル信号として上記タイミングで出力されることになる。
　そしてまた、ドライブ回路２４１におけるフィルタ回路２４６より出力される図５に示すマルチビット信号Ｓ２４６がＡＧＣ回路２４７の全波整流フィルタ回路に入力され、マルチビット信号Ｓ２４６の振幅を示す振幅信号に変換される。マルチビット信号が１０ビットのデータである場合、正側に値「５１２」、負側にも値「５１２」をとることができるので、マルチビット信号の絶対値の平均をとるだけで、容易に振幅信号を得ることができる。そして、振幅信号が所定の目標値の５０％以下である場合には、角速度センサ１００３が起動した直後の起動モードであると判断して、定電圧出力器３３４の出力信号がスイッチ３３０を介して電圧制御発振器３２９に入力される。このとき、スイッチ３３０はＯＲ回路３３３の入力端子に接続されて、ＯＲ回路３３３から起動モードであることを示すハイレベルの起動モード信号が出力される。起動モード信号は、角速度センサ１００３が起動された直後で、正常に角速度を検出できない起動モードにあることを示す。
　図６は角速度センサ１００３が出力する信号Ｄ２０１を示す。ＯＲ回路３３３から出力された起動モード信号Ｄ２０４はセンス回路２８１の演算部２８３におけるフィルタ回路３１１の出力する信号Ｄ２０２に冗長させて出力されるものである。すなわち、図６に示すように、信号Ｄ２０１は、信号Ｄ２０２と、信号Ｄ２０２に付加された冗長信号Ｄ２０３よりなる。起動モード信号Ｄ２０４は冗長信号Ｄ２０３の１ビットに相当する。これにより、角速度センサ１００３の出力する信号Ｄ２０１が入力される相手側システムは、起動時の定電圧出力器使用時の正確な角速度を検出出来ていない間は、角速度センサ１００３が起動モードであることを認識できる。
　一方、振幅信号が目標値の５０％以上である場合には、角速度センサ１００３は位相調整モードあるいは通常動作モードにある。位相監視部３２６はフィルタ回路２４６からの出力信号と、分周器３２６Ａからの出力信号を比較して両者の位相差が３０度以上ある場合には、位相調整モードであるとして、位相を調整する。すなわち、フィルタ回路３２７からの出力信号は、スイッチ３３１を介して電圧制御発振器３２９に出力される。このとき、スイッチ３３１はＯＲ回路３３３の入力端子に接続され、ＯＲ回路３３３から位相調整モードであることを示すハイレベルの位相調整モード信号が出力される。
　このように、位相監視部３２６は位相ずれ量が所定の閾値範囲外である場合に、タイミング切替部３２８から位相調整モード信号を出力する。これにより、位相ずれにより、正確な角速度を正確に検出できない間は位相調整モード信号が出力される。角速度センサ１００３の出力する信号Ｄ２０１は相手側システムに入力される。この相手側システムは、起動時の定電圧出力器使用時の正確な角速度を検出できていない間は、角速度センサ１００３が位相調整モードであることを認識できる。これにより、角速度センサ１００３の出力信号の精度が向上する。
　フィルタ回路２４６からの出力信号と、分周器３２６Ａからの出力信号の位相差が３０度以下である場合には、角速度センサは通常動作モードであり、スイッチ３３２を介してフィルタ回路３２７の出力信号が電圧制御発振器３２９に入力される。このとき、スイッチ３３０、３３１は双方ともにオフでありＯＲ回路３３３の入力端子に接続されず、ＯＲ回路３３３からは、通常動作モードであることを示すローレベルの通常動作モード信号が出力される。また、振幅が大きい場合にはＡＧＣ回路２４７はフィルタ回路２４６の出力マルチビット信号を減衰させた信号を駆動回路２４８に入力する。一方、振幅が小さい場合にはＡＧＣ回路２４７はフィルタ回路２４６の出力するマルチビット信号を増幅させた信号を駆動回路２４８に入力する。これにより、ＡＧＣ回路２４７は振動体２３１の振動が一定振幅となるようにマルチビット信号を調整する。
　このように、位相監視部３２６は位相ずれ量が所定の閾値範囲内である場合に、タイミング切替部３２８から通常動作モード信号を出力する。すなわち、正確な角速度を検出できる間のみ通常動作モード信号が出力される。これにより、角速度センサ１００３の出力する信号Ｄ２０１が入力される相手側システムは、角速度センサ１００３が正確に角速度を検出できることを認識でき、角速度センサ１００３の出力信号の精度が向上する。
　デジタル値出力部２６２は２つの所定の定数値を保持する。値切替部２６６は、それら２つの定数値のうちのどちらか一方の値を出力する。デジタルΣΔ変調器２６８の加積分演算部２６３には、ＡＧＣ回路２４７から出力されるマルチビット信号と、値切替部２６６より出力される定数値が入力され、加算して積分される。加積分演算部２６３から出力される積分値は比較定数値２６４と値比較部２６５により比較されて比較結果が出力される。そして、この比較結果がフリップフロップ２６７により所定のタイミングでラッチされて出力される。このフリップフロップ２６７の出力により値切替部２６６より出力される定数値が切り替えられることになる。この時、加積分演算部２６３の出力する値が比較定数値２６４より小さい場合には、値切替部２６６はデジタル値出力部２６２から出力される２値のうちの大きい方の値を出力する。加積分演算部２６３の出力する値が比較定数値２６４より小さい場合には、値切替部２６６はデジタル値出力部２６２から出力される２値のうちの小さい方の値を出力する。この動作を繰り返すことによりフリップフロップ２６７より、ＡＧＣ回路２４７が出力するマルチビット信号が１ビットのパルス密度変調信号に変調されて出力されることになる。ここで、デジタルΣΔ変調器２６８に入力される信号が例えば、１０ビット（＝±９ビット）である場合、比較定数値２６４を「０」と規定し、デジタル値出力部２６２が出力する２値を「５１１」「－５１１」以上とすることが望ましい。
　なお、ΣΔ変調器２６８はオーバーサンプリングを行い、その量子化ノイズを高域にノイズシェーピングするので、ＡＤ変換器２６１が出力する信号は高周波のノイズ成分を含む。しかし、センサ素子２３０の応答がそのような高周波に応答できないので、センサ素子２３０の振動体２３１はパルス密度変調信号のサンプリング周波数でなく、オーバーサンプリングされた所定の周波数成分で振動することになる。また、センサ素子２３０の高周波での応答ゲインが高い場合には、このような高周波のノイズが問題になることがある。アナログフィルタ２６９はその問題となる周波数の成分を低減し、さらに低ノイズで、高精度のドライブ回路２４１を実現することができる。
　質量ｍを有するセンサ素子２３０が図１Ａに示す駆動方向Ｄ２３１に速度Ｖで屈曲振動している状態において、振動体２３１の長手方向の中心軸周りにセンサ素子２３０が角速度ωで回転すると、センサ素子２３０に以下に示すコリオリ力Ｆが発生する。
　Ｆ＝２×ｍ×Ｖ×ω
　図７はセンサ素子２３０のセンス電極２３４から出力されるセンス信号Ｃ２３４と不要信号Ｕ２３４と、センス電極２３５から出力されるセンス信号Ｃ２３５と不要信号Ｕ２３５とを示す。コリオリ力Ｆによりセンス電極２３４、２３５に、電荷が発生してセンス信号Ｃ２３４、Ｃ２３５が発生する。センス信号Ｃ２３４、Ｃ２３５はコリオリ力Ｆにより発生するので、モニタ電極２３３に発生する信号に対して位相が９０度進んでシフトしている正弦波形を有する。図７に示すように、センス信号Ｃ２３４、Ｃ２３５は互いに逆相の正弦波形を有し、正極性信号と負極性信号の関係にある。
　この場合におけるＡＤ変換器２８２の動作を以下に説明する。タイミング信号Φ２０３、Φ２０４、Φ２０５、Φ２０６は、この順で連続して順次繰り返される期間Ｐ２０３、Ｐ２０４、Ｐ２０５、Ｐ２０６を規定する。ＡＤ変換器２８２は、期間Ｐ２０３、Ｐ２０４ではセンス電極２３４から出力されるセンス信号Ｃ２３４をΣΔ変調して１ビットデジタル信号に変換する。また、ＡＤ変換器２８２は、期間Ｐ２０５、Ｐ２０６ではセンス電極２３５から出力される負極性信号をΣΔ変調して１ビットデジタル信号に変換する。
　期間Ｐ２０３、Ｐ２０４、Ｐ２０５、Ｐ２０６でのＡＤ変換器２８２の動作を詳細に説明する。
　期間Ｐ２０３では、積分部３０２のコンデンサ２９８と接続されているＳＷ３００がオンになり、コンデンサ２９８に保持されている積分値が比較部３０３の比較器３０４に入力され、比較結果が１ビットデジタル信号として出力される。また、ＤＡ変換部２９４のＳＷ２９２、２９３がオンになりコンデンサ２９１に保持されている電荷が放電される。
　次に、期間Ｐ２０４では、比較部３０３の比較器３０４から出力される１ビットデジタル信号が期間Ｐ２０４の開始時にＤ型フリップフロップ３０５にラッチされ、ラッチされた信号がＤＡ変換部２９４のＤＡ切替部２８７に入力される。ＤＡ切替部２８７に入力された信号に応じて基準電圧Ｖ２８８、Ｖ２８９が切り替えられてコンデンサ２９１に入力され、入力された基準電圧に応じた電荷が出力される。入力切替部２８４ではＳＷ２８５がオンになり、センス電極２３４より発生する電荷が出力される。積分部３０２のＳＷ２９５がオンになり、入力切替部２８４とＤＡ変換部２９４から出力される電荷が積分回路２９６に入力される。これにより、期間Ｐ２０４では、積分回路２９６におけるコンデンサ２９８に、図７に示す電荷Ｑ２３４とＤＡ変換部２９４より出力される電荷の総和が積分されて保持される。
　上記のように、期間Ｐ２０３、Ｐ２０４では、センス電極２３４、２３５のうちセンス電極２３４から出力される振幅値の半分に相当する電荷量がＡＤ変換器２８２でΣΔ変調される。
　同様に、期間Ｐ２０４に続く期間Ｐ２０５、Ｐ２０６では、センス電極２３５から出力される振幅値の半分に相当する電荷量がＡＤ変換器２８２でΣΔ変調される。
　以上の動作により、センス電極２３４、２３５から出力される電荷の振幅幅の半分に相当する電荷量が一つのＡＤ変換器２８２によりΣΔ変調される。さらにそのΣΔ変調された電荷量は、Ｄ型フリップフロップ３０７、３０８が出力する一対の１ビットデジタル信号として出力される。
　センサ素子２３０のセンス電極２３４、２３５から出力される電荷は、角速度に起因するコリオリ力で発生するセンス信号だけでなく、モニタ信号と同相の不要信号を含む。この場合の角速度センサ１００３の動作について以下に説明する。角速度によるコリオリ力Ｆで発生するセンス信号Ｃ２３４、Ｃ２３５に関して、期間Ｐ２０４、Ｐ２０６で積分回路２９６により振幅値の半分に相当する電荷量が積分される。センス電極２３４、２３５でそれぞれ発生する不要信号Ｕ２３４、Ｕ２３５はモニタ信号と同相であり、センス信号Ｃ２３４、Ｃ２３５と９０度だけ位相がシフトしている。不要信号Ｕ２３４、Ｕ２３５がセンス信号Ｃ２３４、Ｃ２３５と同様に期間Ｐ２０４、Ｐ２０６において積分回路２９６で積分されると、不要信号Ｕ２３４、Ｕ２３５の最大値から最小値までの区間の電荷量が中央値を基準に積分されるので「０」となる。つまり、期間Ｐ２０４、Ｐ２０６での積分部３０２の動作により、不要信号Ｕ２３４、Ｕ２３５がキャンセルされてセンス信号Ｃ２３４、Ｃ２３５の振幅に応じた電荷量が積分される。すなわち、いわゆる同期検波処理がセンス信号Ｃ２３４、Ｃ２３５のそれぞれに対し実施される。よって、ＡＤ変換器２８２からは同期検波処理された信号がΣΔ変調され、１ビットデジタル信号に変換されて出力される。
　次に、演算部２８３の動作を説明する。まず、ＡＤ変換器２８２の比較器３０４より出力される１ビットデジタル信号が、期間Ｐ２０４の開始時にラッチ回路３０６のＤ型フリップフロップ３０７にラッチされる。また、比較器３０４より出力される１ビットデジタル信号が、期間Ｐ２０６の開始時にラッチ回路３０６のＤ型フリップフロップ３０８にラッチされる。
　センサ素子２３０における一対のセンス電極２３４、２３５より出力された信号の不要信号を除いた振幅値の半分に相当する電荷量がそれぞれΣΔ変調によりデジタル値に変換される。一対のＤ型フリップフロップ３０７、３０８にそれぞれラッチされた一対の１ビットデジタル信号は、これらのデジタル値である。次に、ラッチ回路３０６が出力する一対の１ビットデジタル信号が１ビット差分演算部３０９に入力され、この一対の１ビットデジタル信号の差が演算されて１ビット差分信号が出力される。期間Ｐ２０３での１ビット差分信号は、一つ前の同期における期間Ｐ２０４、Ｐ２０６でラッチされた１ビットデジタル信号の差である。この１ビット差分信号は、図７に示す不要信号Ｕ２３４、Ｕ２３５を除いた振幅値を示す。以上の動作により、センサ素子２３０の一対のセンス電極２３４、２３５から出力される正極性信号と負極性信号の関係にある一対の入力信号が１つの積分部３０２で積分される。したがって、角速度センサ１００３では、２つの積分回路で別々に積分を行う場合よりも個々の積分回路の特性による一対の入力信号の積分結果の相対誤差への影響が大きく低減される。これと同様に、ＤＡ変換部２９４も一対の入力信号の信号処理に対し同じ１つのＤＡ変換部を用いる構成となっている。また、比較部３０３でも一対の積分値を１つの基準電圧と１つの比較器を用いて比較を行うことにより、比較器の特性や基準電圧の変動の比較結果の相対誤差への影響が大きく低減される。上記のように、センス回路２８１は一対の入力信号を１つの積分回路２９６と１つのＤＡ変換部２９４と１つの比較部３０３を用いて処理する。したがって、複数の積分回路と複数のＤＡ変換部と複数の比較部を用いて処理した場合と比べて複数の各部間の相対誤差の影響が大きく低減される。
　さらに、比較部３０３の出力信号が値「１」と値「０」からなる１ビット信号である場合、一対の入力信号の差を示す１ビット差分演算では、差分演算部３０９に入力される一対の比較信号が値「０」「０」の組み合わせと。値「０」「１」の組み合わせと、値「１」「０」の組み合わせと、値「１」「１」の組み合わせとの４つに限られ、差は値「０」「－１」「１」「０」と予め決まっている。したがって、差分演算部３０９は非常に簡単な回路構成で入力信号に応じた減算処理を行った結果を得ることができる１ビットデジタル演算を行う。
　次に、１ビット差分演算部３０９が出力する１ビット差分信号が補正演算部３１０に入力され、この１ビット差分信号と所定の補正値との補正演算が置換処理により行われる。この補正演算は、上記したように、１ビット差分信号が値「０」「１」「－１」の３値に限られることを利用する。例えば所定の補正値が値「５」である場合には、補正演算部に入力される１ビット差分信号の値「０」「１」「－１」を、それぞれ「０」「５」「－５」と置換処理する。これにより乗算を実現して信号の補正が可能となる。
　期間Ｐ２０１、Ｐ２０２は、ドライブ回路２４１における入力切替部２４２、ＤＡ切替部２４９、ＳＷ２５４、ＳＷ２５５、ＳＷ２５６およびＤ型フリップフロップ２６０の切替タイミングである。タイミング生成回路３２２は、期間Ｐ２０１、Ｐ２０２をそれぞれ規定するタイミング信号Φ２０１、Φ２０２を生成して出力する。また、期間Ｐ２０３、Ｐ２０４、Ｐ２０５、Ｐ２０６は、入力切替部２８４、ＤＡ切替部２８７、ＳＷ２９２、２９３、２９５、３００、３０１およびＤ型フリップフロップ３０５の切替タイミングである。タイミング生成回路３２３は、期間Ｐ２０３、Ｐ２０４、Ｐ２０５．Ｐ２０６をそれぞれ規定するタイミング信号Φ２０３、Φ２０４、Φ２０５、Φ２０６を生成して出力する。
　以上のように、角速度センサ１００３は、周期性を有するジッタノイズを検波タイミングの位相誤差として発生せず、安定した出力特性を有するので、特に航空機、車両などの移動体の姿勢制御やナビゲーションシステム等に有用である。
　（実施の形態２）
　図８Ａは本発明の実施の形態２における角速度センサ１００４の回路図である。
　センサ素子４３０は、振動体４３１と、駆動電極４３２と、モニタ電極４３３と、センス電極４３４、４３５とを有する。駆動電極４３２は、振動体４３１を振動させるための圧電体を有する。モニタ電極４３３は、振動体４３１の振動状態に応じて電荷を発生する圧電体を有する。センス電極４３４、４３５は、モニタ電極４３３と、センサ素子４３０に印加された角速度に応じて電荷を発生する圧電体を有する。センス電極４３４、４３５は互いに逆極性の電荷を発生する。
　図８Ｂは角速度センサ１００３のタイミング信号Φ４０１、Φ４０２の波形を示す。タイミング信号Φ４０１、Φ４０２は互いに逆相の信号であり、ハイレベルとローレベルの２つの値を有する。期間Ｐ４０２ではタイミング信号Φ４０２がハイレベルでありかつタイミング信号Φ４０１がローレベルである。期間Ｐ４０１ではタイミング信号Φ４０２がローレベルでありかつタイミング信号Φ４０１がハイレベルである。タイミング信号Φ４０１、Φ４０２は期間Ｐ４０１、Ｐ４０２を交互に連続的に規定する。
　ドライブ回路４４１は入力切替部４４２と、デジタルアナログ（ＤＡ）変換部４４３、積分部４４４、比較部４４５、デジタルフィルタからなるフィルタ回路４４６、ＤＡ出力部４５２、自動利得制御（ＡＧＣ）回路４４７および駆動回路４４８とで構成されている。また、入力切替部４４２は、振動体４３１に設けられたモニタ電極４３３と接続され、タイミング信号Φ４０２で動作するアナログスイッチで構成されている。ＤＡ切替部４４９は、基準電圧Ｖ４５０、Ｖ４５１をタイミング信号Φ４０２で切り替えて選択的に出力する。ＤＡ出力部４５２は、コンデンサ４５３と、コンデンサ４５３の端４５３Ａに接続されたスイッチ（ＳＷ）４５４と、コンデンサ４５３の端４５３Ｂに接続されたＳＷ４５５とで構成されている。コンデンサ４５３の端４５３Ａには、ＤＡ切替部４４９が出力する基準電圧が入力される。ＳＷ４５４、４５５はタイミング信号Φ４０１で動作してコンデンサ４５３の電荷を放電する。ＤＡ切替部４４９とＤＡ出力部４５２とでＤＡ変換部４４３を構成する。ＤＡ変換部４４３は期間Ｐ４０１でコンデンサ４５３の電荷を放電し、さらに期間Ｐ４０２でＤＡ切替部４４９が出力する基準電圧に応じた電荷を入出力する。ＳＷ４５６には入力切替部４４２の出力する信号とＤＡ変換部４４３の出力する信号とが入力され、期間Ｐ４０２に出力するものである。
　積分部４４４にはＳＷ４５６の出力する信号が入力され、演算増幅器４５７と、演算増幅器４５７の出力端と反転出力端との間に接続されたコンデンサ４５８とにより構成されている。積分部４４４は、期間Ｐ４０２にＳＷ４５６が出力する信号をコンデンサ４５８で積分して積分信号を出力する。比較部４４５には積分部４４４が出力する積分信号が入力される。比較部４４５は比較器４５９とＤ型フリップフロップ４６０とにより構成されている。比較器４５９は、積分部４４４が出力する積分信号と所定の値とを比較して１ビットデジタル信号を出力する。Ｄ型フリップフロップ４６０は、比較器４５９が出力する１ビットデジタル信号を期間Ｐ４０１の開始時にラッチしてラッチ信号を出力する。このラッチ信号は、ＤＡ変換部４４３のＤＡ切替部４４９に入力されて、基準電圧Ｖ４５０、Ｖ４５１を切り替える。入力切替部４４２、ＤＡ変換部４４３、積分部４４４および比較部４４５によりΣΔ変調器からなるアナログデジタル（ＡＤ）変換器４６１を構成している。
　フィルタ回路４４６は、ＡＤ変換器４６１の出力するパルス密度変調記号のうちの振動体４３１の共振周波数の成分の信号を抽出し、ノイズ成分が除去されたマルチビット信号を出力する。このマルチビット信号は自動利得制御（ＡＧＣ）回路４４７に入力され、ＡＧＣ回路４４７の半波整流フィルタ回路により、マルチビット信号の振幅を示す振幅信号に変換される。ＡＧＣ回路４４７は、その振幅が大きい場合にはフィルタ回路４４６の出力するマルチビット信号の振幅を減衰させて駆動回路４４８に入力する。また、この振幅が小さい場合には、ＡＧＣ回路４４７は、マルチビット信号の振幅を大きくしてマルチビット信号を駆動回路４４８に入力する。このように、ＡＧＣ回路４４７は、振動体４３１が一定振幅で振動するようにマルチビット信号の振幅を調整する。
　駆動回路４４８は、デジタル値出力部４６２と、加積分演算部４６３と、値比較部４６５と、フリップフロップ４６７とにより構成されるデジタルΣΔ変調器４６８を有している。デジタル値出力部４６２は２つのレベルのデジタル値の定数値を保持しており、選択的に出力する。加積分演算部４６３は、ＡＧＣ回路４４７から出力された信号とデジタル値出力部４６２の出力する信号とを加算し積分する。値比較部４６５は、加積分演算部４６３から出力された信号を比較定数値４６４と比較する。値切替部４６６は、値比較部４６５の出力に応じてデジタル値出力部４６２の出力するデジタル値を切り替える。フリップフロップ４６７は、値比較部４６５の出力する信号を所定のタイミングでラッチする。デジタルΣΔ変調器４６８によりＡＧＣ回路４４７が出力するマルチビット信号は１ビットのパルス密度変調信号に変調されて出力される。アナログフィルタ４６９はこのパルス密度変調信号のうち、センサ素子４３０を駆動するためには不要な周波数の成分をフィルタリングして、センサ素子４３０に出力する。
　タイミング制御回路４７１はドライブ回路４４１のフィルタ回路４４６が出力するマルチビット信号に基づき、タイミング信号Φ４０１、Φ４０２を生成してドライブ回路４４１に出力し、タイミング信号Φ４０３、Φ４０４、Φ４０５、Φ４０６をセンス回路４８１に出力する。
　図９はタイミング信号Φ４０３、Φ４０４、Φ４０５、Φ４０６の波形を示す。タイミング信号Φ４０３、Φ４０４、Φ４０５、Φ４０６は、ハイレベルとローレベルの２つの値を有する。期間Ｐ４０３ではタイミング信号Φ４０３がハイレベルであり他のタイミング信号Φ４０４、Φ４０５、Φ４０６がローレベルである。期間Ｐ４０４ではタイミング信号Φ４０４がハイレベルであり他のタイミング信号Φ４０３、Φ４０５、Φ４０６がローレベルである。期間Ｐ４０５ではタイミング信号Φ４０５がハイレベルであり他のタイミング信号Φ４０３、Φ４０４、Φ４０６がローレベルである。期間Ｐ４０６ではタイミング信号Φ４０６がハイレベルであり他のタイミング信号Φ４０３、Φ４０４、Φ４０５がローレベルである。タイミング信号Φ４０３、Φ４０４、Φ４０５、Φ４０６は期間Ｐ４０３、Ｐ４０４、Ｐ４０５、Ｐ４０６をこの順で連続的に規定する。
　センス回路４８１はΣΔ変調器からなるＡＤ変換器４８２および演算部４８３により構成されている。入力切替部４８４はセンサ素子４３０のセンス電極４３４と接続されてタイミング信号Φ４０４で動作するアナログスイッチ（ＳＷ）４８５と、センス電極４３５と接続されてタイミング信号Φ４０６で動作するアナログスイッチ４８６とで構成されている。入力切替部４８４は、センス電極４３４から出力された信号を期間Ｐ４０４に出力して他の期間Ｐ４０３、Ｐ４０５、Ｐ４０６に出力しない。また、入力切替部４８４は、センス電極４３５から出力された信号を期間Ｐ４０６に出力して他の期間Ｐ４０３、Ｐ４０４、Ｐ４０５に出力しない。ＤＡ切替部４８７は、基準電圧Ｖ４８８、Ｖ４８９を所定の信号により切り替えて択一的に出力する。ＤＡ出力部４９０は、コンデンサ４９１と、コンデンサ４９１の端４９１Ａに接続されたスイッチ（ＳＷ）４９２と、コンデンサ４９１の端４９１Ｂに接続されたＳＷ４９３により構成されている。ＳＷ４９２、４９３はタイミング信号Φ４０３、Φ４０５で動作して、期間Ｐ４０３、Ｐ４０５にコンデンサ４９１の電荷を放電する。コンデンサ４９１の端４９１ＡにはＤＡ切替部４８７の出力する信号が入力される。ＤＡ切替部４８７とＤＡ出力部４９０とでＤＡ変換部４９４を構成する。ＤＡ変換部４９４は期間Ｐ４０３、Ｐ４０５にコンデンサ４９１の電荷を放電し、期間Ｐ４０４、Ｐ４０６でＤＡ切替部４８７が出力する基準電圧に応じた電荷を入出力する。
　ＳＷ４９５は入力切替部４８４の出力する信号とＤＡ変換部４９４が出力する信号を期間Ｐ４０４、Ｐ４０６に出力する。積分回路４９６にはＳＷ４９５の出力が入力される。積分回路４９６は、演算増幅器４９７と、演算増幅器４９７の出力端と反転入力端との間に接続されたコンデンサ４９８、４９９と、コンデンサ４９８、４９９にそれぞれ直列に接続されたＳＷ５００、５０１とにより構成されている。ＳＷ５００はタイミング信号Φ４０３、Φ４０４で動作し、期間Ｐ４０３、Ｐ４０４において積分回路４９６へ入力された信号がコンデンサ４９８に積分されて積分値が保持される。ＳＷ５０１はタイミング信号Φ４０５、Φ４０６で動作し、期間Ｐ４０５、Ｐ４０６において積分回路４９６へ入力された信号がコンデンサ４９９に積分されて積分値が保持される。ＳＷ４９５と積分回路４９６により積分部５０２を構成している。
　比較部５０３は、比較器５０４と、Ｄ型フリップフロップ５０５とで構成されている。比較器５０４は、積分部５０２が出力する積分信号と所定の値とを比較して比較結果として１ビットデジタル信号を出力する。Ｄ型フリップフロップ５０５は期間Ｐ４０４、Ｐ４０６の開始時にその１ビットデジタル信号をラッチしてラッチ信号を出力する。このラッチ信号は、ＤＡ変換部４９４のＤＡ切替部４８７に入力されて基準電圧Ｖ４８８、Ｖ４８９を切り替える。入力切替部４８４、ＤＡ変換部４９４、積分部５０２および比較部５０３によりＡＤ変換器４８２を構成している。
　ＡＤ変換器４８２は上記構成により、センサ素子４３０のセンス電極４３４、４３５より出力される電荷をΣΔ変調して１ビットデジタル信号に変換して出力する。
　ラッチ回路５０６は、ＡＤ変換器４８２の比較部５０３の比較器５０４より出力される１ビットデジタル信号をラッチするＤ型フリップフロップ５０７、５０８により構成されている。Ｄ型フリップフロップ５０７はタイミング信号Φ４０４で動作して期間Ｐ４０４の開始時に１ビットデジタル信号をラッチする。Ｄ型フリップフロップ５０８はタイミング信号Φ４０６で動作して、期間Ｐ４０６の開始時に１ビットデジタル信号をラッチする。差分演算部５０９はＤ型フリップフロップ５０７、５０８がそれぞれラッチして出力する一対の１ビットデジタル信号の差を演算する１ビット差分演算を置換処理により実現するものである。すなわち、Ｄ型フリップフロップ５０７、５０８が出力するラッチ信号が値「０」「０」をそれぞれ有する場合には、差分演算部５０９は値「０」の１ビット差分信号を出力する。Ｄ型フリップフロップ５０７、５０８が出力するラッチ信号が値「０」「１」をそれぞれ有する場合には、差分演算部５０９は値「－１」の１ビット差分信号を出力する。Ｄ型フリップフロップ５０７、５０８が出力するラッチ信号が値「１」「０」をそれぞれ有する場合には、差分演算部５０９は値「１」の１ビット差分信号を出力する。Ｄ型フリップフロップ５０７、５０８が出力するラッチ信号が値「１」「１」をそれぞれ有する場合には、差分演算部５０９は値「０」の１ビット差分信号を出力する。デジタルフィルタからなるフィルタ回路５１０は差分演算部５０９より出力されるデジタル差分信号のノイズ成分を除去するフィルタリング処理を行う。補正演算部５１１は差分演算部５０９が出力する１ビット差分信号の補正演算を置換処理により実現する。すなわち、例えば、所定の補正値が「５」である場合には、補正演算部５１１は、値「０」「１」「－１」を有する１ビット差分信号をそれぞれ値「０」「５」「－５」のマルチビットのデジタル差分信号に置き換えて出力する。ラッチ回路５０６、差分演算部５０９、フィルタ回路５１０および補正演算部５１１により演算部４８３を構成している。また、演算部４８３は、Ｄ型フリップフロップ５０７、５０８が出力する１ビットデジタル信号を期間Ｐ４０４、Ｐ４０６の開始時にラッチして、差分演算、補正演算、フィルタリング処理を行い、マルチビットデジタル信号を出力する。
　タイミング制御回路４７１は、ＰＬＬ回路５２１と、タイミング生成回路５２２、５２３と、振幅判定回路５２４とで構成されている。
　ＰＬＬ回路５２１は、ドライブ回路４４１のフィルタ回路４４６が出力するマルチビット信号の周波数を逓倍し、位相ノイズを時間的に積分することで低減して、タイミング生成回路５２２、５２３に信号を出力する。位相監視部５２６には、フィルタ回路４４６が出力するマルチビット信号を波形整形して得られた矩形波信号と分周器５２６Ａの出力する信号が入力される。電圧制御発振器（ＶＣＯ）５２９は周波数ｆ５２９を有する発振信号Ｓ５２９を発生する。タイミング生成回路５２２は発振信号Ｓ５２９をもとにタイミング信号Φ４０１、Φ４０２を生成してドライブ回路４４１に出力する。分周器５２６Ａは発振信号Ｓ５２９を分周する。タイミング信号Φ４０２のタイミングでの、ＡＤ変換器であるドライブ回路４４１の出力する値それ自体が、タイミング信号Φ４０２と正弦波信号の中央値つまりゼロ点との位相ズレ量に応じた値となる。位相監視部５２６から出力される信号は、位相補正回路５２６Ｂを介してループフィルタからなるフィルタ回路５２７に入力され、フィルタ回路５２７は入力された信号の交流成分を低減して入力された信号を直流信号に変換する。フィルタ回路５２７の出力する信号と定電圧値とがタイミング切替部５２８に入力される。タイミング切替部５２８の一入力端は、前述したように、フィルタ回路５２７に接続されるとともに、他入力端は定電圧出力器５２８Ｄと電気的に接続されている。
　振幅判定回路５２４にはフィルタ回路４４６から出力されるマルチビット信号が入力される。振幅判定回路５２４はフィルタ回路４４６から出力されるマルチビット信号の振幅を監視している。この振幅が目標振幅以上である場合には、タイミング切替部５２８はフィルタ回路５２７の出力する信号を選択して出力する。一方、この振幅が目標振幅以下である場合には、タイミング切替部５２８は定電圧値を選択して出力する。
　タイミング切替部５２８の出力する電圧は電圧制御発振器５２９に入力される。電圧制御発振器５２９は入力された電圧に応じた周波数を有する発振信号を発振する可変周波数発振器である。電圧制御発振器５２９より出力される発振信号Ｓ５２９は、分周器５２６Ａと、タイミング生成回路５２２、５２３に入力される。
　タイミング生成回路５２２はＰＬＬ回路５２１から出力される信号をもとに、タイミング信号Φ４０１、Φ４０２を生成してドライブ回路４４１に出力する。タイミング生成回路５２３はモニタ信号の２周期を期間Ｐ４０３、Ｐ４０４、Ｐ４０５、Ｐ４０６に分割する。タイミング生成回路５２３は、期間Ｐ４０３、Ｐ４０４、Ｐ４０５、Ｐ４０６をそれぞれ規定するタイミング信号Φ４０３、Φ４０４、Φ４０５、Φ４０６を生成してセンス回路４８１に出力する。
　温度センサ５３１は、周囲の温度を検知して、検知した温度に対応するアナログ信号を出力する。ＡＤ変換器５３２は、温度センサ５３１から出力されるアナログ信号をデジタル信号に変換している。デジタルローパスフィルタ５３３はＡＤ変換器５３２から出力される信号からノイズの成分を除去している。メモリ５３４は所定の基準温度でオフセット調整する補正データを格納している。メモリ５３４はＲＯＭである。温度補正演算部５３５はデジタルローパスフィルタ５３３から出力された温度を示す信号を基に、メモリ５３４からその温度に応じた補正データを選択して温度補正値を演算した後、センス回路４８１の演算部４８３における補正演算部５１１に出力する。温度センサ５３１、ＡＤ変換器５３２、デジタルローパスフィルタ５３３、メモリ５３４および温度補正演算部５３５により温度補正回路５３６を構成している。
　実施の形態２における角速度センサ１００４について、次にその動作を説明する。
　センサ素子４３０の駆動電極４３２に駆動信号を加えると、振動体４３１が共振し、モニタ電極４３３に電荷が発生する。モニタ電極４３３に発生した電荷はドライブ回路４４１におけるＡＤ変換器４６１に入力され、パルス密度変調信号へと変換される。このパルス密度変調信号はフィルタ回路４４６に入力され、フィルタ回路４４６はパルス密度変調信号から振動体４３１の共振周波数の成分を抽出し、ノイズ成分を除去したマルチビット信号を出力する。
　この場合におけるＡＤ変換器４６１の動作を以下に説明する。ＡＤ変換器４６１はタイミング制御回路４７１より出力されるモニタ信号に同期して交互に繰り返される期間Ｐ４０１、Ｐ４０２をそれぞれ規定するタイミング信号Φ４０１、Φ４０２で動作する。期間Ｐ４０１ではモニタ電極４３３から出力される信号がΣΔ変調されて１ビットデジタル信号に変換される。
　期間Ｐ４０１、Ｐ４０２での角速度センサ１００４の動作を詳細に説明する。
　図１０はモニタ電極４３３に現れる信号Ｃ４３３とタイミング信号Φ４０１、Φ４０２を示す。まず、期間Ｐ４０１では、積分部４４４におけるコンデンサ４５８に保持されている積分値が比較部４４５の比較器４５９に入力され、比較器４５９は１ビットデジタル信号を出力する。比較器４５９より出力される１ビットデジタル信号は期間Ｐ４０１の開始時にＤ型フリップフロップ４６０にラッチされ、このラッチされた信号がＤＡ変換部４４３のＤＡ切替部４４９に入力される。また、ＤＡ出力部４５２のＳＷ４５４、４５５がオンになって、コンデンサ４５３に保持されている電荷が放電される。
　次に、期間Ｐ４０２では、ＤＡ切替部４４９に入力された信号に応じて基準電圧Ｖ４５０、Ｖ４５１が切り替えられて択一的にコンデンサ４５３に入力される。ＤＡ変換部４４３は、入力された基準電圧に応じた電荷を出力する。また、入力切替部４４２がオンになり、センサ素子４３０のモニタ電極４３３より発生する電荷が入力される。さらに、積分部４４４におけるＳＷ４５６がオンになり、入力切替部４４２とＤＡ変換部４４３から出力される電荷が積分部４４４に入力される。これにより期間Ｐ４０２では、積分部４４４におけるコンデンサ４５８に、図１０に示される電荷Ｑ４３３とＤＡ変換部４４３より出力される電荷量の総和が積分されて保持されることになる。
　期間Ｐ４０１、Ｐ４０２での以上の動作によりセンサ素子４３０のモニタ電極４３３から出力される振幅値に相当する量の電荷がΣΔ変調される。これにより、タイミング信号Φ４０１の立ち上がり時すなわち期間Ｐ４０１の開始時に１ビットデジタル信号として出力される。
　以上の動作により、センサ素子４３０におけるモニタ電極４３３から出力される電荷量がＡＤ変換器４６１によりΣΔ変調されて１ビットデジタル信号として上記タイミングで出力される。
　ドライブ回路４４１におけるフィルタ回路４４６より出力される図１０に示すマルチビット信号Ｓ４４６がＡＧＣ回路４４７の半波整流フィルタ回路に入力され、マルチビット信号Ｓ４４６の振幅を示す振幅信号に変換される。ＡＧＣ回路４４７は、この振幅が大きい場合にはフィルタ回路４４６の出力するマルチビット信号を減衰させて駆動回路４４８に入力する。一方、この振幅が小さい場合には、ＡＧＣ回路４４７は、マルチビット信号を増幅して駆動回路４４８に入力する。このように、ＡＧＣ回路４４７は、振動体４３１が一定振幅で振動するようにマルチビット信号の振幅を調整する。
　デジタル値出力部４６２は２つの所定の定数値を保持する。値切替部４６６は、それら２つの定数値のうちのどちらか一方の値を出力する。デジタルΣΔ変調器４６８の加積分演算部４６３には、ＡＧＣ回路４４７から出力されるマルチビット信号と、値切替部４６６より出力される定数値とを加算して積分して積分値を出力する。値比較部４６５は加積分演算部４６３から出力される積分値を比較定数値４６４と比較して、比較結果を示す信号を出力する。そして、この信号がフリップフロップ４６７により所定のタイミングでラッチされて出力される。フリップフロップ４６７の出力する信号により値切替部４６６より出力される定数値が切り替えられる。このとき、値比較部４６５は、加積分演算部４６３の出力する値が比較定数値４６４より小さい場合にはデジタル値出力部４６２の出力する２値のうちの大きい方の値を選択して出力する。また、値比較部４６５は、加積分演算部４６３の出力する値が比較定数値４６４より大きい場合にはデジタル値出力部４６２の出力する２値のうちの小さい方の値を選択して出力する。この動作を繰り返すことにより、ＡＧＣ回路４４７が出力するマルチビット信号が１ビットのパルス密度変調信号に変調されてフリップフロップ４６７より出力される。ここで、デジタルΣΔ変調器４６８に入力される信号が例えば、１０ビット（＝±９ビット）である場合、比較定数値４６４を「０」と規定し、デジタル値出力部４６２の２値を「５１１」「－５１１」以上とすることが望ましい。
　なお、ΣΔ変調器４６８ではオーバーサンプリングを行い、その量子化ノイズを高域にノイズシェーピングするので、ＡＤ変換器４５１が出力する信号は高周波のノイズ成分を含む。しかし、センサ素子４３０はそのような高周波に応答できないので、センサ素子４３０の振動体４３１はパルス密度変調信号のサンプリング周波数でなく、オーバーサンプリングされた所定の周波数成分で振動することになる。また、センサ素子４３０の高周波での応答ゲインが高いと、このような高周波のノイズが問題になる場合がある。アナログフィルタ４６９は、その問題となる周波数の成分を低減する。これにより、さらに低ノイズで、高精度のドライブ回路４４１を実現することができる。
　質量ｍを有するセンサ素子４３０が図８Ａに示す駆動方向Ｄ４３１に速度Ｖで屈曲振動している状態において、振動体４３１の長手方向の中心軸周りにセンサ素子４３０が角速度ωで回転すると、センサ素子４３０に以下に示すコリオリ力Ｆが発生する。
　Ｆ＝２×ｍ×Ｖ×ω
　図１１はセンサ素子４３０のセンス電極４３４から出力されるセンス信号Ｃ４３４と不要信号Ｕ４３４と、センス電極４３５から出力されるセンス信号Ｃ４３５と不要信号Ｕ４３５とを示す。コリオリ力Ｆによりセンサ素子４３０のセンス電極４３４、４３５に電荷が発生してセンス信号Ｃ４３４、Ｃ４３５が発生する。センス信号Ｃ４３４、Ｃ４３５はコリオリ力Ｆにより発生するので、モニタ電極４３３に発生する信号に対して位相が９０度進んでシフトしている正弦波形を有する。図１１に示すように、センス信号Ｃ４３４、Ｃ４３５は互いに逆相の正弦波形を有し、正極性信号と負極性信号の関係にある。
　この場合におけるＡＤ変換器４８２の動作を以下に説明する。タイミング信号Φ４０３、Φ４０４、Φ４０５、Φ４０６は、この順で連続して順次繰り返される期間Ｐ４０３、Ｐ４０４、Ｐ４０５、Ｐ４０６を規定する。ＡＤ変換器４８２は、期間Ｐ４０３、Ｐ４０４ではセンサ素子４３０におけるセンス電極４３４から出力されるセンス信号Ｃ４３４をΣΔ変調して１ビットデジタル信号に変換する。また、ＡＤ変換器４８２は、期間Ｐ４０５、Ｐ４０６ではセンス信号Ｃ４３５をΣΔ変調して１ビットデジタル信号に変換する。
　期間Ｐ４０３、Ｐ４０４、Ｐ４０５、Ｐ４０６でのＡＤ変換器４８２の動作を詳細に説明する。
　期間Ｐ４０３では、積分部５０２におけるコンデンサ４９８と接続されているＳＷ５００がオンになり、コンデンサ４９８に保持されている積分値が比較部５０３における比較器５０４に入力され比較結果が１ビットデジタル信号として出力される。また、ＤＡ変換部４９４におけるＳＷ４９２、４９３がオンになりコンデンサ４９１に保持されている電荷が放電される。
　次に期間Ｐ４０４では、比較部５０３の比較器５０４より出力される１ビットデジタル信号が期間Ｐ４０４の開始時にＤ型フリップフロップ５０５にラッチされ、このラッチされた信号がＤＡ変換部４９４のＤＡ切替部４８７に入力される。入力された信号に応じて基準電圧Ｖ４８８、Ｖ４８９が切り替えられてコンデンサ４９１に入力され、入力された基準電圧に応じた電荷が出力される。入力切替部４８４ではＳＷ４８５がオンになり、センサ素子４３０のセンス電極４３４より発生する電荷が出力される。さらに、積分部５０２におけるＳＷ４９５がオンになり、入力切替部４８４とＤＡ変換部４９４から出力される電荷が積分回路４９６に入力される。これにより期間Ｐ４０４では、積分回路４９６におけるコンデンサ４９８に、図１１に示す電荷量とＤＡ変換部４９４より出力される電荷量の総和が積分されて保持される。
　上記のように、期間Ｐ４０３、Ｐ４０４では、センス電極４３４から出力される振幅値の半分に相当する電荷量がＡＤ変換器４８２でΣΔ変調される。
　同様に、期間Ｐ４０３、Ｐ４０４に続く期間Ｐ４０５、Ｐ４０６では、センサ素子４３０のセンス電極４３５から出力される振幅値の半分に相当する電荷量がＡＤ変換器４８２でΣΔ変調される。
　以上の動作により、センス電極４３４、４３５から出力される電荷の振幅幅の半分に相当する電荷量は、一つのＡＤ変換器４８２によりΣΔ変調されてＤ型フリップフロップ５０７、５０８が出力する一対の１ビットデジタル信号として出力される。
　センサ素子４３０のセンス電極４３４、４３５から出力される電荷は、角速度に起因するコリオリ力で発生する、モニタ電極４３３に発生する信号より位相が９０度進んだセンス信号だけでなく、モニタ信号と同相の不要信号を含む。この場合の角速度センサ１００４の動作について説明する。角速度によるコリオリ力Ｆで発生するセンス信号Ｃ４３４、Ｃ４３５に関して、期間Ｐ４０４、Ｐ４０６で積分回路４９６により振幅値の半分に相当する電荷量が積分される。センス電極４３４、４３５より発生する不要信号Ｕ４３４、Ｕ４３５はモニタ信号と同相であり、センス信号Ｃ４３４、Ｃ４３５と９０度だけ位相がシフトしている。不要信号Ｕ４３４、Ｕ４３５が期間Ｐ４０４、Ｐ４０６で積分されると、不要信号Ｕ４３４、Ｕ４３５の振幅の最大値から最小値までの区間の電荷量が中央値を基準に積分されるので、キャンセルされて「０」となる。つまり、期間Ｐ４０４、Ｐ４０６での積分部５０２の動作により、不要信号Ｕ４３４、Ｕ４３５がキャンセルされてセンス信号Ｃ４３４、Ｃ４３５の振幅に応じた電荷量が積分される。すなわち、いわゆる同期検波処理がセンス信号Ｃ４３４、Ｃ４３５のそれぞれに対し実施される。よって、ＡＤ変換器４８２からは同期検波処理された信号がΣΔ変調され、１ビットデジタル信号に変換されて出力される。
　以上の動作により、センサ素子４３０のセンス信号Ｃ４３４、Ｃ４３５を同期検波処理しながらΣΔ変調することが可能となる。したがって、角速度センサ１００４は、同期検波された信号のデジタル値を、通常のＩＶ変換回路、位相器、同期検波回路などのアナログ回路を必要としない。さらに、角速度センサ１００４は、これらのアナログ回路を用いたセンサより非常に小さな回路規模で、つまり小型で、かつ低コストで得ることができる。
　次に、演算部４８３について、その動作を説明する。まず、ＡＤ変換器４８２の比較部５０３における比較器５０４より出力される１ビットデジタル信号が、タイミング信号Φ４０４で規定される期間Ｐ４０４の開始時にラッチ回路５０６のＤ型フリップフロップ５０７にラッチされる。また、ＡＤ変換器４８２の比較部５０３における比較器５０４より出力される１ビットデジタル信号が、タイミング信号Φ４０６で規定される期間Ｐ４０６の開始時にラッチ回路５０６のＤ型フリップフロップ５０８にラッチされる。
　センサ素子４３０における一対のセンス電極４３４、４３５より出力された信号の振幅値の半分に相当する電荷量はそれぞれΣΔ変調によりデジタル値に変換される。一対のＤ型フリップフロップ５０７、５０８にそれぞれラッチされた一対の１ビットデジタル信号はこれらの変換されたデジタル値である。次に、ラッチ回路５０６が出力する一対の１ビットデジタル信号が１ビット差分演算部５０９に入力され、この一対の１ビットデジタル信号の差が演算されて１ビット差分信号が出力される。期間Ｐ４０３での１ビット差分信号は、一つ前の同期における期間Ｐ４０４、Ｐ４０６でラッチされた１ビットデジタル信号の差である。この１ビット差分信号は、図１１に示す一対のセンス電極４３４、４３５より出力される信号の振幅値を示す。以上の動作により、センサ素子４３０における一対のセンス電極４３４、４３５から出力される正極性信号と負極性信号である一対の入力信号が１つの積分部５０２を用いて積分される。したがって、２つの積分回路で別々に積分を行う場合よりも個々の積分回路の特性による一対の入力信号の積分結果の相対誤差への影響が大きく低減される。これと同様に、ＤＡ変換部４９４も一対の入力信号の信号処理に対し同じ１つのＤＡ変換部を用いる構成となっている。また、比較部５０３でも一対の積分値を１つの基準電圧と比較器を用いて比較を行うことにより、比較器の特性や基準電圧の変化の比較結果の相対誤差への影響が大きく低減される。角速度センサ１００４では、上記のように、一対の入力信号を１つの積分回路４９６と１つのＤＡ変換部４９４と１つの比較部５０３を用いて信号処理する。したがって、複数の積分回路と複数のＤＡ変換部と複数の比較部を用いて信号処理した場合と比べて複数の各部間の相対誤差の影響が大きく低減される。
　さらに、比較部５０３の出力信号が値「１」と値「０」からなる１ビット信号である場合、一対の入力信号の差を示す１ビット差分演算では、差分演算部５０９に入力される一対の比較信号は４つに限定される。４つの組合せとは値「０」「０」の組み合わせと、値「０」「１」の組み合わせと、値「１」「０」の組み合わせと、値「１」「１」の組み合わせである。したがって入力信号の差は値「０」「－１」「１」「０」と予め決まっている。したがって、非常に簡単な回路構成で入力信号に応じた減算処理を行った結果を得ることができる１ビットデジタル演算を行う。
　次に、１ビット差分演算部５０９が出力する１ビット差分信号が補正演算部５１１に入力され、この１ビット差分信号と所定の補正値との補正演算が置換処理により行われる。１ビット差分信号が値「０」「１」「－１」の３値に限られる。この補正演算では、これを利用して、補正演算部５１１は１ビット差分信号を置換処理することにより乗算を実現して信号の補正を可能とする。例えば所定の補正値が値「５」である場合に、補正演算部５１１は１ビット差分信号の値「０」「１」「－１」をそれぞれ値「０」「５」「－５」と置換処理することにより乗算を実現する。
　そして、フィルタ回路４４６が出力するマルチビット信号がタイミング制御回路４７１における振幅判定回路５２４と、波形整形した矩形波信号として位相監視部５２６とに入力される。振幅判定回路５２４はフィルタ回路４４６から出力されるマルチビット信号の振幅を監視している。この振幅が目標振幅の５０％以上である場合には、タイミング切替部５２８がループフィルタからなるフィルタ回路５２７の出力する信号を選択して電圧制御発振器５２９に出力する。このときＰＬＬ回路５２１は閉ループとなり、振動体４３１の駆動周波数のモニタ信号を入力信号として逓倍し、位相ノイズを時間的に積分し低減した信号を出力する。したがって、センサ素子４３０の固有駆動周波数に同期した信号がタイミング生成回路５２２、５２３に入力される。
　一方、フィルタ回路４４６から出力されるマルチビット信号の振幅が目標振幅の５０％以下である場合には、タイミング切替部５２８は定電圧値を選択して電圧制御発振器５２９に出力するように切り替わる。これにより、電圧制御発振器５２９からは定電圧値に応じた固定周波数の発振信号が出力されてタイミング生成回路５２２、５２３に入力される。
　次に、ＰＬＬ回路５２１の動作を説明する。
　ＡＤ変換器４６１に正弦波のアナログ信号を入力すると、タイミング信号Φ４０１のタイミングでサンプリングして入力されたアナログ信号の大きさに応じたデジタル値に変換され、このデジタル値が位相監視部５２６に入力される。例えば、正弦波信号の中央値はこのデジタル信号の値「０」に変換され、正弦波信号は正負のデジタル信号に変換される。位相監視部５２６からは、タイミング信号Φ４０２のタイミングで入力されたデジタル値を出力する。このデジタル値は位相補正回路５２６Ｂに入力されて所定の値に補正された後、ＤＡ変換器５２５に入力される。ＤＡ変換器５２５は入力されたデジタル値をアナログ値に変換して出力する。このアナログ信号は、ループフィルタからなるフィルタ回路５２７を通して電圧制御発振器５２９に入力される。電圧制御発振器５２９は、入力されたアナログ信号に応じた周波数を有する発振信号を出力し、発振信号がＡＤ変換器４６１のタイミング信号としてフィードバックされる。タイミング信号Φ４０２のタイミングでのＡＤ変換器４６１の出力する値それ自体がタイミング信号Φ４０２と正弦波信号の中央値つまりゼロ点との位相ズレ量に応じた値となる。すなわち、ＡＤ変換器４６１の出力する値は一般のＰＬＬ回路における位相比較器から出力される値と同じである。
　図１２は、位相監視部５２６に入力されるアナログ信号Ｓ５２６とＤＡ変換器５２５が出力するアナログ信号Ｓ５２５を示す。図１２に示すように、位相監視部５２６の出力するデジタル値が負の場合には電圧制御発振器５２９の出力する周波数が減少する方向のアナログ信号をＤＡ変換器５２５が出力する。一方、位相監視部５２６の出力するデジタル値が正の場合には電圧制御発振器５２９の出力する周波数が増加する方向のアナログ信号をＤＡ変換器５２５が出力する。このように、ＰＬＬ回路５２１では、ＤＡ変換器５２５の出力するアナログ信号が一定となるように、つまりタイミング信号Φ４０２のタイミングでのデジタル値が「０」となるようにループ制御がかかることになる。これにより、ＡＤ変換器４６１のサンプリングタイミングが、入力されるアナログ信号の中央値を通るタイミングと同期するので、正確にアナログ信号の中央値つまりゼロ点と同期することが可能となるものである。
　また、位相監視部５２６は、入力されるデジタル値が所定の上限値Ｕ５２６を上回るか否かと所定の下限値Ｌ５２６を下回るか否かを監視している。位相監視部５２６はタイミング信号Φ４０２のタイミングにより出力する値を変化させる。
　図１３はＰＬＬ回路５２１の動作を示す。具体的には、タイミング信号Φ４０２が入力されてから、すなわち期間Ｐ４０２が開始してから入力されたアナログ信号Ｓ５２６のデジタル値が所定の上限値Ｕ５２６を下回った後に次に所定の下限値Ｌ５２６を下回り、さらに下限値Ｌ５２６を上回るまでの期間をフェーズ１と規定する。そして、フェーズ１の終わりから入力されたデジタル値が所定の上限値Ｕ５２６を超えるまでをフェーズ２と規定する。フェーズ２の終わりから、次にアナログ信号Ｓ５２６が上限値Ｕ５２６を下回るまでをフェーズ３と規定する。位相監視部５２６は、図１３に示すように、フェーズ１でタイミング信号Φ４０２が入力された場合には所定の下限値Ｌ５２６の信号を出力する。また、位相監視部５２６は、フェーズ２でタイミング信号Φ４０２が入力された場合にはタイミング信号Φ４０２のタイミングで入力されたデジタル値を出力する。また、位相監視部５２６は、フェーズ３でタイミング信号Φ４０２が入力された場合には所定の上限値Ｕ５２６の信号を出力する。そして、ＤＡ変換器５２５には、位相監視部５２６の出力するデジタル値が入力される。ＤＡ変換器５２５は、このデジタル値に応じた大きさのアナログ信号を出力する。このアナログ信号はループフィルタからなるフィルタ回路５２７に入力される。フィルタ回路５２７はこのアナログ信号をフィルタリングして電圧制御発振器５２９に入力する。このようにして、位相監視部５２６の出力するデジタル値に応じたアナログ信号をフィルタリングした信号によって決まる周波数が電圧制御発振器５２９より出力されることになる。位相監視部５２６が上記のようなフェーズの判定及び出力信号の上限値Ｕ５２６及び下限値Ｌ５２６を設定していることにより、一定範囲内のアナログ信号が電圧制御発振器５２９に入力される。その結果、電圧制御発振器５２９が出力する信号の周波数が制限される。これにより、ＰＬＬ回路５２１全体の動作において、入力されるアナログ信号の周波数と分周器における分周値を乗じた周波数以外の周波数でロックする、いわゆる倍周波数ロック等の誤動作を防止して、ＰＬＬ回路を所定の周波数でロックさせることができる。
　そしてまた、位相監視部５２６の出力する信号が入力される位相補正回路５２６Ｂでは、入力された位相比較値を所定の値分だけ増減させて出力することにより、ロックする位相をデジタル値の分解能の分だけ微調整することが可能となる。例えば、位相補正回路５２６Ｂにおいて、正の値を加算して出力したとすると、電圧制御発振器５２９は加算しない場合と比べて加算した分だけ増加した周波数を出力することになり、その結果として位相を早めた点にロックすることになる。
　さらに、ＡＤ変換器４６１においては、ＡＤ変換もしくは演算等により所定のクロック数だけ遅延が生じて出力される場合、その遅延分だけずれた位相でロックすることになる。
　しかし、位相監視部５２６の出力する値をタイミング信号Φ４０２のタイミングから遅延分のクロック数だけずれたタイミングでの値を出力するこれにより、タイミング信号Φ４０２が、入力されるアナログ信号の中央値を通るタイミングと同期する。これにより、タイミング信号Φ４０２を正確にアナログ信号の中央値つまりゼロ点と同期させることができる。
　期間Ｐ４０１、Ｐ４０２は、ドライブ回路４４１における入力切替部４４２、ＤＡ切替部４４９、ＳＷ４５４、４５５、４５６およびＤ型フリップフロップ４６０の切替タイミングである。タイミング信号Φ４０１、Φ４０２は、期間Ｐ４０１、Ｐ４０２をそれぞれ規定する。タイミング生成回路５２２は、発振信号Ｓ５２９をもとにタイミング信号Φ４０１、Φ４０２を生成して出力する。また、タイミング信号Φ４０３、Φ４０４、Φ４０５、Φ４０６は、センス回路４８１における入力切替部４８４、ＤＡ切替部４８７、ＳＷ４９２、４９３、４９５、５００、５０１およびＤ型フリップフロップ５０５の切替タイミングである。タイミング信号Φ４０３、Φ４０４、Φ４０５、Φ４０６は、期間Ｐ４０３、Ｐ４０４、Ｐ４０５、Ｐ４０６をそれぞれ規定する。タイミング生成回路５２３は、発振信号Ｓ５２９をもとにタイミング信号Φ４０３、Φ４０４、Φ４０５、Φ４０６を生成して出力する。
　ここで、角速度センサ１００４の周囲の温度が変動する場合の角速度センサ１００４の動作を説明する。
　まず、角速度センサ１００４を恒温槽に入れて、周囲温度を－５０℃から１５０℃まで変化させて、角速度を付加しない状態で、センス回路４８１における演算部４８３から出力される出力信号がゼロ値になる温度を測定し、その温度を基準温度と設定する。
　次に、この基準温度を中心にして、温度を増減したときの出力信号の変化量を計測して、その変化量を補正する補正値をメモリ５３４に格納する。
　角速度センサ１００４の動作状態においては、温度センサ５３１から出力される信号をＡＤ変換器５３２でデジタル出力信号に変換し、さらに、デジタルローパスフィルタ５３３によりその信号のノイズ成分を除去する。温度補正演算部５３５は、まず、温度センサ５３１から出力される信号のオフセット調整をする。その後、温度補正演算部５３５は、オフセット調整された信号に応じた補正値をメモリ５３４から読み出し、演算処理した後、補正演算部５１１に入力する、補正演算部５１１はセンス回路４８１から出力される信号を補正値により補正する。補正された信号にはオフセットが発生しない。温度をＸ軸にとり、信号をＹ軸に取ったグラフにおいて、温度センサ５３１の出力する信号のＸ軸での切片が変化しても、補正後の信号にオフセットが発生せず、安定な出力特性を有する角速度センサ１００４が得られる。
　図１４は補正値を示す。図１５は温度補正演算部５３５のブロック図である。図１４に示す補正値Ｙは温度Ｔと定数Ａ、Ｂにより以下の２次方程式で表される。
　Ｙ＝（Ａ×Ｔ＋Ｂ）×Ｔ
　この場合には、メモリ５３４は２つの定数Ａ、Ｂを記憶する。温度補正演算部５３５は、デジタルローパスフィルタ５３３から出力される信号である温度Ｔを基に、２回の乗算および１回の加算により求めた補正値Ｙを求める。そして、補正演算部５１１は補正値Ｙをフィルタ回路５１０から出力される信号に加算して、センス回路４８１から出力される出力信号を補正する。この補正では２回の乗算回数で信号を補正できるので、演算量を削減できる。
　ここで、特に、ある所定の温度における角速度センサの電源を入れた起動時について説明する。通常の動作時では、温度補正回路５３６においては、温度センサ５３１の出力がＡＤ変換されてデジタル値化されてデジタルローパスフィルタ５３３に入力される。デジタルローパスフィルタ５３３の出力する信号をもとに温度補正演算部５３５により補正値Ｙが演算され、センス回路４８１から出力される出力信号を補正する。電源起動時においては、デジタルローパスフィルタ５３３の入力に出力が追従されるまでにデジタルローパスフィルタ５３３の応答速度に応じて温度Ｔを示す信号の変動が生じる。この変動する信号に基づく補正値がセンス回路４８１の出力信号に加算される。したがって、センス回路４８１の出力する信号がデジタルローパスフィルタ５３３の応答速度に応じて変化する。
　実施の形態２における角速度センサ１００４においては、電源起動時には、通常状態とは別個に設けた、通常時の１０倍のサンプリング周波数を有するクロックでデジタルローパスフィルタ５３３を動作させている。したがって、デジタルローパスフィルタ５３３のカットオフ周波数が１０倍になり、その分応答速度が高まる。その結果、通常時には温度センサ５３１から出力される信号に生じたノイズ信号を精度良く除去し、温度補正演算部５３５が正確な温度に基づき補正信号を生成できる。電源起動時には、デジタルローパスフィルタ５３３の応答速度を高めるため正確な補正値をその分早く出力でき、正確な角速度が印加されていないときの信号を出力するまでの時間を短縮できる。
　図１６は、デジタルローパスフィルタ５３３の起動時の応答速度を高める温度補正演算部５３５の他の例のブロック図である。図１６に示す温度補正演算部５３５は１次ＩＩＲフィルタであり、レジスタからなる遅延器５４０を有する。電源起動時においては、通常、遅延器５４０はリセットされて初期値を出力する。デジタルローパスフィルタ５３３の入力に出力が追従されるまでにデジタルローパスフィルタ５３３の応答速度に応じた遅延が生じる。したがって、電源起動時に一度だけ経路Ｒ５３５Ｂを通して最初の温度センサ５３１の出力する信号をＡＤ変換して値を得る。そして、得られた値をデジタルローパスフィルタ５３３の遅延器５４０に入力し、これを初期値とする。その後は、経路Ｒ５３５Ａを通して温度センサ５３１の出力する信号をＡＤ変換して値を得る。これにより、デジタルローパスフィルタ５３３の出力を早期に収束させることができ、同様の効果を得ることができる。
　以上のように、角速度センサ１００４は、温度センサからの出力信号のＸ軸切片が変化しても、補正後の出力信号にオフセットを発生させず、安定した出力特性を有し、特に航空機、車両などの移動体の姿勢制御やナビゲーションシステム等に有用である。
　（実施の形態３）
　図１７Ａは本発明の実施の形態３における角速度センサ１００５の回路図である。
　センサ素子６３０は、振動体６３１と、駆動電極６３２と、センス電極６３４、６３５とを有する。駆動電極６３２は、振動体６３１を振動させるための圧電体を有する。モニタ電極６３３は、振動体６３１の振動状態に応じて電荷を発生する圧電体を有する。センス電極６３４、６３５は、センサ素子６３０に印加された角速度に応じて電荷を発生する圧電体を有する。センス電極６３４、６３５は互いに逆極性の電荷を発生する。
　図１７Ｂは角速度センサ１００５のタイミング信号Φ６０１、Φ６０２の波形を示す。タイミング信号Φ６０１、Φ６０２は互いに逆相の信号であり、ハイレベルとローレベルの２つの値を有する。期間Ｐ６０２ではタイミング信号Φ６０２がハイレベルでありかつタイミング信号Φ６０１がローレベルである。期間Ｐ６０１ではタイミング信号Φ６０２がローレベルでありかつタイミング信号Φ６０１がハイレベルである。タイミング信号Φ６０１、Φ６０２は期間Ｐ６０１、Ｐ６０２を交互に連続的に規定する。
　ドライブ回路６４１は入力切替部６４２と、デジタルアナログ（ＤＡ）変換部６４３、積分部６４４、比較部６４５、デジタルフィルタからなるフィルタ回路６４６、ＤＡ出力部６５２、自動利得制御（ＡＧＣ）回路６４７および駆動回路６４８とで構成されている。また、入力切替部６４２は、振動体６３１に設けられたモニタ電極６３３と接続され、タイミング信号Φ６０２で動作するアナログスイッチで構成されている。ＤＡ切替部６４９は、基準電圧Ｖ６５０、Ｖ６５１をタイミング信号Φ６０２で切り替えて選択的に出力する。ＤＡ出力部６５２はコンデンサ６５３と、コンデンサ６５３の端６５３Ａに接続されたスイッチ（ＳＷ）６５４と、コンデンサ６５３の端６５３Ｂに接続されたＳＷ６５５とで構成されている。コンデンサ６５３の端６５３Ａには、ＤＡ切替部６４９が出力する基準電圧が入力される。ＳＷ６５４、６５５はタイミング信号Φ６０１で動作してコンデンサ６５３の電荷を放電する。ＤＡ切替部６４９とＤＡ出力部６５２とでＤＡ変換部６４３を構成する。ＤＡ変換部６４３は期間Ｐ６０１でコンデンサ６５３の電荷を放電し、期間Ｐ６０２でＤＡ切替部６４９が出力する基準電圧に応じた電荷を入出力する。ＳＷ６５６には入力切替部６４２の出力する信号とＤＡ変換部６４３の出力する信号とが入力され、ＳＷ６５６は期間Ｐ６０２に出力するものである。
　積分部６４４にはＳＷ６５６の出力する信号が入力される。積分部６４４は、演算増幅器６５７と、演算増幅器６５７の出力端と反転入力端との間に接続されたコンデンサ６５８とにより構成されている。積分部６４４は、期間Ｐ６０２に積分部６４４へ入力される信号をコンデンサ６５８により積分して積分信号を出力する。比較部６４５には積分部６４４が出力する積分信号が入力される。そして、比較部６４５は、比較器６５９と、Ｄ型フリップフロップ６６０とにより構成されている。比較器６５９は、積分部６４４が出力する積分信号と所定の値とを比較して１ビットデジタル信号を出力する。Ｄ型フリップフロップ６６０は、比較器６５９が出力する１ビットデジタル信号を期間Ｐ６０１の開始時にラッチしてラッチ信号を出力する。このラッチ信号は、ＤＡ変換部６４３のＤＡ切替部６４９に入力されて、基準電圧Ｖ６５０、Ｖ６５１を切り替える。入力切替部６４２、ＤＡ変換部６４３、積分部６４４および比較部６４５によりΣΔ変調器からなるアナログデジタル（ＡＤ）変換器６６１を構成している。
　フィルタ回路６４６は、ＡＤ変換器６６１の出力するパルス密度変調記号のうちの振動体６３１の共振周波数の信号の成分を抽出し、ノイズ成分が除去されたマルチビット信号を出力する。このマルチビット信号はＡＧＣ回路６４７に入力され、ＡＧＣ回路６４７の半波整流フィルタ回路により、マルチビット信号の振幅を示す振幅信号に変換する。ＡＧＣ回路６４７は、この振幅信号が大きい場合にはフィルタ回路６４６の出力するマルチビット信号の振幅を小さくして駆動回路６４８に入力する。一方、ＡＧＣ回路６４７は、この振幅が小さい場合にはマルチビット信号をその振幅を大きくして駆動回路６４８に入力する。このように、ＡＧＣ回路６４７は、振動体６３１が一定振幅で振動するようにマルチビット信号を調整する。
　駆動回路６４８は、デジタル値出力部６６２と、加積分演算部６６３と、値比較部６６５と、値切替部６６６と、フリップフロップ６６７とにより構成されるデジタルΣΔ変調器６６８を有している。デジタル値出力部６６２は２つのレベルのデジタル値の定数値を保持しており、選択的に出力する。加積分演算部６６３は、ＡＧＣ回路６４７から出力された信号とデジタル値出力部６６２の出力する信号とを加算し積分する。値比較部６６５は、加積分演算部６６３から出力された信号を比較定数値６６４と比較する。値切替部６６６は、値比較部６６５の出力に応じてデジタル値出力部６６２の出力するデジタル値を切り替える。フリップフロップ６６７は、値比較部６６５の出力する信号を所定のタイミングでラッチする。デジタルΣΔ変調器６６８によりＡＧＣ回路６４７が出力するマルチビット信号は１ビットのパルス密度変調信号に変調されて出力される。アナログフィルタ６６９はこのパルス密度変調信号のうち、センサ素子６３０を駆動するのに有害な周波数の成分をフィルタリングしてセンサ素子６３０に出力する。
　タイミング制御回路６７１はフィルタ回路６４６が出力するマルチビット信号に基づき、タイミング信号Φ６０１、Φ６０２を生成してドライブ回路６４１に出力し、タイミング信号Φ６０３、Φ６０４、Φ６０５、Φ６０６をセンス回路６８１に出力する。
　図１８はタイミング信号Φ６０３、Φ６０４、Φ６０５、Φ６０６の波形を示す。タイミング信号Φ６０３、Φ６０４、Φ６０５、Φ６０６は、ハイレベルとローレベルの２つの値を有する。期間Ｐ６０３ではタイミング信号Φ６０３がハイレベルであり他のタイミング信号Φ６０４、Φ６０５、Φ６０６がローレベルである。期間Ｐ６０４ではタイミング信号Φ６０４がハイレベルであり他のタイミング信号Φ６０３、Φ６０５、Φ６０６がローレベルである。期間Ｐ６０５ではタイミング信号Φ６０５がハイレベルであり他のタイミング信号Φ６０３、Φ６０４、Φ６０６がローレベルである。期間Ｐ６０６ではタイミング信号Φ６０６がハイレベルであり他のタイミング信号Φ６０３、Φ６０４、Φ６０５がローレベルである。タイミング信号Φ６０３、Φ６０４、Φ６０５、Φ６０６は期間Ｐ６０３、Ｐ６０４、Ｐ６０５、Ｐ６０６をこの順で連続的に規定する。
　センス回路６８１はΣΔ変調器からなるＡＤ変換器６８２および演算部６８３により構成されている。入力切替部６８４はセンサ素子６３０のセンス電極６３４と接続されてタイミング信号Φ６０４で動作するアナログスイッチ（ＳＷ）６８５と、センス電極６３５と接続されてタイミング信号Φ６０６で動作するアナログスイッチ６８６とで構成されている。入力切替部６８４は、センス電極６３４から入力された信号を期間Ｐ６０４に出力して期間Ｐ６０３、Ｐ６０５、Ｐ６０６には出力しない。また、入力切替部６８４は、センス電極６３５から入力された信号を期間Ｐ６０６に出力して期間Ｐ６０３、Ｐ６０４、Ｐ６０５には出力しない。ＤＡ切替部６８７は、基準電圧Ｖ６８８、Ｖ６８９を所定の信号により切り替えて択一的に出力する。ＤＡ出力部６９０は、コンデンサ６９１と、コンデンサ６９１の端６９１Ａに接続されたＳＷ６９２と、コンデンサ６９１の端６９１Ｂに接続されたＳＷ６９３により構成されている。ＳＷ６９２、６９３はタイミング信号Φ６０３、Φ６０５で動作して、期間Ｐ６０３、Ｐ６０５にコンデンサ６９１の電荷を放電する。コンデンサ６９１の端６９１ＡにはＤＡ切替部６８７の出力する信号が入力される。ＤＡ切替部６８７とＤＡ出力部６９０とでＤＡ変換部６９４を構成する。ＤＡ変換部６９４は期間Ｐ６０３、Ｐ６０５でコンデンサ６９１の電荷を放電し、期間Ｐ６０４、Ｐ６０６でＤＡ切替部６８７が出力する基準電圧に応じた電荷を入出力する。
　ＳＷ６９５には入力切替部６８４の出力する信号とＤＡ変換部６９４の出力する信号が入力され、期間Ｐ６０４、Ｐ６０６で出力する。積分回路６９６にはＳＷ６９５の出力する信号が入力される。積分回路６９６は、演算増幅器６９７と、演算増幅器６９７の出力端と反転入力端との間に並列に接続されたコンデンサ６９８、６９９と、コンデンサ６９８、６９９にそれぞれ直列に接続されたＳＷ７００、７０１とにより構成されている。ＳＷ７００はタイミング信号Φ６０３、Φ６０４で動作し、期間Ｐ６０３、Ｐ６０４において積分回路６９６へ入力された信号がコンデンサ６９８に積分されて積分値が保持される。ＳＷ７０１はタイミング信号Φ６０５、Φ６０６で動作し、期間Ｐ６０５、Ｐ６０６において積分回路６９６へ入力された信号がコンデンサ６９９に積分されて積分値が保持される。ＳＷ６９５と積分回路６９６により積分部７０２を構成している。
　比較部７０３は、比較器７０４と、Ｄ型フリップフロップ７０５とで構成されている。比較器７０４は、積分部７０２が出力する積分信号と所定の値とを比較して比較結果として１ビットデジタル信号を出力する。Ｄ型フリップフロップ７０５は期間Ｐ６０４、Ｐ６０６の開始時にその１ビットデジタル信号をラッチしてラッチ信号を出力する。このラッチ信号は、ＤＡ変換部６９４のＤＡ切替部６８７に入力されて基準電圧Ｖ６８８、Ｖ６８９を切り替える。入力切替部６８４、ＤＡ変換部６９４、積分部７０２および比較部７０３によりＡＤ変換器６８２を構成している。
　ＡＤ変換器６８２は上記構成により、センサ素子６３０のセンス電極６３４、６３５より出力される電荷をΣΔ変調し、１ビットデジタル信号に変換して出力する。
　ラッチ回路７０６は、ＡＤ変換器６８２の比較部７０３の比較器７０４より出力される１ビットデジタル信号をラッチするＤ型フリップフロップ７０７、７０８により構成されている。Ｄ型フリップフロップ７０７はタイミング信号Φ６０４で動作し、期間Ｐ６０４の開始時に１ビットデジタル信号をラッチする。Ｄ型フリップフロップ７０８はタイミング信号Φ６０６で動作して、期間Ｐ６０６の開始時に１ビットデジタル信号をラッチする。差分演算部７０９はＤ型フリップフロップ７０７、７０８がそれぞれラッチして出力する１ビットデジタル信号の差を演算する１ビット差分演算を置換処理により実現するものである。すなわち、Ｄ型フリップフロップ７０７、７０８が出力するラッチ信号が値「０」「０」をそれぞれ有する場合には、差分演算部７０９は値「０」の１ビット差分信号を出力する。Ｄ型フリップフロップ７０７、７０８が出力するラッチ信号が値「０」「１」をそれぞれ有する場合には、差分演算部７０９は値「－１」の１ビット差分信号を出力する。Ｄ型フリップフロップ７０７、７０８が出力するラッチ信号が値「１」「０」をそれぞれ有する場合には、差分演算部７０９は値「１」の１ビット差分信号を出力する。Ｄ型フリップフロップ７０７、７０８が出力するラッチ信号が値「１」「１」をそれぞれ有する場合には、差分演算部７０９は値「０」の１ビット差分信号を出力する。補正演算部７１０には差分演算部７０９が出力する１ビット差分信号と所定の補正値との補正演算を置換処理により実現する。すなわち、例えば、所定の補正値が「５」である場合には、補正演算部７１０は値「０」「１」「－１」を有する１ビット差分信号をそれぞれ値「０」「５」「－５」を有するマルチビット信号に置き換えて出力する。フィルタ回路７１１には補正演算部７１０より出力されるデジタル差分信号が入力され、ノイズ成分を除去するフィルタリング処理を行う。ラッチ回路７０６、差分演算部７０９、補正演算部７１０およびフィルタ回路７１１により演算部６８３を構成している。演算部６８３は、Ｄ型フリップフロップ７０７、７０８が出力する１ビットデジタル信号を期間Ｐ６０４、Ｐ６０６の開始時にラッチして、差分演算、補正演算、フィルタリング処理を行い、マルチビット信号を出力する。
　タイミング制御回路６７１は、ＰＬＬ回路７２１と、タイミング生成回路７２２、７２３と、振幅判定回路７２４とで構成されている。
　ＰＬＬ回路７２１は、ドライブ回路６４１のフィルタ回路６４６が出力するマルチビット信号の周波数を逓倍し、位相ノイズを時間的に積分することで低減して、タイミング生成回路７２２、７２３に信号を出力する。位相監視部７２６には、フィルタ回路６４６が出力するマルチビット信号を波形整形して得られた矩形波信号と分周器７２６Ａの出力する信号とが入力される。電圧制御発振器（ＶＣＯ）７２９は周波数ｆ７２９を有する発振信号Ｓ７２９を発生する。タイミング生成回路７２２は発振信号Ｓ７２９をもとにタイミング信号Φ６０１、Φ６０２を生成してドライブ回路６４１に出力する。分周器７２６Ａは発振信号Ｓ７２９を分周する。タイミング信号Φ６０２のタイミングでの、ＡＤ変換器であるドライブ回路６４１の出力する値それ自体が、タイミング信号Φ６０２と正弦波信号の中央値つまりゼロ点との位相ズレ量に応じた値となる。位相監視部７２６から出力される信号は、位相補正回路７２６Ｂを介してループフィルタからなるフィルタ回路７２７に入力され、フィルタ回路７２７は入力された信号の交流成分を低減して入力された信号を直流信号に変換する。フィルタ回路７２７の出力する信号と定電圧値とがタイミング切替部７２８に入力される。タイミング切替部７２８の一入力端は、前述したように、フィルタ回路７２７に接続されるとともに、他入力端は定電圧出力器７２８Ｄと電気的に接続されている。
　振幅判定回路７２４にはフィルタ回路６４６から出力されるマルチビット信号が入力される。振幅判定回路７２４はフィルタ回路６４６から出力されるマルチビット信号の振幅を監視する。この振幅が目標振幅以上である場合には、タイミング切替部７２８はフィルタ回路７２７の出力する信号を選択して出力する。一方、フィルタ回路６４６から出力されるマルチビット信号の振幅が目標振幅以下である場合には、タイミング切替部７２８は定電圧値を選択して出力する。
　タイミング切替部７２８の出力する電圧は電圧制御発振器７２９に入力される。電圧制御発振器７２９は入力されて電圧に応じた周波数を有する発振信号Ｓ７２９を発振する可変周波数発振器である。電圧制御発振器７２９より出力される発振信号Ｓ７２９は、分周器７２６Ａと、タイミング生成回路７２２、７２３に入力される。ＰＬＬ回路７２１の位相監視部７２６の出力する信号はジッタキャンセル値算出回路７３０に入力される。ジッタキャンセル値算出回路７３０の出力信する号は、センス回路６８１の補正演算部７１０に入力されている。
　タイミング生成回路７２２はＰＬＬ回路７２１から出力される信号をもとに、タイミング信号Φ６０１、Φ６０２を生成してドライブ回路６４１に出力する。タイミング生成回路７２３はモニタ信号の２周期間を期間Ｐ６０３、Ｐ６０４、Ｐ６０５、Ｐ６０６に分割する。タイミング生成回路７２３は、期間Ｐ６０３、Ｐ６０４、Ｐ６０５、Ｐ６０６をそれぞれ規定するタイミング信号Φ６０３、Φ６０４、Φ６０５、Φ６０６を生成してセンス回路６８１に出力する。タイミング生成回路７２２、７２３は、発振信号Ｓ７２９をもとにタイミング信号Φ６０１、Φ６０２、Φ６０３、Φ６０４、Φ６０５、Φ６０６を生成する。タイミング生成回路７２２、７２３は、タイミング信号Φ６０１、Φ６０２、Φ６０３、Φ６０４、Φ６０５、Φ６０６をもとにドライブ回路６４１とセンス回路６８１とを動作させる。
　実施の形態３における角速度センサ１００５について、次にその動作を説明する。
　センサ素子６３０の駆動電極６３２に駆動信号を加えると、振動体６３１が共振し、モニタ電極６３３に電荷が発生する。モニタ電極６３３に発生した電荷はドライブ回路６４１におけるＡＤ変換器６６１に入力され、パルス密度変調信号へと変換される。このパルス密度変調信号はフィルタ回路６４６に入力され、フィルタ回路６４６はパルス密度変調信号から振動体６３１の共振周波数の成分を抽出し、ノイズ成分を除去したマルチビット信号を出力する。
　この場合におけるＡＤ変換器６６１の動作を以下に説明する。ＡＤ変換器６６１はタイミング制御回路６７１より出力されるモニタ信号に同期して交互に繰り返される期間Ｐ６０１、Ｐ６０２をそれぞれ規定するタイミング信号Φ６０１、Φ６０２で動作する。期間Ｐ６０１ではモニタ電極６３３から出力される信号がΣΔ変調されて１ビットデジタル信号に変換される。
　期間Ｐ６０１、Ｐ６０２での角速度センサ１００５の動作を詳細に説明する。
　図１９はモニタ電極６３３に現れる信号Ｃ６３３とタイミング信号Φ６０１、Φ６０２を示す。まず、期間Ｐ６０１では、積分部６４４におけるコンデンサ６５８に保持されている積分値が比較部６４５の比較器６５９に入力され、比較器６５９が１ビットデジタル信号を出力する。比較器６５９より出力される１ビットデジタル信号は、期間Ｐ６０１の開始時にＤ型フリップフロップ６６０にラッチされ、このラッチされた信号がＤＡ変換部６４３のＤＡ切替部６４９に入力される。また、ＤＡ出力部６５２のＳＷ６５４、６５５がオンになって、コンデンサ６５３に保持されている電荷が放電される。
　次に、期間Ｐ６０２では、ＤＡ切替部６４９に入力された信号に応じて基準電圧Ｖ６５０、Ｖ６５１が切り替えられて択一的にコンデンサ６５３に入力される。ＤＡ変換部６４３は、入力された基準電圧に応じた電荷を出力する。また、入力切替部６４２がオンになり、センサ素子６３０のモニタ電極６３３より発生する電荷が入力される。さらに、積分部６４４におけるＳＷ６５６がオンになり、入力切替部６４２とＤＡ変換部６４３から出力される電荷が積分部６４４に入力される。これにより期間Ｐ６０２では、積分部６４４のコンデンサ６５８に、図１９に示される電荷Ｑ６３３とＤＡ変換部６４３より出力される電荷の総和が積分されて保持されることになる。
　期間Ｐ６０１、Ｐ６０２での以上の動作によりセンサ素子６３０のモニタ電極６３３から出力される振幅値に相当する量の電荷がΣΔ変調され、タイミング信号Φ６０１の立ち上がり時すなわち期間Ｐ６０１の開始時に１ビットデジタル信号として出力されることになる。
　以上の動作により、センサ素子６３０におけるモニタ電極６３３から出力される電荷量がＡＤ変換器６６１によりΣΔ変調されて１ビットデジタル信号として上記タイミングで出力されることになる。
　そしてまた、ドライブ回路６４１におけるフィルタ回路６４６より出力される図１９に示すマルチビット信号Ｓ６４６がＡＧＣ回路６４７の半波整流フィルタ回路に入力することにより、マルチビット信号Ｓ６４６の振幅を示す振幅信号に変換される。ＡＧＣ回路６４７は、この振幅が大きい場合にはフィルタ回路６４６の出力マルチビット信号Ｓ６４６を減衰させて駆動回路６４８に入力に入力する。一方、この振幅が小さい場合には、ＡＧＣ回路６４７は、フィルタ回路６４６の出力するマルチビット信号Ｓ６４６を増幅して駆動回路６４８に入力する。このように、ＡＧＣ回路６４７は、振動体６３１が一定振幅で振動するようにマルチビット信号の振幅を調整する。
　デジタル値出力部６６２は２つの所定の定数値を保持する。値切替部６６６は、それら２つの定数値のうちのどちらか一方の値を出力する。デジタルΣΔ変調器６６８の加積分演算部６６３には、ＡＧＣ回路６４７から出力されるマルチビット信号と、値切替部６６６より出力される定数値とを加算して積分して積分値を出力する。値比較部６６５は、加積分演算部６６３から出力される積分値を比較定数値６６４と比較して比較結果を示す信号を出力する。そして、この信号がフリップフロップ６６７により所定のタイミングでラッチされて出力される。フリップフロップ６６７の出力により値切替部６６６より出力される定数値が切り替えられる。このとき、値比較部６６５は、加積分演算部６６３の出力する値が比較定数値６６４より小さい場合にはデジタル値出力部６６２の出力する２値のうちの大きい方の値を選択して出力する。また、値比較部６６５は、加積分演算部６６３の出力する値が比較定数値６６４より大きい場合にはデジタル値出力部６６２の出力する２値のうちの小さい方の値を選択して出力する。この動作を繰り返すことにより、ＡＧＣ回路６４７が出力するマルチビット信号が１ビットのパルス密度変調信号に変調されてフリップフロップ６６７より出力される。ここで、デジタルΣΔ変調器６６８に入力される信号が例えば、１０ビット（＝±９ビット）である場合、比較定数値６６４を「０」と規定し、デジタル値出力部６６２の２値を「５１１」「－５１１」以上とすることが望ましい。
　なお、ΣΔ変調器６６８ではオーバーサンプリングを行い、その量子化ノイズを高域にノイズシェーピングするので、ＡＤ変換器６５１が出力する信号は高周波のノイズ成分を含む。しかし、センサ素子６３０はそのような高周波に応答できないので、センサ素子６３０の振動体６３１はパルス密度変調信号のサンプリング周波数でなく、オーバーサンプリングされた所定の周波数成分で振動することになる。センサ素子６３０の高周波での応答ゲインが高いと、このような高周波のノイズが問題になる場合がある。アナログフィルタ６６９は、デジタルΣΔ変調器６６８の出力信号のうち問題となる周波数の成分を低減する。これによって、さらに低ノイズで、高精度のドライブ回路６４１を実現することができる。
　質量ｍを有するセンサ素子６３０が図１７Ａに示す駆動方向Ｄ６３１に速度Ｖで屈曲振動している状態において、振動体６３１の長手方向の中心軸周りにセンサ素子６３０が角速度ωで回転すると、センサ素子６３０に以下に示すコリオリ力Ｆが発生する。
　Ｆ＝２×ｍＶ×ω
　図２０はセンサ素子６３０のセンス電極６３４から出力されるセンス信号Ｃ６３４と不要信号Ｕ６３４と、センス電極６３５から出力されるセンス信号Ｃ６３５と不要信号Ｕ６３５とを示す。コリオリ力Ｆによりセンサ素子６３０のセンス電極６３４、６３５に電荷が発生してセンス信号Ｃ６３４、Ｃ６３５が発生する。センス信号Ｃ６３４、Ｃ６３５はコリオリ力Ｆにより発生するので、モニタ電極６３３に発生する信号に対して位相が９０度進んでシフトしている。図２０に示すように、センス信号Ｃ６３４、Ｃ６３５は互いに逆相の正弦波形を有し、正極性信号と負極性信号の関係にある。
　この場合におけるＡＤ変換器６８２の動作を以下に説明する。タイミング信号Φ６０３、Φ６０４、Φ６０５、Φ６０６は、この順で連続して順次繰り返される期間Ｐ６０３、Ｐ６０４、Ｐ６０５、Ｐ６０６を規定する。ＡＤ変換器６８２は、期間Ｐ６０３、Ｐ６０４ではセンサ素子６３０におけるセンス電極６３４から出力されるセンス信号Ｃ６３４をΣΔ変調して１ビットデジタル信号に変換する。また、ＡＤ変換器６８２は、期間Ｐ６０５、Ｐ６０６ではセンス信号Ｃ６３５をΣΔ変調して１ビットデジタル信号に変換する。
　期間Ｐ６０３、Ｐ６０４、Ｐ６０５、Ｐ６０６でのＡＤ変換器６８２の動作を詳細に説明する。
　まず期間Ｐ６０３では、積分部７０２におけるコンデンサ６９８と接続されているＳＷ７００がオンになり、コンデンサ６９８に保持されている積分値が比較部７０３における比較器７０４に入力され比較結果が１ビットデジタル信号として出力される。また、ＤＡ出力部６９０におけるＳＷ６９２、６９３がオンになりコンデンサ６９１に保持されている電荷が放電される。
　次に期間Ｐ６０４では、比較部７０３の比較器７０４より出力される１ビットデジタル信号が期間Ｐ６０４の開始時にＤ型フリップフロップ７０５にラッチされ、このラッチされた信号がＤＡ変換部６９４のＤＡ切替部６８７に入力される。入力されたラッチ信号に応じて基準電圧Ｖ６８８、Ｖ６８９が切り替えられてコンデンサ６９１に入力され、入力された基準電圧に応じた電荷が出力される。入力切替部６８４ではＳＷ６８５がオンになり、センサ素子６３０のセンス電極６３４より発生する電荷が出力される。さらに、積分部７０２におけるＳＷ６９５がオンになり、入力切替部６８４とＤＡ変換部６９４から出力される電荷が積分回路６９６に入力される。これにより期間Ｐ６０４では、積分回路６９６におけるコンデンサ６９８に、図２０に示す電荷量とＤＡ変換部６９４より出力される電荷量の総和が積分されて保持される。
　上記のように、期間Ｐ６０３、Ｐ６０４での以上の動作により、センサ素子６３０のセンス電極６３４から出力される振幅値の半分に相当する電荷量がＡＤ変換器６８２でΣΔ変調される。
　同様に、期間Ｐ６０３、Ｐ６０４に続く期間Ｐ６０５、Ｐ６０６では、センサ素子６３０のセンス電極６３５から出力される振幅値の半分に相当する電荷量がＡＤ変換器６８２でΣΔ変調される。
　センス電極６３４、６３５から出力される電荷の振幅幅の半分に相当する電荷量が一つのＡＤ変換器６８２によりΣΔ変調される。ΣΔ変調された電荷量は、Ｄ型フリップフロップ７０７、７０８が出力する一対の１ビットデジタル信号として出力される。
　センサ素子６３０のセンス電極６３４、６３５から出力される電荷は、角速度に起因するコリオリ力で発生する、モニタ電極６３３に発生する信号より位相が９０度進んだセンス信号だけでなく、モニタ信号と同相の不要信号を含む。角速度によるコリオリ力Ｆで発生するセンス信号Ｃ６３４、Ｃ６３５に関して、期間Ｐ６０４、Ｐ６０６で積分回路６９６により振幅値の半分に相当する電荷量が積分される。センス電極６３４、６３５より発生する不要信号Ｕ６３４、Ｕ６３５はモニタ信号と同相であり、センス信号Ｃ６３４、Ｃ６３５と９０度だけ位相がシフトしている。センス信号Ｃ６３４、Ｃ６３５と同様に、不要信号Ｕ６３４、Ｕ６３５は期間Ｐ６０４、Ｐ６０６で積分されると、不要信号Ｕ６３４、Ｕ６３５の振幅の最大値から最小値までの区間の電荷量が積分されるので、キャンセルされて「０」となる。つまり、期間Ｐ６０４、Ｐ６０６での積分部７０２の動作により、不要信号Ｕ６３４、Ｕ６３５がキャンセルされてセンス信号Ｃ６３４、Ｃ６４５の振幅に応じた電荷量が積分される。すなわち、いわゆる同期検波処理がセンス信号Ｃ６３４、Ｃ６３５のそれぞれに対し実施される。よって、ＡＤ変換器６８２からは同期検波処理された信号がΣΔ変調され、１ビットデジタル信号に変換されて出力される。
　以上の動作により、センサ素子６３０のセンス信号Ｃ６３４、Ｃ６３５を同期検波処理しながらΣΔ変調することが可能となる。したがって、角速度センサ１００５は、同期検波された信号のデジタル値を、通常のＩＶ変換回路、位相器、同期検波回路などのアナログ回路を必要としない。したがって、角速度センサ１００５は、これらのアナログ回路を備えたセンサに比べて非常に小さな回路規模で、つまり小型で、かつ低コストで実現できる。
　次に、演算部６８３について、その動作を説明する。まず、ＡＤ変換器６８２の比較部７０３における比較器７０４より出力される１ビットデジタル信号が、タイミング信号Φ６０４で規定される期間Ｐ６０４の開始時にラッチ回路７０６のＤ型フリップフロップ７０７にラッチされる。また、ＡＤ変換器６８２の比較部７０３における比較器７０４より出力される１ビットデジタル信号が、タイミング信号Φ６０６で規定される期間Ｐ６０６の開始時にラッチ回路７０６のＤ型フリップフロップ７０８にラッチされる。
　センサ素子６３０における一対のセンス電極６３４、６３５より出力された信号の振幅値の半分に相当する電荷量はそれぞれΣΔ変調によりデジタル値に変換される。上記で説明した通り、一対のＤ型フリップフロップ７０７、７０８にラッチされた一対の１ビットデジタル信号は、それらのデジタル値である。次に、ラッチ回路７０６が出力する一対の１ビットデジタル信号が１ビット差分演算部７０９に入力され、この一対の１ビットデジタル信号の差が演算されて１ビット差分信号が出力される。期間Ｐ６０３での１ビット差分信号は、一つ前の同期における期間Ｐ６０４、Ｐ６０６でラッチされた１ビットデジタル信号の差である。この１ビット差分信号は、図２０で示す一対のセンス電極６３４、６３５より出力される信号の振幅値を示す。以上の動作により、センサ素子６３０における一対のセンス電極６３４、６３５から出力される正極性信号と負極性信号である一対の入力信号が同じ１つの積分部７０２を用いて積分される。したがって、角速度センサ１００５では、２つの積分回路で別々に積分を行うセンサよりも個々の積分回路の特性による一対の入力信号の積分結果の相対誤差への影響が大きく低減される。これと同様に、ＤＡ変換部６９４も一対の入力信号の信号処理に対し同じ１つのＤＡ変換部を用いる構成となっている。また、比較部７０３でも一対の積分値を同じ基準電圧と比較器を用いて比較を行うことにより、比較器の特性や基準電圧の変動の比較結果の相対誤差への影響が大きく低減される。角速度センサ１００５では、上記のように、一対の入力信号を１つの積分回路６９６、１つのＤＡ変換部６９４、１つの比較部７０３を用いて信号処理する。したがって、複数の積分回路と複数のＤＡ変換部と複数の比較部を用いて信号処理した場合と比べて複数の各部間の相対誤差の影響が大きく低減される。
　さらに、比較部７０３の出力信号が値「１」と値「０」からなる１ビット信号である場合、一対の入力信号の差を示す１ビット差分演算は４つの組合せに予め限定されている。４つの組合せとは、差分演算部７０９に入力される一対の比較信号が値「０」「０」の組合せと、値「０」「１」の組合せと、値「１」「０」の組合せと、値「１」「１」の組合せである。それぞれの組合せの差は値「０」「－１」「１」「０」と予め決まっている。したがって、角速度センサ１００５は、非常に簡単な回路構成で入力信号に応じた減算処理を行った結果を得ることができる１ビットデジタル演算を行うことができる。このように、減算処理を行った一対の入力信号を１つの差分信号とした後に、デジタルフィルタからなるフィルタ回路７１１によるローパス処理やデシメーション処理等の信号処理を行う。例えば、一対の入力信号をそれぞれ処理するデジタルフィルタフィルタ回路によりマルチビット化した後にマルチビットの加減算を行える演算器を用いて差分演算処理することができる。この場合に比べて、角速度センサ１００５は、差分演算部７０９やデジタルフィルタからなるフィルタ回路７１１などの演算回路を含む。これえらの演算回路は、非常に小さな回路規模で、つまり小型で、かつ低コストで構成でき、かつ高精度の信号処理を実現できる。
　次に、１ビット差分演算部７０９が出力する１ビット差分信号が補正演算部７１０に入力され、この１ビット差分信号と所定の補正値との補正演算が置換処理により行われる。１ビット差分信号の値は値「０」「１」「－１」の３値に限られる。この補正演算では、これを利用して、置換処理することにより乗算を実現して信号の補正が可能となる。例えば所定の補正値が「５」である場合に、補正演算部に入力される１ビット差分信号の値「０」「１」「－１」をそれぞれ値「０」「５」「－５」と置換処理して乗算を実現する。
　そして、フィルタ回路６４６が出力するマルチビット信号がタイミング制御回路６７１における振幅判定回路７２４と、波形整形した矩形波信号として位相監視部７２６とに入力される。振幅判定回路７２４はフィルタ回路６４６から出力されるマルチビット信号の振幅を監視している。この振幅が目標振幅の５０％以上である場合には、タイミング切替部７２８がループフィルタからなるフィルタ回路７２７の出力する信号を選択して電圧制御発振器７２９に出力する。このときＰＬＬ回路７２１は閉ループとなり、振動体６３１の駆動周波数のモニタ信号を入力信号として逓倍し、位相ノイズを時間的に積分し低減した信号を出力する。したがって、センサ素子６３０の固有駆動周波数に同期した信号がタイミング生成回路７２２、７２３に入力される。
　一方、フィルタ回路６４６から出力されるマルチビット信号の振幅が目標振幅の５０％以下である場合には、タイミング切替部７２８は定電圧値を選択して電圧制御発振器７２９に出力するように切り替わる。これにより、電圧制御発振器７２９は定電圧値に応じた固定周波数の発振信号Ｓ７２９を出力し、発振信号Ｓ７２９がタイミング生成回路７２２、７２３に入力される。
　次に、ＰＬＬ回路７２１の動作を説明する。
　ＡＤ変換器６６１に正弦波のアナログ信号を入力すると、タイミング信号Φ６０１のタイミングでサンプリングして入力されたアナログ信号の大きさに応じたデジタル値に変換され、このデジタル値が位相監視部７２６に入力される。例えば、正弦波信号の中央値はこのデジタル信号の値「０」に変換され、正弦波信号は正負のデジタル信号に変換される。位相監視部７２６は、タイミング信号Φ６０２のタイミングで入力されたデジタル値を出力する。このデジタル値は位相補正回路７２６Ｂに入力され、所定の値に補正された後、ＤＡ変換器７２５に入力される。ＤＡ変換器７２５は入力されたデジタル値をアナログ値に変換して出力する。このアナログ信号は、ループフィルタからなるフィルタ回路７２７を通して電圧制御発振器７２９に入力される。電圧制御発振器７２９は入力されたアナログ信号に応じた周波数の発振信号Ｓ７２９を出力し、発振信号Ｓ７２９がＡＤ変換器６６１のタイミング信号としてフィードバックされる。タイミング信号Φ６０２のタイミングでのＡＤ変換器６６１の出力する値それ自体が、タイミング信号Φ６０２と正弦波信号の中央値つまりゼロ点との位相ズレ量に応じた値となる。すなわち、ＡＤ変換器６６１の出力する値は一般のＰＬＬ回路における位相比較器から出力される値と同じである。
　図２１は、位相監視部７２６に入力されるアナログ信号Ｓ７２６とＤＡ変換器７２５が出力するアナログ信号Ｓ７２５を示す。図２１に示すように、位相監視部７２６の出力するデジタル値が負の場合には電圧制御発振器７２９の出力する周波数が減少する方向のアナログ信号をＤＡ変換器７２５が出力する。一方、位相監視部７２６の出力するデジタル値が正の場合には電圧制御発振器７２９の出力する周波数が増加する方向のアナログ信号をＤＡ変換器７２５が出力する。このように、ＰＬＬ回路のループとしては、ＤＡ変換器７２５の出力するアナログ信号が一定となるように、つまりタイミング信号Φ６０２のタイミングでのデジタル値が値「０」となるようにループ制御がかかることになる。これにより、ＡＤ変換器６６１のサンプリングタイミングが、入力されるアナログ信号の中央値を通るタイミングと同期するので、正確にアナログ信号の中央値つまりゼロ点と同期することが可能となるものである。
　また、位相監視部７２６は、入力されるデジタル値が所定の上限値Ｕ７２６を上回るか否かと所定の下限値Ｌ７２６を下回るか否かを監視している。位相監視部７２６はタイミング信号Φ６０２が入力されたタイミングにより出力する値を変化させる。
　図２２はＰＬＬ回路７２１の動作を示す。具体的には、タイミング信号Φ６０２が入力されてから、すなわち期間Ｐ６０２が開始してから入力されたデジタル値が所定の上限値Ｕ７２６を下回った後に次に所定の下限値Ｌ７２６を下回り、さらに下限値Ｌ７２６を上回るまでの期間をフェーズ１と規定する。そして、フェーズ１の終わりから入力されたデジタル値が所定の上限値Ｕ７２６を超えるまでをフェーズ２と規定する。フェーズ２の終わりから、次に、アナログ信号Ｓ７２６が上限値Ｕ７２６を下回るまでをフェーズ３と規定する。位相監視部７２６は、図２２に示すように、フェーズ１でタイミング信号Φ６０２が入力された場合には所定の下限値Ｌ７２６の信号を出力する。また、位相監視部７２６は、フェーズ２でタイミング信号Φ６０２が入力された場合にはタイミング信号Φ６０２のタイミングで入力されたデジタル値を出力する。また、位相監視部７２６は、フェーズ３でタイミング信号Φ６０２が入力された場合には所定の上限値Ｕ７２６の信号を出力する。そして、ＤＡ変換器７２５には、位相監視部７２６の出力するデジタル値が入力される。ＤＡ変換器７２５は、このデジタル値に応じた大きさのアナログ信号を出力する。このアナログ信号はループフィルタからなるフィルタ回路７２７に入力されて、フィルタ回路７２７でフィルタリングされる。フィルタリングされたアナログ信号が電圧制御発振器７２９に入力される。このようにして、フィルタリングされたアナログ信号によって決まる周波数を有する発振信号Ｓ７２９が電圧制御発振器７２９より出力される。位相監視部７２６が上記のようなフェーズの判定及び出力信号の上限値Ｕ７２６及び下限値Ｌ７２６を設定していることにより、一定範囲内のアナログ信号が電圧制御発振器７２９に入力される。その結果、電圧制御発振器７２９が出力する信号の周波数が制限される。これにより、ＰＬＬ回路７２１全体の動作において、入力されるアナログ信号の周波数と分周器における分周値を乗じた周波数以外の周波数でロックする、いわゆる倍周波数ロック等の誤動作を防止して、ＰＬＬ回路を所定の周波数でロックさせることができることになる。
　そしてまた、位相監視部７２６の出力する信号が入力される位相補正回路７２６Ｂでは、入力された位相比較値を所定の値分だけ増減させて出力することにより、ロックする位相をデジタル値の分解能の分だけ微調整することが可能となる。例えば、位相補正回路７２６Ｂにおいて、正の値を加算して出力したとすると、電圧制御発振器７２９は加算しない場合と比べて加算した分だけ増加した周波数を出力することになり、その結果として位相を早めた点にロックすることになる。
　位相補正回路７２６Ｂは、発振信号Ｓ７２９をもとに生成したタイミング信号Φ６０３、Φ６０４、Φ６０５、Φ６０６の位相を、発振信号Ｓ７２９のクロック分解能単位で調整できる。この位相を調整したタイミング信号Φ６０３、Φ６０４、Φ６０５、Φ６０６がセンス回路６８１に供給されて用いられる。
　さらに、ＡＤ変換器６６１においては、ＡＤ変換もしくは演算等により所定のクロック数だけ遅延が生じて出力される場合、その遅延分だけずれた位相でロックすることになる。位相監視部７２６は、タイミング信号Φ６０２のタイミングから遅延分のクロック数だけずれたタイミングでの値を出力する。この構成により、タイミング信号Φ６０２が、入力されるアナログ信号の中央値を通るタイミングと同期することができる。これにより、タイミング信号Φ６０２を正確にアナログ信号の中央値つまりゼロ点と同期させることができる。
　期間Ｐ６０１、Ｐ６０２は、ドライブ回路６４１における入力切替部６４２、ＤＡ切替部６４９、ＳＷ６５４、６５５、６５６およびＤ型フリップフロップ６６０の切替タイミングである。タイミング信号Φ６０１、Φ６０２は期間Ｐ６０１、Ｐ６０２をそれぞれ規定する。タイミング生成回路７２２は、ＰＬＬ回路７２１より出力される信号をもとにタイミング信号Φ６０１、Φ６０２を生成して出力する。期間Ｐ６０３、Ｐ６０４、Ｐ６０５、Ｐ６０６は、センス回路６８１における入力切替部６８４、ＤＡ切替部６８７、ＳＷ６９２、６９３、６９５、７００、７０１およびＤ型フリップフロップ７０５の切替タイミングとなる。タイミング信号Φ６０３、Φ６０４、Φ６０５、Φ６０６は期間Ｐ６０３、Ｐ６０４、Ｐ６０５、Ｐ６０６をそれぞれ規定する。タイミング生成回路７２３はタイミング信号Φ６０３、Φ６０４、Φ６０５、Φ６０６を生成して出力する。
　ここで、タイミング制御回路６７１から出力されるタイミング信号に位相ズレΦＰＨが発生する場合の角速度センサ１００５の動作を説明する。
　位相ズレΦＰＨは、位相監視部７２６の出力するデジタル値に相当し、リアルタイムに検出される。そして、不要信号Ｑの影響を求めるには、まず、角速度センサに角速度が印加されていない状態で、検波のタイミングに位相ズレΦＰＨがない場合の差分演算部７０９の０点出力Ｘ６０１を求める。次に、任意の固定位相だけ検波位相をずらした場合の差分演算部７０９の０点出力Ｘ６０２を求め、それらの差分（Ｘ６０２－Ｘ６０１）を算出する。このとき、不要信号Ｑが存在しなければ、０点出力Ｘ６０１、Ｘ６０２は同じであり、差分（Ｘ６０２－Ｘ６０１）はゼロとなる。
　不要信号Ｑが存在する場合には、大きさＳＱを有する不要信号Ｑの検波漏れにより、位相ズレ（ΦＰＨ×ＳＱ）が発生し、その分だけセンサ出力にドリフトが発生し、それが差分（Ｘ６０２－Ｘ６０１）として算出される。
　差分（Ｘ６０２－Ｘ６０１）の値は位相ズレΦＰＨが固定の場合、不要信号Ｑの大きさＳＱに比例した値となるので、不要信号Ｑの大きさＳＱを求めることが出来る。そして、位相ズレΦＰＨおよび不要信号Ｑにより発生する位相ズレ（ΦＰＨ×ＳＱ）のジッタノイズを以下の方法でキャンセルする。例えば、不要信号Ｑが固定の大きさＳＱを有するときに、位相監視部７２６の出力する位相ズレΦＰＨを意図的に１０ＬＳＢ分だけ発生させた場合の０点出力値の差分（Ｘ６０２－Ｘ６０１）が、１０００ＬＳＢであったとする。これは、１ＬＳＢ当りの位相ズレΦＰＨにより０点出力値が１００ＬＳＢだけ発生していることを意味する。ジッタキャンセル値算出回路７３０はジッタキャンセル係数Ｃ７３０を記憶するＲＯＭ等のメモリを有する。上記の例では、ジッタキャンセル値算出回路７３０はジッタキャンセル係数Ｃ７３０の値１００を記憶する。ジッタキャンセル値算出回路７３０はジッタキャンセル係数Ｃ７３０とリアルタイムで検出される位相ズレΦＰＨの値を乗算することで、ジッタノイズに相当する補正値ＣＡを以下の式で算出する。
　ＣＡ＝Ｃ７３０×ΦＰＨ＝１００×ΦＰＨ
　算出された補正値ＣＡをセンス回路６８１の補正演算部７１０に入力して、リアルタイムにセンス回路６８１の差分演算部７０９から出力される信号に補正値ＣＡを加算して補正することにより、ジッタノイズを補正した正確な信号を得ることができる。
　すなわち、角速度センサ１００５においては、角速度が付加されていない状態で任意の固定位相だけ検波位相をずらした状態での出力値と、検波位相ずれがない状態でのセンサ出力値との差からジッタキャンセル係数を算出する。デジタル回路において、ＰＬＬ回路の位相をずらすのは容易であるので、容易かつ正確にジッタキャンセル値を算出することができる。
　さらに、ジッタキャンセル値算出回路７３０により算出した補正値が、センス回路６８１の差分演算部７０９の後段に設けた補正演算部７１０に送られる。したがって、リアルタイムに位相ズレΦＰＨによるジッタキャンセル値を算出して、角速度センサ１００５の出力する信号のドリフトを補正することができる。
　以上のように、角速度センサ１００５は、タイミング信号のジッタにより検波の位相ズレが発生しても出力信号を変動させず、安定した出力特性を有する。
　本発明に係る角速度センサは、安定した出力特性を有し、特に航空機、車両などの移動体の姿勢制御やナビゲーションシステム等に有用である。
２３０　　センサ素子
２３２　　駆動電極
２３３　　モニタ電極
２３４　　センス電極
２４１　　ドライブ回路
２４６　　フィルタ回路
２４７　　ＡＧＣ回路
２４８　　駆動回路
２６１　　ＡＤ変換器
２８１　　センス回路
３２１　　ＰＬＬ回路
３２４　　振幅判定回路
３２６　　位相監視部
３２８　　タイミング切替部
３２９　　電圧制御発振器
３３４　　定電圧出力器
４３０　　センサ素子
４３２　　駆動電極
４３３　　モニタ電極
４３４　　センス電極
４４１　　ドライブ回路
４８１　　センス回路
５３１　　温度センサ
５３３　　デジタルローパスフィルタ
５３４　　メモリ
５３６　　温度補正回路
６３０　　センサ素子
６３２　　駆動電極
６３３　　モニタ電極
６３４　　センス電極
６４１　　ドライブ回路
６４７　　ＡＧＣ回路
６８１　　センス回路
７１０　　補正演算部
７２１　　ＰＬＬ回路
７２６　　位相監視部
７２９　　電圧制御発振器
７３０　　ジッタキャンセル値算出回路

Claims (11)

  1. 振動体と、
    前記振動体に設けられ、前記振動体に加えられた角速度に応じて信号を発生するセンス電極と、
    前記振動体に設けられ、前記振動体を振動させる駆動信号が入力される駆動電極と、
    前記振動体に設けられ、前記振動体の振動に応じた信号を発生するモニタ電極と、
    　　　定電圧を発生する定電圧出力器と、
    　　　前記モニタ信号に応じた電圧と前記定電圧とを切替えて択一的に電圧を出力するタイミング切替部と、
    　　　前記タイミング切替部から出力された前記電圧に応じた周波数を有する発振信号を出力する電圧制御発振器と、
    を含むＰＬＬ回路と、
    前記振動体を所定の振幅で振動させるように、前記電圧制御発振器が出力する前記発振信号に基づいて前記駆動電極に前記駆動信号を入力するドライブ回路と、
    前記センス電極から出力される前記信号に基づいて前記角速度を示す信号を出力するセンス回路と、
    前記ドライブ回路から出力される信号により前記振動体の振動の振幅を測定する振幅判定回路と、
    を備え、
    前記振幅判定回路で測定された前記振幅が所定の値以下である場合には、前記タイミング切替部は前記定電圧出力器が出力する前記定電圧を前記電圧制御発振器に出力してかつ起動モード信号を出力する、角速度センサ。
  2. 前記ＰＬＬ回路は前記発振信号に基づく信号の位相と前記モニタ電極から出力された信号に基づく信号の位相との位相ずれ量を検出する位相監視部をさらに含み、
    前記位相ずれ量が所定の閾値範囲外である場合に、前記タイミング切替部は位相調整モード信号を出力する、請求項１記載の角速度センサ。
  3. 前記起動モード信号は前記センス回路から出力される前記信号に冗長させて出力される、請求項１記載の角速度センサ。
  4. 振動体と、
    前記振動体に設けられ、前記振動体に加えられた角速度に応じて信号を発生するセンス電極と、
    前記振動体に設けられ、前記振動体を振動させる駆動信号が入力される駆動電極と、
    前記駆動電極に前記駆動信号を印加するドライブ回路と、
    前記センス電極から出力される信号に基づいて前記角速度を示す信号を出力するセンス回路と、
    周囲の温度に応じた信号を出力する温度センサと、
    前記センス回路から信号を前記温度センサから出力される前記信号を基に補正する温度補正回路と、
    を備え、
    前記温度補正回路は、
    　　　温度センサが出力する前記信号のオフセット調整をする温度補正演算部と、
    　　　補正値を格納するメモリと、
    　　　前記オフセット調整をされた前記信号を前記メモリから格納された補正値を読み出して、前記センス回路が出力する前記信号の温度変化による変動を補正する補正演算部と、
    を有する、角速度センサ。
  5. 前記温度補正回路は、前記オフセット調整された信号に基づく温度Ｔと、前記メモリから読み出した定数Ａ、Ｂとにより前記補正値Ｙを以下の式
    Ｙ＝（Ａ×Ｔ＋Ｂ）×Ｔ
    で求める、請求項４に記載の角速度センサ。
  6. 前記温度センサが出力する信号ノイズ成分を除去するローパスフィルタをさらに備え、
    起動時には前記ローパスフィルタの応答速度を高める、請求項４に記載の角速度センサ。
  7. 振動体と、
    前記振動体に設けられ、前記振動体に加えられた角速度に応じて信号を発生するセンス電極と、
    前記振動体に設けられ、前記振動体を振動させる駆動信号が入力される駆動電極と、
    　　　前記モニタ電極から出力される信号をアナログデジタル（ＡＤ）変換するＡＤ変換器と、
    　　　前記ＡＤ変換器から出力される信号を基に前記駆動信号を設定するＡＧＣ回路と、
    　　　前記ＡＧＣ回路から出力される信号を基に前記駆動電極に電圧を印加する駆動部と、
    を有するドライブ回路と、
    前記ドライブ回路の前記ＡＤ変換器から出力される信号を基に位相をロックし周波数を逓倍するＰＬＬ回路と、
    前記ＰＬＬ回路が出力する信号をもとにタイミング信号を生成するタイミング制御回路と、
    前記タイミング信号を用いて、前記センス電極から出力される信号に基づいて前記角速度を示す信号を出力するセンス回路と、
    前記ドライブ回路の前記ＡＤ変換器から出力される信号の位相を監視し、前記位相を示す信号を出力する位相監視部と、
    前記位相監視部の出力する前記信号を基に、前記タイミング信号の位相の変動により生じる前記センス回路が出力する信号の補正値を算出して前記センス回路に送るジッタキャンセル値算出回路と、
    を備えた角速度センサ。
  8. 前記ＰＬＬ回路は、
    　　　前記位相監視部の出力する前記信号が入力されるＤＡ変換器と、
    　　　前記ＤＡ変換器から出力される信号が入力されるフィルタ回路と、
    　　　前記フィルタ回路の出力する信号に応じた周波数の発振信号を生成する電圧制御発振器と、
    　　　前記発振信号を分周する分周回路と、
    　　　前記発振信号をもとに前記タイミング信号を生成し、前記タイミング信号をもとに前記ドライブ回路と前記センス回路とを動作させるタイミング生成回路と。
    を有する、請求項７記載の角速度センサ。
  9. 前記ＰＬＬ回路は、
    　　　前記位相監視部の出力する前記信号に所定の値を加減算することで位相を変化させる位相補正回路と、
    　　　前記位相補正回路の出力する信号が入力されるＤＡ変換器と、
    　　　前記ＤＡ変換器から出力される信号が入力されるフィルタ回路と、
    　　　前記フィルタ回路の出力する信号に応じた周波数を有する発振信号を生成する電圧制御発振器と、
    　　　前記発振信号を分周する分周回路と、
    　　　前記発振信号をもとに前記タイミング信号を生成し、前記タイミング信号をもとに前記ドライブ回路と前記センス回路とを動作させるタイミング生成回路と、
    を有する、請求項７記載の角速度センサ。
  10. 前記タイミング信号の位相は、前記ＰＬＬ回路の出力する信号のクロック分解能単位で調整でき、
    位相を調整したタイミング信号が前記センス回路に供給される、請求項７記載の角速度センサ。
  11. 前記ジッタキャンセル値算出回路は、前記位相監視部の出力する前記信号で示される前記位相と所定の値とを乗算することにより前記補正値を算出する、請求項７記載の角速度センサ。
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