以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、本実施形態に係るインクリメンタル型デルタシグマAD変換器10のブロック図の一例を示す。インクリメンタル型デルタシグマAD変換器10は、内部の回路をリセットしつつ、入力端子12から入力するアナログ信号Ainをデジタル信号Doutに変換して出力端子14から出力する。インクリメンタル型デルタシグマAD変換器10は、デジタルフィルタの演算動作を切り換えることで、デジタル信号Doutに変換する速度を向上させる。インクリメンタル型デルタシグマAD変換器10は、入力端子12と、出力端子14と、デルタシグマ変換部100と、デジタルフィルタ部190と、を備える。
入力端子12は、入力アナログ信号Ainを入力する。入力端子12は、シングルエンド入力でよく、これに代えて、差動入力であってもよい。入力端子12が差動入力の場合、当該入力端子12は、正側入力から正側信号Ainpが、負側入力から負側信号Ainnが入力する。入力端子12は、入力した入力信号Ainをデルタシグマ変換部100に供給する。
出力端子14は、入力アナログ信号Ainに応じて当該インクリメンタル型デルタシグマAD変換器10が変換したデジタル信号DOUTを出力する。出力端子14は、シングルエンド出力でよく、これに代えて、差動出力であってもよい。
デルタシグマ変換部100は、入力アナログ信号Ainをデルタシグマ変調した変調デジタル信号Yを出力する。デルタシグマ変換部100は、加算部120と、アナログ積分部130と、量子化部150と、DA変換部160と、リセット部170と、制御部180と、を有する。
加算部120は、入力端子12から入力する入力信号AinにDA変換部からのフィードバック信号を加算する。加算部120は、入力端子12が差動入力の場合、当該差動信号の正側信号Ainpおよび負側信号Ainpに、それぞれ符号の異なるフィードバック信号を加算してよい。加算部120は、加算結果をアナログ積分部130に供給する。
アナログ積分部130は、アナログ積分器を含み、加算部120の出力を積分する。アナログ積分部130は、縦続接続された複数のアナログ積分器を含んでよい。アナログ積分部130は、積分した結果を出力信号Vout(i)として量子化部150に供給する。
量子化部150は、アナログ積分部130の出力信号Vout(i)を量子化する。量子化部150は、外部から供給されるクロック信号等に応じて、アナログ積分部130の積分結果を量子化し、積分結果に応じたビットストリームを出力する。量子化部150は、1ビット量子化器またはマルチビット量子化器として機能してよい。即ち、量子化部150は、アナログ積分部130の出力信号Vout(i)を2値または多値のデジタル信号に量子化してよい。
例えば、量子化部150として1ビット量子化器を用いた場合、ビットストリームは、予め定められた数の1ビットデータ(デジタルコード)の列(シリアルデジタルコード)であり、当該デジタルコードを積算した値が入力信号Ainの振幅値に比例または略一致するデジタル値となる。量子化部150は、クロック信号毎に、出力信号Vout(i)および予め定められた閾値を比較し、当該閾値を超えたか否かに応じて、当該出力信号Vout(i)を1または0のデジタルコードに変換してよい。
また、例えば、量子化部150としてMビット量子化器を用いた場合、ビットストリームは、予め定められた数のMビットデータ(デジタルコード)の列(シリアルデジタルコード)であり、当該デジタルコードを積算した値が入力信号Ainの振幅値に比例または略一致するデジタル値となる。量子化部150は、クロック信号毎に、Mビット分の比較器により出力信号Vout(i)および予め定められたMビットの閾値を比較し、各比較器が当該閾値を超えたか否かに応じて、当該出力信号Vout(i)をMビットのデジタルコードに変換してよい。
即ち、インクリメンタル型デルタシグマAD変換器10は、入力信号Ainを一定の変換サイクル毎にデジタル値へ変換するが、量子化部150は、1変換サイクルよりも速い、外部から供給されるクロック信号等に応じて、入力信号Ainに対応するシリアルデジタルコードを出力する。このように、クロック信号に同期した複数のサンプル毎に、入力信号Ainはデジタル値へ変換され、1変換サイクルに対するサンプリング数をオーバーサンプリング比とする。即ち、シリアルデジタルコードに含まれるデジタルコードの数は、オーバーサンプリング比に等しくなる。
例えば、インクリメンタル型デルタシグマAD変換器10のオーバーサンプリング比が60の場合、量子化部150は、1変換サイクル毎に60個のデジタルコードを含むシリアルデジタルコードを出力する。量子化部150は、量子化したデジタル信号Yを変調デジタル信号としてDA変換部160およびデジタルフィルタ部190に供給する。
DA変換部160は、量子化部150の出力に基づいてフィードバック信号を出力する。DA変換部160は、量子化部150が出力するデジタル信号Yを、対応するアナログ信号にDA変換し、変換したアナログ信号をフィードバック信号として加算部120へと供給する。フィードバック信号は、予め定められた基準電圧でよい。フィードバック信号については後述する。DA変換部160は、クロック信号と同期してデジタル信号Yをアナログ信号に変換してよい。
リセット部170は、予め定められた周期毎にアナログ積分部130が保持する積分値をリセットする。また、リセット部170は、アナログ積分部130をリセットするタイミングで、デジタルフィルタ部190もリセットしてよい。リセット部170は、当該インクリメンタル型デルタシグマAD変換器10が入力信号Ainをデジタル値へ変換する毎に、アナログ積分部130およびデジタルフィルタ部190をリセットしてよい。リセット部170は、一例として、デジタル値への1変換サイクル毎に、アナログ積分部130およびデジタルフィルタ部190にリセット信号を供給してそれぞれリセットする。
制御部180は、当該インクリメンタル型デルタシグマAD変換器10の動作を制御する。制御部180は、例えば、アナログ積分部130およびデジタルフィルタ部190の動作を制御する。制御部180は、内部または外部から供給されるクロック信号等に応じて、各部の制御動作を実行してよい。また、制御部180は、クロック発振器を有して、各部の制御動作を実行してもよい。
デジタルフィルタ部190は、量子化部150が出力する変調デジタル信号をフィルタリングしたデジタル信号を、入力アナログ信号のAD変換結果として出力する。デジタルフィルタ部190は、予め定められた周期毎に、フィルタリングしたデジタル信号を出力してよい。デジタルフィルタ部190は、量子化部150から受け取ったデジタル信号Yをフィルタリングして出力する。デジタルフィルタ部190は、デジタル信号Yのビットストリームを積算する第1演算により、デジタル積分する積分フィルタとして機能してよい。この場合、デジタルフィルタ部190は、積算した値に予め定められた係数を乗じてデジタル値を演算してもよい。
また、デジタルフィルタ部190は、デジタル信号Yのビットストリームの重み付け和を演算する第2演算により、デジタル積分する演算フィルタとして機能してよい。デジタルフィルタ部190は、変調デジタル信号を積算する第1演算から、変調デジタル信号の重み付け和を演算する第2演算に切り換えてよい。デジタルフィルタ部190は、クロック信号と同期してデジタル値を演算してよい。また、デジタルフィルタ部190は、リセット部170からリセット信号を受け取ったことに応じて、積算量をリセットしてよい。
また、デジタルフィルタ部190は、ローパスフィルタを有し、量子化部150で発生する量子化ノイズを低減させてよい。また、デジタルフィルタ部190は、デシメーションフィルタを有し、サンプリング周波数を低減させてもよい。デジタルフィルタ部190は、演算結果のデジタル値を出力端子14に供給する。出力端子14は、受け取ったデジタル値を、当該インクリメンタル型デルタシグマAD変換器10のデジタル出力DOUTとして出力する。
以上のように、本実施形態に係るインクリメンタル型デルタシグマAD変換器10は、リセット部170によるアナログ積分部130およびデジタルフィルタ部190のリセットと、入力信号Ainのデジタル出力への変換とを、クロック信号に同期して繰り返す。なお、インクリメンタル型デルタシグマAD変換器10は、リセット部170によるリセット動作が無ければ、デルタシグマAD変換器として動作してよい。
図2は、本実施形態に係るアナログ積分部130の構成例を示す。図2は、加算部120から正側信号SPおよび負側信号SNによる差動信号がアナログ積分部130に入力する例を示す。アナログ積分部130は、複数のアナログ積分器と、複数のスイッチトキャパシタとを有する。図2に示すアナログ積分部130は、第1アナログ積分器210、第2アナログ積分器220、および第3アナログ積分器230の3つのアナログ積分器を有する例を示す。また、アナログ積分部130は、第1スイッチトキャパシタ240および第2スイッチトキャパシタ245の2つのスイッチトキャパシタを有する例を示す。
また、図2は、3つのアナログ積分器のそれぞれが、2つの入力端子と2つの出力端子をそれぞれ有し、差動信号を入力して差動信号を出力する例を示す。なお、アナログ積分器の2つの入力端子のうちの一方を第1入力端子とし、他方を第2入力端子とする。また、アナログ積分器の2つの出力端子のうちの一方を第1出力端子とし、他方を第2出力端子とする。
アナログ積分器は、アナログ増幅器、帰還キャパシタ、およびリセットスイッチをそれぞれ含む。図2は、第1アナログ積分器210が、第1アナログ増幅器212、正側帰還キャパシタCi1p、負側帰還キャパシタCi1n、正側リセットスイッチ214、および負側リセットスイッチ216を含む例を示す。また、第2アナログ積分器220が、第2アナログ増幅器222、正側帰還キャパシタCi2p、負側帰還キャパシタCi2n、正側リセットスイッチ224、および負側リセットスイッチ226を含み、また、第3アナログ積分器230が、第3アナログ増幅器232、正側帰還キャパシタCi3p、負側帰還キャパシタCi3n、正側リセットスイッチ234、および負側リセットスイッチ236を含む例を示す。
アナログ増幅器は、正側入力端子および負側入力端子に入力される信号を増幅してそれぞれ出力する。アナログ増幅器は、例えば、差動入力型の増幅回路である。また、アナログ増幅器は、シングルエンド出力でよく、これに代えて、差動出力もよい。アナログ増幅器は、一例として、OPアンプである。図2は、第1アナログ増幅器212、第2アナログ増幅器222、および第3アナログ増幅器232、の3つのアナログ積分器が、差動入力および差動出力のアナログ増幅器をそれぞれ含む例を示す。なお、図2において、アナログ増幅器の正側入力端子は、アナログ積分器の第1入力端子に、負側入力端子は、第2入力端子に接続されるものとする。
帰還キャパシタのそれぞれは、入力信号に応じた電荷を順次蓄積する。帰還キャパシタは、例えば、1サンプリング毎に、前段から後段へと電荷を順次蓄積する。一例として、正側信号SPに応じて、第1クロックにおいて正側帰還キャパシタCi1pに蓄積された電荷は、次の第2クロックにおいて正側帰還キャパシタCi2pで蓄積され、次の第3クロックにおいて正側帰還キャパシタCi3pで蓄積される。同様に、負側信号SNに応じて、第1クロックにおいて負側帰還キャパシタCi1nに蓄積された電荷は、次の第2クロックにおいて負側帰還キャパシタCi2nで蓄積され、次の第3クロックにおいて負側帰還キャパシタCi3nで蓄積される。
リセットスイッチは、リセット部170からの指示に応じて、帰還キャパシタに蓄積された電荷を放電させてアナログ積分器をそれぞれリセットする。リセットスイッチは、例えば、リセット部170から供給されるリセット信号に応じて、帰還キャパシタの端子間を接続し、蓄積された電荷を放電させる。図2の例は、リセット部170からの指示に応じて、正側リセットスイッチ214、負側リセットスイッチ216、正側リセットスイッチ224、負側リセットスイッチ226、正側リセットスイッチ234、および負側リセットスイッチ236がそれぞれオン状態に切り換わり、第1アナログ増幅器212、第2アナログ増幅器222、および第3アナログ増幅器232をリセットする。
スイッチトキャパシタは、アナログ積分器の間に設けられ、前段に接続されたアナログ積分器に蓄積された電荷を後段に接続されたアナログ積分器へとそれぞれ伝達する。スイッチトキャパシタは、充放電用のキャパシタと、当該キャパシタの前段および後段に設けられるスイッチを含む。前段のスイッチは、キャパシタの一方の端子の接続先を、スイッチトキャパシタの前段回路および基準電位のいずれかに切り換える。後段のスイッチは、キャパシタの他方の端子の接続先を、スイッチトキャパシタの後段回路および基準電位のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として0Vである。
スイッチトキャパシタは、例えば、一のクロックにおいて、キャパシタの一方の端子が前段のアナログ積分器に接続され、キャパシタの他方の端子が基準電位と接続されることで、前段に接続されるアナログ積分器の出力電荷を当該キャパシタが充電する。この場合、スイッチトキャパシタは、次のクロックにおいて、キャパシタの一方の端子が基準電位に接続され、キャパシタの他方の端子が後段のアナログ積分器と接続されることで、当該キャパシタが充電した電荷を後段のアナログ積分器へと放電する。
図2は、第1スイッチトキャパシタ240が、第1アナログ積分器210および第2アナログ積分器220の間に接続される例を示す。第1スイッチトキャパシタ240は、前段スイッチ242および後段スイッチ244を用いて、前段の正側帰還キャパシタCi1pに蓄積された電荷を、キャパシタCs2pが充電して、後段の正側帰還キャパシタCi2pへと放電して伝達する。この場合、同様に、第1スイッチトキャパシタ240は、前段の負側帰還キャパシタCi1nに蓄積された電荷を、キャパシタCs2nが充電して、後段の負側帰還キャパシタCi2nへと放電して伝達する。
また、図2は、第2スイッチトキャパシタ245が、第2アナログ積分器220および第3アナログ積分器230の間に接続される例を示す。第2スイッチトキャパシタ245は、前段スイッチ246および後段スイッチ248を用いて、前段の正側帰還キャパシタCi2pに蓄積された電荷を、キャパシタCs3pが充電して、後段の正側帰還キャパシタCi3pへと放電して伝達する。この場合、同様に、第2スイッチトキャパシタ245は、前段の負側帰還キャパシタCi2nに蓄積された電荷を、キャパシタCs3nが充電して、後段の負側帰還キャパシタCi3nへと放電して伝達する。
以上のように、アナログ積分部130は、複数のアナログ積分器が直列に接続され、正側信号SPおよび負側信号SNを、クロック毎に前段のアナログ積分器から後段のアナログ積分器へと電荷を順次蓄積して伝達する。アナログ積分部130は、最も後段のアナログ積分器の帰還キャパシタに蓄積された電荷を、量子化部150へと出力する。
例えば、図2に示すアナログ積分部130は、3段のアナログ積分器を有するので、第1クロックで第1アナログ積分器210に蓄積された電荷は、第3クロックで第3アナログ積分器230に伝達されて量子化部150へと出力される。また、後述するように、アナログ積分部130がフィードフォワード部を有する場合、最も後段のアナログ積分器は、フィードフォワード部を介して量子化部150へと出力する。
また、制御部180は、アナログ積分部130に制御信号を供給して、このようなアナログ積分部130の動作を実行させる。制御部180は、一例として、予め定められた周波数のクロック信号を発生するクロック発振器を有し、アナログ積分部130にクロック信号を供給する。また、制御部180は、アナログ積分部130へのクロック信号の供給を停止して、アナログ積分部130の積分動作を停止させてよい。
なお、図2は、アナログ積分部130が3つのアナログ積分器を有する例を説明したが、これに代えて、アナログ積分部130は、2つ、または4以上のアナログ積分器を有してもよい。この場合、スイッチトキャパシタは、アナログ積分器の数に応じて、アナログ積分部130に1または3以上設けられてよい。
以上の本実施形態に係るインクリメンタル型デルタシグマAD変換器10は、入力するアナログ信号を積分し、積分結果の量子化結果に応じて、当該入力するアナログ信号に基準電圧を加算または減算するフィードバック制御を実行する。これにより、インクリメンタル型デルタシグマAD変換器10は、入力するアナログ信号に応じたシリアルデジタルコードを精度よく出力することができる。また、インクリメンタル型デルタシグマAD変換器10は、このようなシリアルデジタルコードをデジタル処理して、アナログ信号に応じたデジタル信号を精度よく出力することができる。
インクリメンタル型デルタシグマAD変換器10は、デルタシグマAD変換器とは異なり、一定の周期でアナログ積分部130に蓄積された電荷を放電してリセットする。これにより、一の変換サイクルにおいて変換されたデジタル値は、一の変換サイクルとは異なるサイクルで蓄積された電荷の影響を受けることなく、アナログ入力信号の値をより正確に変換した値にすることができる。
本実施形態のインクリメンタル型デルタシグマAD変換器10は、デジタルフィルタ部190が変調デジタル信号を積算する第1演算から、変調デジタル信号の重み付け和を演算する第2演算に切り換えることにより、AD変換結果の出力タイミングを調整する。このような調整動作を説明する前に、まず、インクリメンタル型デルタシグマAD変換器10が第1演算だけを実行した場合の動作について説明する。
図3は、本実施形態に係るインクリメンタル型デルタシグマAD変換器10のタイミングチャートの第1例を示す。図3は、時間軸方向に、各部が処理するデータまたは各部のタイミング信号を示す。
例えば、「CONV CLK」と示した信号波形は、インクリメンタル型デルタシグマAD変換器10の変換周期を示す。一例として、「CONV CLK」がハイ電位の場合に、リセット部170からリセット信号が各部に供給される。また、「CONV CLK」がロー電位の場合に、デルタシグマ変換部100およびデジタルフィルタ部190がクロック信号に応じて動作し、AD変換動作が実行される。なお、本実施形態において、「CONV CLK」がロー電位となる期間を、コンバージョン周期とする。
図3の「CLK」と示した信号波形は、クロック信号を示す。例えば、アナログ積分部130は、リセット部170からリセット信号を受け取ってから、1番目のクロック信号に応じて積分動作を開始し、2番目のクロック信号以降において、積分結果Vout(1)を出力し始める。
図3の「Y」と示したデータ列は、量子化部150がクロック信号に応じてアナログ積分部130の積分結果Vout(i)を量子化したデジタル信号を示す。量子化部150は、2番目のクロック信号から、デジタル信号をD(1)、D(2)、・・・と、順次出力する。即ち、Y(i)=D(i)である。ここで、図3は、1変換サイクルにおいて、量子化部150がj個のデジタル信号を出力する例を示す。
デジタルフィルタ部190は、量子化部150から順次受け取るj個のデジタル信号を積算(デジタル積分)する第1演算を実行する。図3の「DIGINT1」、「DIGINT2」、および「DIGINT3」は、デジタルフィルタ部190が実行する第1演算のクロック毎の積算過程の一例を示す。なお、図3は、アナログ積分部130が3つの積分器を有することに対応して、「DIGINT1」、「DIGINT2」、および「DIGINT3」の3つのデータ列を用いて3回のデジタル積分を実行する例を示す。
例えば、「DIGINT1」で示すデータ列は、クロック信号に応じて、量子化部150が出力するデジタル信号を積算する。即ち、「DIGINT1」のデータ列をI1(k)とすると、I1(k)は、量子化部150が出力するデジタル信号D(k)を積算する次式で示すことができる。なお、一例として、初期値I1(1)=D(1)である。
(数1)
I1(k)=I1(k−1)+D(k)
同様に、「DIGINT2」で示すデータ列は、「DIGINT1」で示すデータ列を積算し、「DIGINT3」で示すデータ列は、「DIGINT2」で示すデータ列を積算する。即ち、「DIGINT2」のデータ列をI2(k)、「DIGINT3」のデータ列をI3(k)とすると、In(k)は、次式で示すことができる。
(数2)
In(k)=In(k−1)+In−1(k)
ここで、n=2、3であるが、(数2)式のnの値は、アナログ積分部130が有する積分の個数Lと略同一の数でよい。即ち、デジタルフィルタ部190は、L個のデータ列を用いてデジタル積分を実行してよい。また、(数1)、(数2)式のkの値は、デジタルフィルタ部190の1回のデジタル積分で実行する積算回数を示す。図3は、1変換サイクルにおいて量子化部150がj個のデジタル信号を出力することに応じて、デジタルフィルタ部190が1回のデジタル積分でj回の積算を実行する例を示す。
このように、デジタルフィルタ部190は、リセット部170からリセット信号を受け取ってから、2番目のクロック信号において第1演算を開始し、L回のデジタル積分を実行する。したがって、デジタルフィルタ部190は、j+L+1番目のクロック信号において、積分結果IL(j)を算出する。図5は、デジタルフィルタ部190が、j+4番目のクロック信号において、積分結果I3(j)を算出した例を示す。
インクリメンタル型デルタシグマAD変換器10は、積分結果I3(j)を、1変換サイクルの変換結果として、出力端子14からデジタル信号DOUTとして出力する。図3の「DOUT」と示したデータ列は、デジタル信号DOUTが出力するタイミングの一例を示す。即ち、図3は、第1演算を用いたデジタルフィルタ部190により、インクリメンタル型デルタシグマAD変換器10が、j+5番目のクロック信号において積分結果I3(j)をデジタル信号DOUTとして出力する例を示す。
これに対して、デジタルフィルタ部190が第1演算および第2演算を用いることにより、インクリメンタル型デルタシグマAD変換器10は、積分結果I3(j)の出力タイミングを調整することができる。例えば、デジタルフィルタ部190は、j+1番目以降のクロック信号において、第1演算に代えて、予め定められた第2演算を実行して、積分結果の出力タイミングを早める。
デジタルフィルタ部190は、一例として、デルタシグマ変換部100がフィルタリングすべき信号として最後にデジタルフィルタ部190に変調デジタル信号を供給する第1タイミングから第2演算に切り換え、AD変換結果の出力タイミングを調整する。ここで、図3の例における第1タイミングは、j+2番目のクロック信号のタイミングに相当する。即ち、デジタルフィルタ部190は、j+2番目のクロック信号において、デジタル重み付け和に切り換える。量子化部150は、j+1番目のクロック信号において、D(1)からD(j)の1変換サイクルで積算すべきj個のデータを出力する。
即ち、デジタルフィルタ部190は、j+1番目のクロック信号において積分すべきデータを全て取得できるので、適切な演算を用いることにより、次のj+2番目のクロック信号において積分結果を算出することができる。デジタルフィルタ部190は、一例として、次式に示すデジタル重み付け和を実行することで、積分結果I3(j)を算出することができる。なお、次式は、アナログ積分部130のアナログ積分器の数Lが3の場合の例を示す。
(数3)
I3(j)=I3(j−1)+I2(j)
={I3(j−2)+I2(j−1)}+{I2(j−1)+I1(j)}
={I3(j−3)+I2(j−2)}+2{I2(j−2)+I1(j−1)}
+{I1(j−1)+D(j)}
=I3(j−3)+3・I2(j−2)+3・I1(j−1)+D(j)
図3に示すように、I3(j−3)、I2(j−2)、I1(j−1)、およびD(j)は、いずれもデジタルフィルタ部190がj+1番目のクロック信号において取得するデジタル値であるから、j+2番目のクロック信号において(数3)式を演算することができる。デジタルフィルタ部190が以上の演算を実行した例を図4に示す。
図4は、本実施形態に係るインクリメンタル型デルタシグマAD変換器10のタイミングチャートの第2例を示す。図4に示すタイミングチャートの第2例において、図3に示されたタイミングチャートの第1例の動作と略同一のものには同一の符号を付け、説明を省略する。デジタルフィルタ部190は、j+1番目のクロック信号において、デジタル値I3(j−3)、I2(j−2)、I1(j−1)、およびD(j)を取得する。したがって、デジタルフィルタ部190は、(数3)式のデジタル重み付け和を用いることで、j個のデータのデジタル積分の結果を算出できる。図4は、デジタルフィルタ部190がj+2番目のクロック信号において、積分結果I3(j)を出力する例を示す。
なお、(数3)式は、L=3の場合に用いることができる重み付け和の例であり、Lの値に応じて、重み付け和の式は(数3)式とは異なる式となる。即ち、デジタルフィルタ部190は、デジタル重み付け部の重みを、複数のアナログ積分器の個数Lに応じた重みにして、AD変換結果の出力タイミングを早くする。
以上の本実施形態に係るデジタルフィルタ部190は、j+2番目のクロック信号において、第1演算から第2演算に切り換えた例を説明したが、これに限定されることはない。例えば、デジタルフィルタ部190は、j+3番目のクロック信号において、次式で示す第2演算に切り換えてもよい。
(数4)
I3(j)=I3(j−1)+I2(j)
={I3(j−2)+I2(j−1)}+{I2(j−1)+I1(j)}
=I3(j−2)+2・I2(j−1)+I1(j)
このように、デジタルフィルタ部190は、デジタル重み付け和を用いることで、デジタル積分の算出結果の出力タイミングを早めることができる。したがって、本実施形態に係るインクリメンタル型デルタシグマAD変換器10は、図1に示すインクリメンタル型デルタシグマAD変換器10と略同一の精度のデジタル変換結果をより早く出力させることができる。
なお、(数3)式および(数4)式は、アナログ積分部130が3つのアナログ積分器を有する例であり、インクリメンタル型デルタシグマAD変換器10が出力タイミングを調節できる範囲は2クロックに限定されることはない。即ち、アナログ積分部130がL個のアナログ積分器を有する場合、本実施形態に係るインクリメンタル型デルタシグマAD変換器10は、L−1のクロック数の範囲で出力タイミングを調節することができる。
即ち、デジタルフィルタ部190は、第1タイミングの1つ後のタイミングから、第1演算だけでフィルタリングした場合の出力タイミングの1つ前のタイミングまでのうち、いずれかのタイミングで、AD変換結果を出力することができる。この場合、重み付け和の重みは、アナログ積分部130が有するアナログ積分器の個数と、調節するクロック数とに応じた重みが用いられる。
このような動作については、製品のコストにほとんど影響を当てないので、インクリメンタル型デルタシグマAD変換器10は、コストを増加させずに、変換結果の出力タイミングを調節して1変換サイクルを短縮することができる。即ち、本実施形態のインクリメンタル型デルタシグマAD変換器10によれば、コスト、分解能、および精度等を保ったまま、高速なAD変換を実現することができる。
以上のインクリメンタル型デルタシグマAD変換器10は、入力信号をそのままデジタル信号に変換する例を説明したが、これに限定されることはない。インクリメンタル型デルタシグマAD変換器10は、入力信号をサンプリングするサンプルホールド部を更に備えてよい。また、インクリメンタル型デルタシグマAD変換器10は、量子化部150のデジタル出力を、より高速にアナログ入力信号を反映させたものにすべく、フィードフォワード回路を備えてもよい。このようなインクリメンタル型デルタシグマAD変換器10について、次に説明する。
図5は、本実施形態に係るインクリメンタル型デルタシグマAD変換器10の変形例を示す。本変形例のインクリメンタル型デルタシグマAD変換器10において、図1に示されたインクリメンタル型デルタシグマAD変換器10の動作と略同一のものには同一の符号を付け、説明を省略する。インクリメンタル型デルタシグマAD変換器10は、サンプルホールド部110およびフィードフォワード部140を更に備える。
サンプルホールド部110は、入力するアナログ信号の振幅値をサンプリングして、サンプリングした値を保持(ホールド)する。サンプルホールド部110は、1変換サイクルにおいて、1回のサンプリングとホールド、1回のサンプリングと複数回のホールド、または、複数回のサンプリングとホールドを実行してよい。サンプルホールド部110は、クロック信号等に同期して、サンプリングおよびホールドを繰り返してよい。ここで、クロック信号の周波数は、入力信号の周波数と比較して数倍から数十倍程度以上の周波数であることが望ましく、この場合、サンプルホールド部110は、入力するアナログ信号をオーバーサンプリングすることになる。
なお、このようなクロック信号は、当該インクリメンタル型デルタシグマAD変換器10の内部または外部に設けられたクロック信号発生部で発生し、当該インクリメンタル型デルタシグマAD変換器10の内部の各部に供給される。一例として、このようなクロック信号を制御部180が供給する。図5は、サンプルホールド部110が入力するアナログ信号Ainをサンプリングし、ホールドした値を出力する例を示す。サンプルホールド部110は、ホールドした値を加算部120に出力する。サンプルホールド部110については、後に説明する。
フィードフォワード部140は、複数のアナログ積分器のそれぞれの積分結果のうちの一部を量子化部150へと伝達する。また、フィードフォワード部140は、入力アナログ信号を量子化部150へと伝達する。フィードフォワード部140は、複数のアナログ積分器の出力の一部と、入力アナログ信号とを、アナログ積分部130のアナログ出力に含めて伝達してよい。
例えば、図2に示すアナログ積分部130を有するデルタシグマ変換部100が、このようなフィードフォワード部140を有する場合を考える。この場合、第1アナログ積分器210の出力信号INT10PおよびINT10Nと、第2アナログ積分器220の出力信号INT20PおよびINT20Nとが、フィードフォワード部140によって量子化部150に伝達される。このようなフィードフォワード部140について、後に説明する。
図6は、本実施形態に係るサンプルホールド部110およびDA変換部160の構成例を示す。図6に示すサンプルホールド部110およびDA変換部160は、図5に示したサンプルホールド部110のより詳細な構成例を示す。なお、図6は、サンプルホールド部110に差動信号が入力される例を示す。
サンプルホールド部110は、1または複数のスイッチトキャパシタを含み、インクリメンタル型デルタシグマAD変換器10に入力する入力信号AINPおよびAINNをサンプリングする。サンプルホールド部110は、オーバーサンプリング比Nと略同一の数のスイッチトキャパシタを含んでよい。複数のスイッチトキャパシタは、キャパシタCs1pjと、キャパシタCs1njと、各キャパシタの前段および後段に切換スイッチをそれぞれ有する。なお、jは、1からmまでの自然数とし、mは、オーバーサンプリング比Nと略同一の値とする。
キャパシタCs1pjの前段のスイッチは、キャパシタCs1pjの一方の端子を、アナログ信号AINPが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタCs1pjの後段のスイッチは、キャパシタCs1pjの他方の端子を、基準電位および加算部120のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として0Vである。
同様に、キャパシタCs1njの前段のスイッチは、キャパシタCs1njの一方の端子を、アナログ信号AINNが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタCs1njの後段のスイッチは、キャパシタCs1njの他方の端子を、基準電位および加算部120のいずれかに切り換える。
制御部180は、このようなサンプルホールド部110の複数のスイッチトキャパシタに信号φtをそれぞれ供給して制御する。制御部180は、例えば、第2タイミング(一例として、信号φtがハイ電位)において、キャパシタCs1pjの一方の端子を入力端子AINPに接続させ、他方の端子を基準電位に接続させて、正側のアナログ入力信号を充電する。この場合、制御部180は、第2タイミングにおいて、キャパシタCs1njの一方の端子を入力端子AINNに接続させ、他方の端子を基準電位に接続させて、負側のアナログ入力信号を充電する。
本実施形態において、このような第2タイミングを、トラッキング周期とする。即ち、制御部180は、予め定められたトラッキング周期において複数のスイッチトキャパシタに入力信号をそれぞれ充電させる。
また、制御部180は、j番目のキャパシタCs1njを、トラッキング周期からj番目にずれたタイミング(信号φijがハイ電位)において、一方の端子を基準電位に接続させ、他方の端子を加算部120に接続させ、充電した正側のアナログ入力信号をアナログ積分部130へと順次放電する。同様に、制御部180は、j番目のキャパシタCs1pjを、第2タイミングからj番目にずれたタイミングにおいて、一方の端子を基準電位に接続させ、他方の端子を加算部120に接続させ、充電した負側のアナログ入力信号をアナログ積分部130へと順次放電する。
本実施形態において、このように制御部180が複数のスイッチトキャパシタを放電させるタイミングを、コンバージョン周期とする。即ち、制御部180は、予め定められたコンバージョン周期において複数のスイッチトキャパシタに充電した電荷をアナログ積分部130に順次転送させる。ここで、1変換サイクル(第1周期)は、トラッキング周期およびコンバージョン周期の和である。
また、複数のスイッチトキャパシタは、第1周期において、N回のサンプリングを実行し、N回のサンプリング結果を出力してよい。また、サンプルホールド部110は、第1周期に対するサンプリング数の比であるオーバーサンプリング比Nと、同数のスイッチトキャパシタを有してよい。この場合、N個のスイッチトキャパシタは、アナログ積分部130への電荷の転送動作を、コンバージョン周期内で完了させるように、順次実行してよい。なお、スイッチトキャパシタの数Nは、1変換サイクルにおいて量子化部150が出力するデジタル信号の数jと同一であってよい。
制御部180は、一例として、複数のスイッチトキャパシタを、第1クロックにおいてそれぞれアナログ入力信号を充電させ、第1クロック以降の対応するクロック信号に応じて、充電したアナログ入力信号をアナログ積分部130へと順次放電させる。これにより、サンプルホールド部110は、第1クロックにおいて複数のスイッチトキャパシタがそれぞれサンプリングした略同一のアナログ値を、第1クロック以降において、入力アナログ信号としてデルタシグマ変換部100へと順次供給することができる。即ち、サンプルホールド部110は、アナログ信号が高速に変化しても、一のタイミングの値を保持してデジタル値へと変換することができる。
DA変換部160は、第1基準電圧REFPと、第2基準電圧REFNと、キャパシタCfbpと、キャパシタCfbnと、第1スイッチ部162と、第2スイッチ部164と、第3スイッチ部166と、を有する。第1基準電圧REFPおよび第2基準電圧REFNは、絶対値が略同一の電圧値を有し、極性が互いに逆となる電圧をそれぞれ出力する。一例として、第1基準電圧REFPは、正極性の電圧を出力し、第2基準電圧REFNは、負極性の電圧を出力する。
第1スイッチ部162は、キャパシタCfbpの一方の端子を、第1基準電圧REFPおよび基準電位のいずれかに切り換える。また、第1スイッチ部162は、キャパシタCfbnの一方の端子を、第2基準電圧REFNおよび基準電位のいずれかに切り換える。例えば、制御部180が供給する信号φsがハイ電位のタイミングにおいて、キャパシタCfbpの一方の端子は第1基準電圧REFPに接続し、キャパシタCfbnの一方の端子は第2基準電圧REFNに接続する。この場合、制御部180が供給する信号φiがハイ電位のタイミングにおいて、キャパシタCfbpの一方の端子およびキャパシタCfbnの一方の端子は、基準電位に接続する。
第2スイッチ部164は、キャパシタCfbpおよびキャパシタCfbnの他方の端子を、基準電位に接続するか否かを切り換える。第2スイッチ部164は、例えば、信号φsがハイ電位のタイミングにおいて、キャパシタCfbpおよびキャパシタCfbnの他方の端子は基準電位に接続し、信号φiがハイ電位のタイミングにおいて、当該他方の端子および基準電位の電気的接続を切断する。制御部180は、第1スイッチ部162および第2スイッチ部164を制御して、信号φsがハイ電位のタイミングにおいて、キャパシタCfbpおよびキャパシタCfbnと対応する基準電圧とをそれぞれ接続し、基準電圧およびキャパシタの容量に応じた電荷を充電する。
第3スイッチ部166は、キャパシタCfbpおよびキャパシタCfbnの他方の端子を、加算部120に接続するか否かを切り換える。第3スイッチ部166は、例えば、信号φiがハイ電位のタイミングにおいて、キャパシタCfbpおよびキャパシタCfbnの他方の端子を加算部120に接続し、信号φsがハイ電位のタイミングにおいて、当該他方の端子および加算部120の電気的接続を切断する。制御部180は、第3スイッチ部166を制御して、第1基準電圧REFPおよび第2基準電圧REFNに応じてキャパシタCfbpおよびキャパシタCfbnにそれぞれ充電された電荷を加算部120にそれぞれ供給する。
また、第3スイッチ部166は、量子化部150から供給されるデジタル信号Yに応じて、キャパシタCfbpおよびキャパシタCfbnの他方の端子の接続先を切り換える。ここで、キャパシタCfbpおよびキャパシタCfbnの接続先である加算部120は、サンプルホールド部110から受け取る差動信号に対応して、当該差動信号の正側信号および負側信号にそれぞれフィードバック信号を伝送する経路を有する。
第3スイッチ部166は、例えば、デジタル信号Yのデジタルコードが「0」の場合、キャパシタCfbpに充電された第1基準電圧REFPに応じた電荷を、差動信号の正側信号に加算させるように接続を切り換える。この場合、第3スイッチ部166は、キャパシタCfbnに充電された第2基準電圧REFNに応じた電荷を、差動信号の負側信号に加算させるように接続を切り換える。一例として、「0」のデジタルコードに応じて信号φipがハイ電位となった場合、第3スイッチ部166は、当該タイミングにおいて、キャパシタCfbpの他方の端子を正側信号の伝送線路に接続し、キャパシタCfbnの他方の端子を負側信号の伝送線路に接続する。
また、第3スイッチ部166は、例えば、デジタル信号Yのデジタルコードが「1」の場合、キャパシタCfbpに充電された第1基準電圧REFPに応じた電荷を、差動信号の負側信号に加算させるように接続を切り換える。この場合、第3スイッチ部166は、キャパシタCfbnに充電された第2基準電圧REFNに応じた電荷を、差動信号の正側信号に加算させるように接続を切り換える。一例として、「1」のデジタルコードに応じて信号φinがハイ電位となった場合、第3スイッチ部166は、当該タイミングにおいて、キャパシタCfbpの他方の端子を負側信号の伝送線路に接続し、キャパシタCfbnの他方の端子を正側信号の伝送線路に接続する。
このように、DA変換部160は、量子化部150が出力するデジタル信号「0」に応じて、正の基準電圧に応じたアナログ信号をフィードバック信号として加算部120に出力し、当該フィードバック信号を差動信号に加算させる。また、DA変換部160は、量子化部150が出力するデジタル信号「1」に応じて、負の基準電圧に応じたアナログ信号をフィードバック信号として加算部120に出力し、当該フィードバック信号を差動信号に加算させる。
以上のように、制御部180は、サンプルホールド部110およびDA変換部160を制御することにより、基準電圧を加算または減算するフィードバック信号を入力アナログ信号に重畳して、アナログ積分部130に供給する。図6は、加算部120からアナログ積分部130に供給する正側信号をSP、負側信号をSNとした。このように、インクリメンタル型デルタシグマAD変換器10は、サンプルホールド部110を備えることにより、高速なアナログ信号等をサンプリングしてデジタル信号に変換することができる。
図7は、本実施形態に係るフィードフォワード部140の構成例を示す。フィードフォワード部140は、第1フィードフォワード部250、第2フィードフォワード部260、第3フィードフォワード部270、および第4フィードフォワード部280を有する。フィードフォワード部140は、制御部180によって制御されてよい。
第1フィードフォワード部250は、一または複数のスイッチトキャパシタを含み、インクリメンタル型デルタシグマAD変換器10に入力するアナログ信号AINPおよびAINNを、量子化部150へと伝達する。図7は、第1フィードフォワード部250が、複数のスイッチトキャパシタを含む例を示す。第1フィードフォワード部250は、オーバーサンプリング比Nと同一の数のスイッチトキャパシタを含んでよい。第1フィードフォワード部250が含む一のスイッチトキャパシタは、一例として、第1FFスイッチ252、キャパシタC0ffpj、およびキャパシタC0ffnjを含む。なお、jは、1からオーバーサンプリング比N(一例として、60)までの自然数とした。
第1FFスイッチ252は、例えば、制御部180の制御信号に応じて、キャパシタC0ffpjの一方の端子を、アナログ信号AINPが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタC0ffpjの他方の端子は、量子化部150に接続される。キャパシタC0ffpjは、一例として、第2タイミングにおいて、一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタC0ffpjは、第2タイミングからj番目にずれたタイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を量子化部150へと放電する。
第1FFスイッチ252は、同様に、制御部180の制御信号に応じて、キャパシタC0ffnjの一方の端子を、アナログ信号AINNが入力する入力端子および基準電位のいずれかに切り換える。キャパシタC0ffnjは、第2タイミングにおいて、一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタC0ffnjは、第2タイミングからj番目にずれたタイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を量子化部150へと放電する。即ち、複数のスイッチトキャパシタは、第1クロックにおいてそれぞれアナログ入力信号を充電し、第1クロック以降の対応するクロック信号に応じて、充電したアナログ入力信号を量子化部150へと順次放電する。
第2フィードフォワード部260は、スイッチトキャパシタを含み、第1アナログ積分器210が出力する信号(一例として、INT10PおよびINT10N)を、量子化部150へと伝達する。第2フィードフォワード部260は、一例として、第2FFスイッチ262、キャパシタC1ffp、およびキャパシタC1ffnを含む。
第2FFスイッチ262は、制御部180の制御信号に応じて、正側のキャパシタC1ffpの一方の端子を、第1アナログ積分器210が信号INT10Pを出力する第1出力端子および基準電位のいずれかに切り換える。また、キャパシタC1ffpの他方の端子は、量子化部150に接続される。例えば、キャパシタC1ffpは、第1クロックにおいて、一方の端子が出力端子に接続され、信号INT10Pを充電する。そして、キャパシタC1ffpは、第2クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部150へと放電する。
第2FFスイッチ262は、同様に、制御部180の制御信号に応じて、負側のキャパシタC1ffnの一方の端子を、第1アナログ積分器210が信号INT10Nを出力する第2出力端子および基準電位のいずれかに切り換える。また、キャパシタC1ffnの他方の端子は、量子化部150に接続される。例えば、キャパシタC1ffnは、第1クロックにおいて、一方の端子が出力端子に接続され、信号INT10Nを充電する。そして、キャパシタC1ffnは、第2クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部150へと放電する。
第3フィードフォワード部270は、スイッチトキャパシタを含み、第2アナログ積分器220が出力する信号(一例として、INT20PおよびINT20N)を、量子化部150へと伝達する。第3フィードフォワード部270は、一例として、第3FFスイッチ272、キャパシタC2ffp、およびキャパシタC2ffnを含む。
第3FFスイッチ272は、制御部180の制御信号に応じて、正側のキャパシタC2ffpの一方の端子を、第2アナログ積分器220が信号INT20Pを出力する第1出力端子および基準電位のいずれかに切り換える。また、キャパシタC2ffpの他方の端子は、量子化部150に接続される。例えば、キャパシタC2ffpは、第1クロックにおいて、一方の端子が出力端子に接続され、信号INT20Pを充電する。そして、キャパシタC2ffpは、第2クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部150へと放電する。
第3FFスイッチ272は、同様に、制御部180の制御信号に応じて、負側のキャパシタC2ffnの一方の端子を、第2アナログ積分器220が信号INT20Nを出力する第2出力端子および基準電位のいずれかに切り換える。また、キャパシタC2ffnの他方の端子は、量子化部150に接続される。例えば、キャパシタC2ffnは、第1クロックにおいて、一方の端子が出力端子に接続され、信号INT20Nを充電する。そして、キャパシタC2ffnは、第2クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部150へと放電する。
第4フィードフォワード部280は、スイッチトキャパシタを含み、第3アナログ積分器230が出力する信号(一例として、INT30PおよびINT30N)を、量子化部150へと伝達する。第4フィードフォワード部280は、一例として、第4FFスイッチ282、キャパシタC3ffp、およびキャパシタC3ffnを含む。
第4FFスイッチ282は、制御部180の制御信号に応じて、正側のキャパシタC3ffpの一方の端子を、第3アナログ積分器230が信号INT30Pを出力する第1出力端子および基準電位のいずれかに切り換える。また、キャパシタC3ffpの他方の端子は、量子化部150に接続される。例えば、キャパシタC3ffpは、第1クロックにおいて、一方の端子が出力端子に接続され、信号INT30Pを充電する。そして、キャパシタC3ffpは、第2クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部150へと放電する。
第4FFスイッチ282は、同様に、制御部180の制御信号に応じて、負側のキャパシタC3ffnの一方の端子を、第3アナログ積分器230が信号INT30Nを出力する第2出力端子および基準電位のいずれかに切り換える。また、キャパシタC3ffnの他方の端子は、量子化部150に接続される。例えば、キャパシタC3ffnは、第1クロックにおいて、一方の端子が出力端子に接続され、信号INT30Nを充電する。そして、キャパシタC3ffnは、第2クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部150へと放電する。
制御部180は、一例として、以上の第2フィードフォワード部260、第3フィードフォワード部270、および第4フィードフォワード部280に対して、信号φiがハイ電位のタイミングで充電動作を、信号φsがハイ電位のタイミングで放電動作を実行させる。以上のように、フィードフォワード部140は、インクリメンタル型デルタシグマAD変換器10に入力する信号と、アナログ積分部130が有するアナログ積分器がそれぞれ出力する信号とを、フィードフォワード信号として、量子化部150へと伝達する。このようなフィードフォワード信号により、量子化部150がクロック毎に出力するデジタルコードは、より高速にアナログ入力信号を反映させたものにすることができる。
なお、本実施形態に係るフィードフォワード部140は、このようなフィードフォワード動作に限定されることはない。例えば、フィードフォワード部140は、第1フィードフォワード部250、第2フィードフォワード部260、第3フィードフォワード部270、および第4フィードフォワード部280のうち、少なくとも一つを有する構造である。
以上の本発明の様々な実施形態は、フローチャート及びブロック図を参照して記載されてよい。フローチャート及びブロック図におけるブロックは、(1)オペレーションが実行されるプロセスの段階又は(2)オペレーションを実行する役割を持つ装置の「部」として表現されてよい。特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び/又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。
特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び/又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。なお、専用回路は、デジタル及び/又はアナログハードウェア回路を含んでよく、集積回路(IC)及び/又はディスクリート回路を含んでよい。プログラマブル回路は、例えば、フィールドプログラマブルゲートアレイ(FPGA)、及びプログラマブルロジックアレイ(PLA)等のような、論理積、論理和、排他的論理和、否定論理積、否定論理和、及び他の論理演算、フリップフロップ、レジスタ、並びにメモリエレメントを含む、再構成可能なハードウェア回路を含んでよい。
コンピュータ可読記憶媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよい。これにより、当該有形なデバイスに格納される命令を有するコンピュータ可読記憶媒体は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。
コンピュータ可読記憶媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。コンピュータ可読記憶媒体のより具体的な例としては、フロッピー(登録商標)ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ(RAM)、リードオンリメモリ(ROM)、消去可能プログラマブルリードオンリメモリ(EPROM又はフラッシュメモリ)、電気的消去可能プログラマブルリードオンリメモリ(EEPROM)、静的ランダムアクセスメモリ(SRAM)、コンパクトディスクリードオンリメモリ(CD-ROM)、デジタル多用途ディスク(DVD)、ブルーレイ(登録商標)ディスク、メモリスティック、集積回路カード等が含まれてよい。
コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ(ISA)命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ等を含んでよい。また、コンピュータ可読命令は、Smalltalk、JAVA(登録商標)、C++等のようなオブジェクト指向プログラミング言語、及び「C」プログラミング言語又は同様のプログラミング言語のような従来の手続型プログラミング言語を含む、1又は複数のプログラミング言語の任意の組み合わせで記述されたソースコード又はオブジェクトコードを含んでよい。
コンピュータ可読命令は、ローカルに又はローカルエリアネットワーク(LAN)、インターネット等のようなワイドエリアネットワーク(WAN)を介して、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路に提供されてよい。これにより、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を生成するために、当該コンピュータ可読命令を実行できる。なお、プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。