JP2021518068A - アナログ−デジタル変換器および関連するチップ - Google Patents

Abstract

本出願は、ＡＤＣ（１０）を開示する。ＡＤＣは、Ａ／Ｄ変換動作モードと測定動作モードを有する。ＡＤＣは、入力端子（１００）と、ＤＡＣ（１０４）と、出力端子（１０２）とを含む。入力端子は、アナログ信号を受信するように構成される。出力端子は、デジタル信号を出力するように構成される。ＤＡＣは、複数のＤ／Ａ変換ユニットを含む。ＡＤＣがＡ／Ｄ変換動作モードで動作する場合、ＡＤＣは、アナログ信号をデジタル信号に変換するように構成され、ＡＤＣが測定動作モードで動作する場合、デジタル信号は、被測定Ｄ／Ａ変換ユニットの静電容量と、複数のＤ／Ａ変換ユニットの総静電容量との比に関連する。【選択図】図５

Description

本出願は、変換器に関し、特に、アナログ−デジタル変換器および関連するチップに関する。

Δ−Σアナログ−デジタル変換器（ＡＤＣ）のデジタル−アナログ（Ｄ／Ａ）変換器は、複数のＤ／Ａ変換ユニット間でミスマッチエラーを有するので、デルタ−シグマＡＤＣの性能が低下する。上述の問題は、複数のＤ／Ａ変換ユニット間のミスマッチエラーを補正することにより解決することができる。しかしながら、このような補正を行うためには、まず、複数のＤ／Ａ変換ユニット間の相対的なサイズを測定する必要がある。しかしながら、先行技術は、複数のＤ／Ａ変換ユニット間の相対的サイズを測定するために多数の追加の回路部品を導入しなければならず、その結果、設計がますます困難になり、ハードウェアコストがますます高くなる。上記に鑑みて、本出願は、上述の問題に対処するために、複数のＤ／Ａ変換ユニット間の相対的サイズを測定する方法をさらに改善し、革新する。

本出願の目的の１つは、上述の問題に対処するためのデータ変換器、特にＡＤＣおよび関連するチップを開示することである。

本出願の一実施形態は、アナログ−デジタル（Ａ／Ｄ）変換動作モードおよび測定動作モードを有するアナログ−デジタル変換器（ＡＤＣ）を開示し、上記ＡＤＣは、アナログ信号を受信するように構成された入力端子と、デジタル信号を出力するように構成された出力端子と、ユニット入力端子およびユニット出力端子をそれぞれ有する複数のデジタル−アナログ変換ユニットを備える、デジタル−アナログ変換器（ＤＡＣ）であって、上記複数のＤ／Ａ変換ユニットの上記ユニット出力端子は、互いに結合され、上記複数のＤ／Ａ変換ユニットは、上記複数のＤ／Ａ変換ユニットの上記ユニット入力端子に応じた出力信号を生成する、デジタル−アナログ変換器（ＤＡＣ）と、上記入力端子と上記ＤＡＣとの間に結合された入力経路選択モジュールであって、上記ＡＤＣは、上記ＡＤＣが上記Ａ／Ｄ変換動作モードで動作する場合、上記入力経路選択モジュールは、上記複数のＤ／Ａ変換ユニットの各ユニット入力端子を上記入力端子と結合して上記アナログ信号を受信し、上記ＡＤＣが上記測定動作モードで動作する場合、上記入力経路選択モジュールは、上記複数のＤ／Ａ変換ユニットのうちの被測定Ｄ／Ａ変換ユニットの上記ユニット入力端子を第一の基準電圧に結合し、上記複数のＤ／Ａ変換ユニットのうちの上記他のＤ／Ａ変換ユニットの上記ユニット入力端子を第二の基準電圧に結合する、入力経路選択モジュールと、上記ＤＡＣと上記出力端子との間に結合された処理回路であって、上記処理回路は、上記出力信号に応じて上記デジタル信号を生成するように構成される、処理回路と、を備え、上記ＡＤＣが上記Ａ／Ｄ変換動作モードで動作する場合、上記ＡＤＣは、上記アナログ信号を上記デジタル信号に変換するように構成され、上記ＡＤＣが上記測定動作モードで動作する場合、上記デジタル信号は、上記被測定Ｄ／Ａ変換ユニットの静電容量と、上記複数のＤ／Ａ変換ユニットの総静電容量との比に関連する。

本出願の一実施形態は、チップを開示する。チップは、上記ＡＤＣを含む。

本出願に開示されるＡＤＣおよび関連するチップは、複数のＤ／Ａ変換ユニットのそれぞれの静電容量の、複数のＤ／Ａ変換ユニットの総静電容量に対する比を測定することができ、したがって、複数のＤ／Ａ変換ユニットの間のミスマッチエラーを補正することができ、それによって、ＡＤＣの性能が向上する。

本出願の実施形態に従って、Ａ／Ｄ変換動作モードで動作するΔ−ΣＡＤＣの概略ブロック図である。 図１に関連し、本出願の実施形態に従って測定動作モードで動作するΔ−ΣＡＤＣを示す概略ブロック図である。 図１のΔ−ΣＡＤＣがＡ／Ｄ変換動作モードの第一段で動作する実施形態を示す回路図である。 図３に関連し、Δ−ΣＡＤＣがＡ／Ｄ変換動作モードの第二段で動作する実施形態を示す回路図である。 図３に関連し、Δ−ΣＡＤＣが測定動作モードの第一段で動作する実施形態を示す回路図である。 図５に関連する回路図であり、Δ−ΣＡＤＣが測定動作モードの第二段で動作する実施形態を示す。 図６に関連する回路図で、Δ−ΣＡＤＣがリセットされる実施形態を示す。

図面で使用される参照番号を以下に要約する。
１０ Δ−ΣＡＤＣ
１００ 入力端子
１０２ 出力端子
１０４ ＤＡＣ
１０６ 入力経路選択モジュール
１０８ 処理回路
１１０ スイッチアセンブリ
１１２ ループフィルタ
１１４ 量子化器
１１６ デシメーションフィルタ
１１８ 積分モジュール
１２０ 出力経路選択モジュール
１４０＿１〜１４０＿ｎ Ｄ／Ａ変換ユニット
Ｖｉｎ アナログ信号
Ｖｏｕｔ デジタル信号
Ｖ１ 第一の基準電圧
Ｖ２ 第二の基準電圧
Ｖ３ 第三の基準電圧
Ｖｄａｃ 出力信号
ＬＦ＿Ａ ループフィルタ信号
Ｑ＿Ｄ 量子化信号
φ１＿１ スイッチ
φ１＿２ スイッチ
φ２＿１ スイッチ
φ２＿２ スイッチ
φ２＿３ スイッチ
φ３＿１ スイッチ
φ３＿２ スイッチ
φｆ リセットスイッチ
Ｄ＿１ スイッチ
Ｄ＿２ スイッチ
Ｃｓ１〜Ｃｓｎ コンデンサ

以下の開示は、本発明の異なる特徴を実施するための多くの異なる実施形態または例を提供する。本開示を簡略化するために、以下で、構成要素および配置の具体例を説明する。理解できるように、当然、これらは単なる例であり、限定を意図するものではない。例えば、以下の説明において、第二の特徴の全体に、またはその上に第一の特徴を形成することは、第一および第二の特徴が直接接触して形成される実施形態を含むことができ、また第一および第二の特徴が直接接触しないように、第一および第二の特徴の間に追加の特徴を形成し得る実施形態を含むこともできる。さらに、本開示では、様々な例において、参照番号および／または文字を繰り返すこともある。この繰り返しは、単純化および明確化を目的としており、それ自体では、議論される様々な実施形態および／または構成の間の関係を指示するものではない。

さらに、「下方に」、「下に」、「下部」、「上に」、「上部」などの空間的に相対的な用語は、本明細書では、説明を容易にするために、１つの要素または特徴について、図面に示すような別の要素または特徴に対する関係を説明するために使用することもある。空間的に相対的な用語は、図に描かれている向きに加えて、使用または動作中のデバイスの異なる向きを包含することが意図されている。装置は、別の向きを向いていてもよく（例えば、９０°回転されてもよいし、他の向きに回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様に、それに応じて解釈されてもよい。

本発明の広い範囲を記載する数値範囲およびパラメータは近似値であるにもかかわらず、特定の具体例に記載される数値は、可能な限り正確に報告される。しかしながら、任意の数値は、それぞれの試験測定において見出される標準偏差から必然的に生じる特定の誤差を本質的に含む。また、本明細書で使用される場合、「約」という用語は、一般に、所与の値または範囲の１０％、５％、１％、または０．５％以内を意味する。あるいは、用語「約」は、当業者によって考慮される場合、平均の許容可能な標準誤差内を意味する。理解されるように、動作／作業の例以外では、または特に明記されない限り、本明細書で開示される材料の量、持続時間、温度、動作条件、量の比率などの数値範囲、量、値、およびパーセンテージのすべては、すべての場合において、「約」という用語によって修飾されるものと理解されるべきである。したがって、反対の指示がない限り、本開示および添付の特許請求の範囲に記載される数値パラメータは、所望に応じて変化し得る近似値である。少なく見積もっても、各数値パラメータは、少なくとも、報告された有効数字の桁数に照らして、通常の丸め技術を適用することによって解釈されるべきである。範囲は、本明細書では、１つのエンドポイントから別のエンドポイントまで、または２つのエンドポイントの間として表すことができる。本明細書に開示される全ての範囲は、特に明記しない限り、エンドポイントを含む。

Ｄ／Ａ変換ユニットを測定するための従来の回路構成では、Ｄ／Ａ変換ユニットのコンデンサの静電容量を測定するために、追加の信号源、抵抗器および電圧測定回路が必要である。本開示のΔ−ΣＡＤＣは、インクリメンタルΔ−ΣＡＤＣとして構成することができ、これは、Ａ／Ｄ変換動作モードにおけるΔ−ΣＡＤＣの動作にほとんど影響しない方法で、その中のＤ／Ａ変換ユニットのコンデンサ情報を得ることができる。

図１および図２は、本出願によるΔ−Σ（デルタ−シグマ）ＡＤＣ１０を示す概略ブロック図であり、図１のΔ−ΣＡＤＣ１０はＡ／Ｄ変換動作モードで動作するのに対して、図２のΔ−ΣＡＤＣ１０は測定動作モードで動作する。具体的には、Ａ／Ｄ変換動作モードは、一般的な状況において、入力されたアナログ信号Ｖｉｎをデジタル信号Ｖｏｕｔに変換するように構成されるのに対し、測定動作モードは、工場出荷時または電源投入時などの通常でない状況において、Δ−ΣＡＤＣ１０の複数のアセンブリ（例えば、コンデンサ）間のミスマッチエラーを評価するように構成され、こうして得られた評価結果は、さらに、Ａ／Ｄ変換動作モードにおいて、Δ−ΣＡＤＣ１０の精度を補正するように構成される。

図１を参照すると、Δ−ΣＡＤＣ１０は、入力端子１００と、出力端子１０２と、ＤＡＣ１０４と、入力経路選択モジュール１０６と、スイッチアセンブリ１１０と、ループフィルタ１１２と、量子化器１１４と、デシメーションフィルタ１１６と、積分モジュール１１８と、出力経路選択モジュール１２０とから構成される処理回路１０８とを含む。ＤＡＣ１０４は、（図３に示すように）複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎを含み、ｎは正の整数であり、本実施形態では、ｎは１よりも大きい。複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎは、それぞれユニット入力端子とユニット出力端子を有し、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎのユニット出力端子は互いに結合され、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎのユニット入力端子に応じて出力信号Ｖｄａｃを生成する。

入力端子１００は、アナログ信号Ｖｉｎを受信するように構成される。入力経路選択モジュール１０６は、入力端子１００とＤＡＣ１０４との間に結合され、スイッチアセンブリ１１０の制御下にあり、その結果、入力端子１００は、２つの間の実線として示されるＤＡＣ１０４に結合されるように構成され、入力経路選択モジュール１０６は、第一の基準電圧Ｖ１と第二の基準電圧Ｖ２とＤＡＣ１０４との間の電気的接続が中断されるように構成され、これは、２つの間の破線として示される。このようにして、ＤＡＣ１０４は、アナログ信号Ｖｉｎに従って出力信号Ｖｄａｃを生成するように構成される。いくつかの実施形態では、第一の基準電圧Ｖ１はＤＡＣ基準電圧または電源電圧とすることができ、第二の基準電圧Ｖ２は共通モード電圧とすることができる。

処理回路１０８は、ＤＡＣ１０４と出力端子１０２との間に結合され、処理回路１０８は、出力信号Ｖｄａｃに従ってデジタル信号Ｖｏｕｔを生成するように構成される。具体的には、ループフィルタ１１２は、ＤＡＣ１０４に結合され、出力信号Ｖｄａｃに基づいてループフィルタ信号ＬＦ＿Ａを生成するように構成される。いくつかの実施形態では、ループフィルタ１１２は、ローパスフィルタを含む。量子化器１１４は、ループフィルタ１１２に結合され、ループフィルタ信号ＬＦ＿Ａに基づいて量子化信号Ｑ＿Ｄを生成するように構成される。ＤＡＣ１０４は、さらに、量子化信号Ｑ＿Ｄおよびアナログ信号Ｖｉｎに基づいて出力信号Ｖｄａｃを生成する。出力経路選択モジュール１２０は、量子化信号Ｑ＿Ｄをデシメーションフィルタ１１６または積分モジュール１１８に選択的に結合するように構成される。図１に示される実施形態において、すなわち、Ａ／Ｄ変換動作モード下では、出力経路選択モジュール１２０は、スイッチアセンブリ１１０の制御下にあり、量子化器１１４が、２つの間の実線として示されるデシメーションフィルタ１１６に結合され、量子化器１１４が、２つの間の破線として示される積分モジュール１１８に結合されないように構成される。出力経路選択モジュール１２０は、量子化信号Ｑ＿Ｄをデシメーションフィルタ１１６に結合する。このようにして、デシメーションフィルタ１１６は、量子化信号Ｑ＿Ｄに従ってデジタル信号Ｖｏｕｔを生成するように構成される。出力端子１０２は、デジタル信号Ｖｏｕｔを出力するように構成される。

いくつかの実施形態において、処理回路１０８は、データ加重平均回路をさらに含み、これは、量子化器１１４とＤＡＣ１０４との間に結合され、量子化信号Ｑ＿Ｄに基づいて、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、＿１０４＿ｉ、…、１４０＿ｎを選択的に導通するように構成されている。

いくつかの他の実施形態では、処理回路１０８は、増加データ加重平均回路をさらに含み、これは、量子化器１１４とＤＡＣ１０４との間に結合され、量子化信号Ｑ＿Ｄに基づいて、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎを選択的に導通するように構成される。

次に、測定動作モードを示すために使用される図２を参照する。図２は、Ａ／Ｄ変換動作モードを説明するための図１と同様であるが、図２の入力経路選択モジュール１０６の構成と出力経路選択モジュール１２０の構成が異なる。

入力経路選択モジュール１０６は、第一の基準電圧Ｖ１および第二の基準電圧Ｖ２が、２つの間の実線として示されるＤＡＣ１０４に結合されるように、スイッチアセンブリ１１０によって構成され、入力経路選択モジュール１０６は、アナログ信号ＶｉｎとＤＡＣ１０４との間の電気的接続が中断され、その結果、ＤＡＣ１０４は、２つの間の破線として示されるアナログ信号Ｖｉｎを受信できないように構成される。ＤＡＣ１０４は、第一の基準電圧Ｖ１および第二の基準電圧Ｖ２に従って出力信号Ｖｄａｃを生成するように適合している。

測定動作モードの下で、出力経路選択モジュール１２０は、量子化器１１４が積分モジュール１１８に結合されるように、スイッチアセンブリ１１０によって構成され、出力経路選択モジュール１２０は、量子化信号Ｑ＿Ｄを積分モジュール１１８に結合する。このようにして、ＤＡＣ１０４、ループフィルタ１１２、量子化器１１４および積分モジュール１１８は、インクリメンタルΔ−ΣＡＤＣとして構成される。積分モジュール１１８は、量子化信号Ｑ＿Ｄに基づいて、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎの総静電容量に対する被測定Ｄ／Ａ変換ユニットの静電容量の比を含むデジタル信号Ｖｏｕｔを生成する。

一実施形態では、積分モジュール１１８は、累算器を含む。別の実施形態では、積分モジュール１１８は、Ｋ次のカスケード積分器（ＣＯＩ）フィルタを含む。本出願は、累算器およびＫ次のＣＯＩフィルタに限定されるものではないことに留意されたい。他の実施形態では、積分モジュール１１８は、同様の機能を有する他のデジタル回路を使用して実装することができる。

インクリメンタルΔ−ΣＡＤＣの動作原理を考えると、ループフィルタ１１２および積分モジュール１１８は、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎの総静電容量に対する被測定Ｄ／Ａ変換ユニットである第一のＤ／Ａ変換ユニットの静電容量の比を求めた後にリセットされる。次いで、第二のＤ／Ａ変換ユニットを被測定Ｄ／Ａ変換ユニットとして用いて、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎの総静電容量に対する第二のＤ／Ａ変換ユニットの静電容量の比を取得する。類推により、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎのそれぞれの静電容量の、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎの総静電容量に対する比を取得することが可能であり、その動作の詳細は、図５〜図７に関連して以下で説明する。

本開示は、出力経路選択モジュール１２０の設計を介してインクリメンタルΔ−ΣＡＤＣとして構成することができ、インクリメンタルΔ−ΣＡＤＣは、入力経路選択モジュール１０６の設計を介して、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎの総静電容量値に対する被測定Ｄ／Ａ変換ユニットの静電容量値の比を生成することができる。このようにして、全てのＤ／Ａ変換ユニットの比の大小関係に応じて、複数のＤ／Ａ変換ユニット１０４＿１，１０４＿２、…、１０４＿ｉ、…、１４０＿ｎのミスマッチエラーを補正することができる。

インクリメンタルΔ−ΣＡＤＣ自体は高分解能の特性を有しているため、Δ−ΣＡＤＣ１０が生成する複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎの総静電容量に対する、被測定Ｄ／Ａ変換ユニットの静電容量の比も高分解能の特性を有している。また、測定動作モードにおけるΔ−ΣＡＤＣ１０の回路構成は、Ａ／Ｄ変換動作モードにおけるΔ−ΣＡＤＣ１０の回路構成と同様であり、例えば、ＤＡＣ１０４、ループフィルタ１１２、および量子化器１１４は、いずれのモードにおいても用いられる。したがって、Δ−ΣＡＤＣ１０の設計は、コストをわずかに増加させるだけであり、寄生容量が著しく増加することはない。寄生容量が著しく増加しないので、Ａ／Ｄ変換動作モードで動作している場合、Δ−ΣＡＤＣ１０の性能にはほとんど影響しない。

対照的に、Ｄ／Ａ変換ユニットを測定するためのいくつかの従来の回路構成では、Ｄ／Ａ変換ユニットの静電容量を測定するために、追加の信号源、抵抗器、および電圧測定回路を必要とするので、設計は比較的複雑である。また、電圧測定回路の分解能に厳しい要求がある場合には、電圧測定回路の設計がより複雑になることがある。このような複雑な設計は寄生容量を大きく増加させる可能性があり、そのため、Ａ／Ｄ変換動作モード下でのΔ−ΣＡＤＣの性能に必然的に影響する。

図３は、図１のΔ−ΣＡＤＣ１０がＡ／Ｄ変換動作モードの第一段で動作する実施形態を示す回路図である。Δ−ΣＡＤＣ１０の詳細をさらに開示する図３を参照すると、例えば、Δ−ΣＡＤＣ１０２は、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎに加えて、スイッチφ１＿２およびφ２＿３と、積分器を形成する増幅器１２２およびコンデンサＣｆ、リセットスイッチφｆを含むループフィルタ１１２であって、コンデンサＣｆおよびリセットスイッチφｆとが増幅器１２２の反転入力端子と出力端子との間に並列に接続される、ループフィルタ１１２と、スイッチφ３＿１およびφ３＿２を含む出力経路選択モジュール１２０であって、スイッチφ３＿１は量子化器１１４とデシメーションフィルタ１１６との間に結合され、スイッチφ３＿２は量子化器１１４と積分モジュール１１８との間に結合される、出力経路選択モジュール１２０を含む。本実施形態では、ループフィルタ１１２として一次積分器のみを示しているが、本明細書では、これに限定されるものではないことに留意されたい。いくつかの実施形態では、ループフィルタ１１２は、複数のカスケード積分器を含むことができる。

複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎのそれぞれは、スイッチφ１＿１、φ２＿１、φ２＿２、Ｄ＿１、Ｄ＿２、およびコンデンサを含む。複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎのそれぞれのコンデンサを区別するために、Ｄ／Ａ変換ユニット１０４＿１のコンデンサはＣｓ１と命名され、Ｄ／Ａ変換ユニット１０４＿２のコンデンサはＣｓ２と命名され、Ｄ／Ａ変換ユニット１０４＿ｉのコンデンサはＣｓｉと命名され、Ｄ／Ａ変換ユニット１０４＿ｎのコンデンサはＣｓｎなどと命名される。

例えば、Ｄ／Ａ変換ユニット１０４＿１を考えると、スイッチφ１＿１は、入力経路選択モジュール１０６とコンデンサＣｓ１の一端との間に結合され、スイッチＤ＿１およびφ２＿１は、コンデンサＣｓ１の一端と第一の基準電圧Ｖ１との間に直列に接続され、スイッチＤ＿２およびφ２＿２は、コンデンサＣｓ１の一端と第三の基準電圧Ｖ３との間に直列に接続される。他のＤ／Ａ変換ユニット１０４＿２、…、１０４＿ｎも同様の回路構成を有するため、ここでは簡略化のため詳細な説明を省略する。いくつかの実施形態では、第三の基準電圧は、接地電圧を含む。

スイッチφ１＿２は、複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎのそれぞれの他端と第二の基準電圧との間に結合される。スイッチφ２＿３は、複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎのそれぞれの他端と増幅器１２２の反転入力端子との間に結合される。

Δ−ΣＡＤＣ１０のＡ／Ｄ変換動作モードでは、出力経路選択モジュール１２０のスイッチφ３＿１は導通しているが、出力経路選択モジュール１２０のスイッチφ３＿２は導通していない。このようにして、量子化信号Ｑ＿Ｄは、ＤＡＣ１１６に電気的に接続される。したがって、ＤＡＣ１１６は、量子化信号Ｑ＿Ｄに応じてＡ／Ｄ変換を実施し、変換によりデジタル信号Ｖｏｕｔを取得する。

第一段では、スイッチφ１＿１およびφ１＿２は導通しているが、スイッチφ２＿１、φ２＿２およびφ２＿３は導通していない。入力経路選択モジュール１０６は、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎの各ユニット入力端子を、導通スイッチφ１＿１を介して入力端子１００に結合し、アナログ信号Ｖｉｎを受信して、アナログ信号Ｖｉｎをサンプリングする。具体的には、複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎのそれぞれの一端は、導通スイッチφ１＿１を介してアナログ電圧Ｖｉｎを受け取り、複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎのそれぞれの他端は、導通スイッチφ１＿２を介して第二の基準電圧Ｖ２を受け取る。したがって、複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎのそれぞれは、交差電圧（Ｖｉｎ−Ｖ２）を有し、その結果、電荷（以下、分配すべき電荷）がそこに蓄積される。

図４は、図３に関連し、Δ−ΣＡＤＣがＡ／Ｄ変換動作モードの第二段で動作する実施形態を示す回路図である。図４を参照すると、スイッチφ１＿１およびφ１＿２は導通しないが、スイッチφ２＿１、φ２＿２およびφ２＿３は導通し、複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎのそれぞれの他端は、増幅器１２２の反転入力端子に電気的に接続し、増幅器の非反転入力端子は、第二の基準電圧Ｖ２を受け取る。Δ−ΣＡＤＣの動作原理を考えると、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎのうちの選択されたＤ／Ａ変換ユニットのスイッチＤ＿１は導通され、そのスイッチＤ＿２は導通されず、選択されたＤ／Ａ変換ユニットのコンデンサの一端は第一の基準電圧Ｖ１を受け取り、一方、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎのうちの選択されなかったＤ／Ａ変換ユニットのスイッチＤ＿１は導通されず、そのスイッチＤ＿２は導通され、選択されなかったＤ／Ａ変換ユニットのコンデンサの一端は第三の基準電圧Ｖ３を受け取る。

したがって、第一段の複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎのそれぞれに蓄積されて分配される電荷は、ループフィルタ１１２のＣｆおよび第二段の複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎに分配されることになる。このようにして、Δ−ΣＡＤＣ１０は、アナログ信号Ｖｉｎをデジタル信号Ｖｏｕｔに変換する。

図５は、図３に関連し、Δ−ΣＡＤＣが測定動作モードの第一段で動作する実施形態を示す回路図である。また、Δ−ΣＡＤＣ１０の測定動作モードは、交互に動作する第一段と第二段とを含む。図５を参照すると、Δ−ΣＡＤＣ１０の測定動作モード下では、出力経路選択モジュール１２０のスイッチφ３＿１は導通していないが、出力経路選択モジュール１２０のスイッチφ３＿２は導通している。このようにして、量子化信号Ｑ＿Ｄは、積分モジュール１１８に電気的に接続される。このようにして、Δ−ΣＡＤＣ１０は、インクリメンタルΔ−ΣＡＤＣとして構成される。積分モジュール１１８は、量子化信号Ｑ＿Ｄに従ってデジタル信号Ｖｏｕｔを生成する。

第一段では、スイッチφ１＿１およびφ１＿２は導通しているが、スイッチφ２＿１、φ２＿２、φ２＿３は導通していない。入力経路選択モジュール１０６は、導通したスイッチφ１＿１を介して、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎの被測定Ｄ／Ａ変換ユニット１０４＿ｉのユニット入力端子を第一の基準電圧Ｖ１に結合し、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎのユニット入力端子を第二の基準電圧Ｖ２に結合する。さらに、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎの各ユニット出力端子は、第二の基準電圧Ｖ２に結合されており、被測定Ｄ／Ａ変換ユニット１０４＿ｉは、第一の基準電圧Ｖ１および第二の基準電圧Ｖ２に基づいて分配される電荷を蓄積する。具体的には、被測定Ｄ／Ａ変換ユニット１０４＿ｉのコンデンサＣｓｉの一端は導通スイッチφ１＿１を介して第一の基準電圧Ｖ１を受け取り、被測定Ｄ／Ａ変換ユニット１０４＿ｉのコンデンサＣｓｉの他端は導通スイッチφ１＿２を介して第二の基準電圧Ｖ２を受け取る。このため、被測定Ｄ／Ａ変換ユニット１０４＿ｉのコンデンサＣｓｉは、Ｖ１−Ｖ２の交差電圧を有し、その結果、電荷（以下、分配すべき電荷）が蓄積される。

これに対して、他方のＤ／Ａ変換ユニットのそれぞれのコンデンサの一端は、導通スイッチφ１＿１を介して第二の基準電圧Ｖ２を受け、他方のＤ／Ａ変換ユニットのそれぞれのコンデンサの他端は、導通スイッチφ１＿２を介して第二の基準電圧Ｖ２を受ける。交差電圧が０であるため、他のＤ／Ａ変換ユニットのコンデンサはその中に電荷を蓄積しない

図６は、図５に関連する回路図であり、Δ−ΣＡＤＣが測定動作モードの第二段で動作する実施形態を示す。図６を参照すると、スイッチφ１＿１およびφ１＿２は導通しないが、スイッチφ２＿１、φ２＿２、φ２＿３は導通し、複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎのそれぞれの他端は、増幅器１２２の反転入力端子に電気的に接続する。Δ−ΣＡＤＣの動作原理を考えると、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎのうちの選択されたＤ／Ａ変換ユニットのスイッチＤ＿１は導通され、そのスイッチＤ＿２は導通されず、選択されたＤ／Ａ変換ユニットのコンデンサの一端は第一の基準電圧Ｖ１を受け取り、一方、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎのうちの選択されなかったＤ／Ａ変換ユニットのスイッチＤ＿１は導通されず、そのスイッチＤ＿２は導通され、選択されなかったＤ／Ａ変換ユニットのコンデンサの一端は第三の基準電圧Ｖ３を受け取る。

例えば、図６の実施形態では、被測定Ｄ／Ａ変換ユニット１０４＿ｉは、選択的に導通される。被測定Ｄ／Ａ変換ユニット１０４＿ｉのスイッチＤ＿１は導通するが、スイッチＤ＿２は導通しない。したがって、コンデンサＣｓｉは、Ｖ１−Ｖ２の交差電圧を有し、その結果、電荷（以下、分配すべき電荷）が蓄積される。他のｎ−１個のＤ／Ａ変換ユニットは、選択的に導通されない。他のｎ−１個のＤ／Ａ変換ユニットのスイッチＤ＿１は導通しないが、スイッチＤ＿２は導通する。したがって、他のｎ−１個のＤ／Ａ変換ユニットのコンデンサは、Ｖ３−Ｖ２の交差電圧を有し、その結果、電荷（以下、分配すべき電荷）が蓄積される。なお、本実施形態では、１つのＤ／Ａ変換ユニットのみを選択的に導通させることとしたが、本出願はこれに限定されるものではない。いくつかの実施形態では、複数のＤ／Ａ変換ユニットを選択的に相通させることができる。また、本実施形態では、被測定Ｄ／Ａ変換ユニット１０４＿ｉが選択的に導通される場合があるが、本出願はこれに限定されるものではない。なお、選択的に導通されるＤ／Ａ変換ユニットには、被測定Ｄ／Ａ変換ユニット１０４＿ｉを含まなくてもよい。

したがって、第一段の被測定Ｄ／Ａ変換ユニット１０４＿ｉのコンデンサＣｓｉに蓄積された電荷は、第二段のループフィルタ１１２のＣｆおよび複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎに分配され、デジタル信号Ｖｏｕｔが取得され、デジタル信号Ｖｏｕｔは、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎの複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎの総静電容量に対する被測定Ｄ／Ａ変換ユニット１０４＿ｉのコンデンサＣｓｉの静電容量の比に関係する。いくつかの実施形態では、より正確な比を得るために、測定されるＤ／Ａ変換ユニット１０４＿ｉ上で、図５の第一段と図６の第二段とを繰り返すことも可能である。

被測定Ｄ／Ａ変換ユニット１０４＿ｉのコンデンサに関する比を取得した後、被測定Ｄ／Ａ変換ユニット１０４＿ｉ以外の複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎのＤ／Ａ変換ユニットに対して、図５の第一段と図６の第二段を実施することができる。しかしながら、図５の第一段および図６の第二段を再び実施する前に、Δ−ΣＡＤＣ１０をリセットして蓄積電荷をクリアすべきである。

図７は、図６に関連する回路図で、Δ−ΣＡＤＣがリセットされる実施形態を示す。図７を参照すると、ループフィルタ１１２および積分モジュール１１８は、リセット機能を有する。Δ−ΣＡＤＣが測定動作モードで動作する場合、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎのうちの第一のＤ／Ａ変換ユニット、例えば、Ｄ／Ａ変換ユニット１０４＿ｉを被測定Ｄ／Ａ変換ユニットとして使用し、変換によって比を含むデジタル信号Ｖｏｕｔを取得した後、ループフィルタ１１２および積分モジュール１１８をリセットし、その後、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎのうち第二のＤ／Ａ変換ユニット、例えば、Ｄ／Ａ変換ユニット１０４＿ｊを被測定Ｄ／Ａ変換ユニットとして使用する。ｉは、１〜ｎの間の任意の数であり、ｊは、１〜ｎの間の任意の数であるが、ｉとは異なることに留意されたい。

この実施形態では、ループフィルタ１１２は、リセットスイッチφｆを導通させることによってリセットされる。リセットスイッチφｆを導通させた後、コンデンサＣｆはバイパスされ、したがって、増幅器１２２の反転入力端子の電位は、増幅器１２２の反転入力端子の非反転入力への仮想的な短絡により、増幅器１２２の出力端子の電位と同じになり、両方とも第二の基準電圧Ｖ２となる。

入力経路選択モジュール１０６は、第一の基準電圧Ｖ１とアナログ信号ＶｉｎとＤＡＣ１０４との間の電気的接続を中断するように構成され、第二の基準電圧Ｖ２はＤＡＣ１０４に結合される。また、スイッチφ１＿１およびφ１＿２が導通する。入力経路選択モジュール１０６は、第二の基準電圧Ｖ２を導通したスイッチφ１＿１を介して複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎの一端に結合する。第二の基準電圧Ｖ２は、導通したスイッチφ１＿２を介して複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎの他端に結合される。このように、複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎは、その交差電圧が０であるのでリセットされる。

図５〜図７に示した手順を繰り返すことにより、複数のＤ／Ａ変換ユニット１０４＿１、１０４＿２、…、１０４＿ｉ、…、１４０＿ｎの複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎのそれぞれの静電容量の、複数のコンデンサＣｓ１、Ｃｓ２、…、Ｃｓｉ、…、Ｃｓｎの総静電容量に対する比を求めることができる。このようにして、全てのＤ／Ａ変換ユニットの比の大小関係に応じて、複数のＤ／Ａ変換ユニット１０４＿１，１０４＿２、…、１０４＿ｉ、…、１４０＿ｎのミスマッチエラーを補正することができる。

いくつかの実施形態では、上述のΔ−ΣＡＤＣ１０は、半導体プロセスを使用して実装することができ、例えば、本出願は、Δ−ΣＡＤＣ１０を含むチップをさらに提供し、チップは、異なるプロセスを使用して実装される半導体チップとすることができる。

上記は、当業者が本開示の様々な態様をより良く理解することができるように、いくつかの実施形態の特徴を概説したものである。当業者は、本開示を、同じ目的を実行するための、および／または本明細書で導入された実施形態の同じ利点を達成するための他のプロセスおよび構造を設計または修正するための基礎として容易に使用することができることを理解されたい。当業者はまた、そのような同等の実施形態が依然として本開示の精神および範囲内にあり、それらは、本開示の精神および範囲から逸脱することなく、それらに対して種々の変更、置換、および改変を行うことができることを理解すべきである。

Claims (14)

1. アナログ−デジタル（Ａ／Ｄ）変換動作モードおよび測定動作モードを有する、アナログ−デジタル変換器（ＡＤＣ）であって、前記ＡＤＣは、
   アナログ信号を受信するように構成された入力端子と、
   デジタル信号を出力するように構成された出力端子と、
   ユニット入力端子およびユニット出力端子をそれぞれ有する複数のデジタル−アナログ変換ユニットを備える、デジタル−アナログ変換器（ＤＡＣ）であって、前記複数のＤ／Ａ変換ユニットの前記ユニット出力端子は、互いに結合され、前記複数のＤ／Ａ変換ユニットは、前記複数のＤ／Ａ変換ユニットの前記ユニット入力端子に応じた出力信号を生成する、デジタル−アナログ変換器（ＤＡＣ）と、
   前記入力端子と前記ＤＡＣとの間に結合された入力経路選択モジュールであって、前記ＡＤＣは、前記ＡＤＣが前記Ａ／Ｄ変換動作モードで動作する場合、前記入力経路選択モジュールは、前記複数のＤ／Ａ変換ユニットの各ユニット入力端子を前記入力端子と結合して前記アナログ信号を受信し、前記ＡＤＣが前記測定動作モードで動作する場合、前記入力経路選択モジュールは、前記複数のＤ／Ａ変換ユニットのうち被測定Ｄ／Ａ変換ユニットの前記ユニット入力端子を第一の基準電圧に結合し、前記複数のＤ／Ａ変換ユニットのうちの他のＤ／Ａ変換ユニットの前記ユニット入力端子を第二の基準電圧に結合する、入力経路選択モジュールと、
   前記ＤＡＣと前記出力端子との間に結合された処理回路であって、前記処理回路は、前記出力信号に応じて前記デジタル信号を生成するように構成される、処理回路と、
   を備え、
   前記ＡＤＣが前記Ａ／Ｄ変換動作モードで動作する場合、前記ＡＤＣは、前記アナログ信号を前記デジタル信号に変換するように構成され、前記ＡＤＣが前記測定動作モードで動作する場合、前記デジタル信号は、前記被測定Ｄ／Ａ変換ユニットの静電容量と、前記複数のＤ／Ａ変換ユニットの総静電容量との比に関連すること、
   を特徴とする、デジタル−アナログ変換器（ＡＤＣ）。
2. 前記ＡＤＣが前記測定動作モードで動作する場合、前記複数のＤ／Ａ変換ユニットの各ユニット出力端子は前記第二の基準電圧に結合され、前記被測定Ｄ／Ａ変換ユニットは、前記第一の基準電圧および前記第二の基準電圧に基づいて分配されるべき電荷を格納する、請求項１に記載のＡＤＣ。
3. 前記ＡＤＣが前記測定動作モードで動作する場合、前記他のＤ／Ａ変換ユニットは電荷を格納しない、請求項２に記載のＡＤＣ。
4. 前記処理回路は、
   前記ＤＡＣに結合され、前記出力信号に基づいてループフィルタ信号を生成するループフィルタと、
   前記ループフィルタ信号に基づいて量子化信号を生成するように構成された量子化器と、
   を備える、請求項１に記載のＡＤＣ。
5. 前記処理回路は、
   前記量子化信号に従って前記デジタル信号を生成するように構成されたデシメーションフィルタと、
   前記量子化信号に従って前記比を含む前記デジタル信号を生成するように構成された積分モジュールと、
   前記量子化信号を前記デシメーションフィルタまたは前記積分モジュールに選択的に結合するように構成された出力経路選択モジュールと、
   をさらに備える、請求項４に記載のＡＤＣ。
6. 前記ＡＤＣが前記Ａ／Ｄ変換動作モードで動作する場合、前記出力経路選択モジュールは、前記量子化信号を前記デシメーションフィルタに結合し、前記ＡＤＣが前記測定動作モードで動作する場合、前記出力経路選択モジュールは、前記量子化信号を前記積分モジュールに結合する、請求項５に記載のＡＤＣ。
7. 前記ループフィルタは、ローパスフィルタを備える、請求項４に記載のＡＤＣ。
8. 前記ループフィルタと前記積分モジュールとがリセット機能を有し、前記ＡＤＣが前記測定動作モードで動作する場合、前記複数のＤ／Ａ変換ユニットのうちの第一のＤ／Ａ変換ユニットを前記被測定Ｄ／Ａ変換ユニットとして使用し、変換によって前記比を含む前記デジタル信号を取得した後、前記ループフィルタと前記積分モジュールとをリセットし、その後、前記複数のＤ／Ａ変換ユニットのうちの第二のＤ／Ａ変換ユニットを前記被測定Ｄ／Ａ変換ユニットとして使用する、請求項７に記載のＡＤＣ。
9. 前記ローパスフィルタが、
   コンデンサを含む積分器と、
   前記コンデンサと並列に接続されたリセットスイッチと、を備え、
   前記ループフィルタは、前記リセットスイッチを導通することによってリセットされる、請求項８に記載のＡＤＣ。
10. 前記複数のＤ／Ａ変換ユニットはそれぞれ、コンデンサを備え、前記測定動作モードは、交互に動作する第一段と第二段とを備え、
    前記第一段において、前記被測定Ｄ／Ａ変換ユニットは、前記被測定Ｄ／Ａ変換ユニットの前記コンデンサを前記第一の基準電圧と前記第二の基準電圧との間に結合することによって分配される電荷を格納し、
    前記第二段において、前記複数のＤ／Ａ変換ユニットの前記それぞれのコンデンサの一端を前記第二の基準電圧に結合すること、および前記複数のＤ／Ａ変換ユニットの前記それぞれのコンデンサの他端を前記第一の基準電圧または第三の基準電圧に結合することによって、前記複数のＤ／Ａ変換ユニットの前記それぞれのコンデンサに分配される前記電荷を再分配する、請求項１に記載のＡＤＣ。
11. 前記第二の基準電圧は、共通モード電圧であり、前記第三の基準電圧は、接地電圧である、請求項１０に記載のＡＤＣ。
12. 前記処理回路は、
    前記量子化器と前記ＤＡＣとの間に結合され、前記量子化信号に基づいて、前記複数のＤ／Ａ変換ユニットを選択的に導通させるように構成されたデータ加重平均回路をさらに備える、請求項４に記載のＡＤＣ。
13. 前記処理回路は、
    前記量子化器と前記ＤＡＣとの間に結合され、前記量子化信号に基づいて、前記複数のＤ／Ａ変換ユニットを選択的に導通させるように構成された増加データ加重平均回路をさらに備える、請求項４に記載のＡＤＣ。
14. 請求項１〜１３のいずれか一項に記載のＡＤＣを備えることを特徴とする、チップ。

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