JP2011259347A - ＤＷＡ（Ｄａｔａ−Ｗｅｉｇｈｔｅｄ−Ａｖｅｒａｇｉｎｇ）回路、それを用いたデルタシグマ変調器 - Google Patents

Abstract

【課題】複数のアナログ値を出力するＤＡの素子ミスマッチを補正する、高速動作可能なＤＷＡ回路を提供する。
【解決手段】複数のデジタル信号をシャッフリングした出力信号を、フィードバックＤＡ１０４の複数の入力信号として出力するスイッチマトリクス１０１、スイッチマトリクス１０１を制御する素子選択信号を生成する素子選択信号生成回路１０２によってＤＷＡ回路１００を構成する。スイッチマトリクス１０１は、複数のデジタル信号とフィードバックＤＡ１０４の複数の入力信号とを全通り直接結合し、素子選択信号が、スイッチマトリクス１０１に入力されたデジタル信号のいずれか１つをスイッチマトリクス１０１の出力信号として選択する信号であり、素子選択信号生成回路１０２は、スイッチマトリクス１０１から出力される出力信号に基づいて素子選択信号を生成する。
【選択図】 図１

Description

本発明は、ＤＷＡ回路、およびそれを用いたマルチビット型デルタシグマ変調器に関する。

デルタシグマ変調器を用いたＡＤ変換器は、一般的に、優れた線形性と、広いダイナミックレンジとを有する変換器として知られている。デルタシグマ変調器では、信号帯域より高い周波数で信号処理を行なうオーバーサンプリング処理によって信号の変調が行われる。このため、フラッシュＡＤ変換器やパイプラインＡＤ変換器といったナイキスト型の変換器に比べ、高速信号処理に不向きとされている。
しかし、近年、通信システム等の用途において、高速、広ダイナミックレンジのＡＤ変換器が必要とされており、高速な信号処理が可能となる低いオーバーサンプリング比のデルタシグマ変調器への要求が高まっている。

低いオーバーサンプリング比で広いダイナミックレンジが得られるデルタシグマ変調器としては、複数の量子化器を持つマルチビット型デルタシグマ変調器が知られている。マルチビット型デルタシグマ変調器は、２値のみをループフィルタにフィードバックする１ビットフィードバックＤＡ変換器（以降、単にフィードバックＤＡとも記す）に対し、複数のアナログ値をフィードバックするものであり、広いダイナミックレンジが得られると同時にループフィルタの安定性の問題も軽減されるという特長を有している。１ビットフィードバックＤＡのフィードバック値は、完全に線形である。このため、１ビットフィードバックＤＡを保有するデルタシグマ変調器は、非常に優れた線形性を有する。

しかしながら、マルチビット型デルタシグマ変調器の場合、複数のアナログ値をフィードバックすることに使用される、フィードバックＤＡを備えている。このため、フィードバックＤＡを構成する素子のミスマッチ（素子の特性のばらつきによって生じる不具合）によって、フィードバックするアナログ値が非線形性を持ち、ＡＤ変換器におけるＡＤ変換結果に高調波の歪みを発生させてしまうという問題があった。
フィードバックＤＡの非線形性を改善する手段として、複数のＤＡ素子（フィードバックＤＡを構成する素子）を順番に選択することにより、各素子の使用回数を平均化する、ＤＷＡ（Data Weighted Averageing：データ加重平均化）というアルゴリズムが知られている。

図９は、従来技術に係るＤＷＡのアルゴリズムが用いられるＤＷＡ回路６００を説明するための図である。このようなＤＷＡ回路６００は、例えば、非特許文献１に記載されている。図９に示したＤＷＡ回路６００は、素子選択信号生成回路及びＤＡ制御回路６０２を備えている。また、図９中には、ＤＷＡ回路６００にデジタル信号を入力するデコーダ６０５、ＤＷＡ回路６００から出力されたデジタル信号が入力されるＤＡ６０４が示されている。

ＤＷＡ回路６００は、デコーダ６０５から入力されるデジタル信号の値（デジタル値）に基づいて、ＤＡ６０４に含まれる複数のＤＡ素子が順番に使用されるような素子選択信号を生成し、ＤＡ６０４に出力する。素子選択信号生成回路及びＤＡ制御回路６０２は、具体的には、入力されたデジタル値を積算するアキュムレータや、デジタル値をシフトするバレルシフタ等から構成される。
しかしながら、複数のＤＡ素子を順番に使用するＤＷＡアルゴリズムでは、素子選択信号生成に使用されるロジック回路における時間遅延のため、入力されたデジタル値が変化してからＤＡ６０４の出力信号が変化するまでに時間を要してしまうという問題があった。

したがって、ＤＡ素子の使用回数を平均化するＤＡを、非特許文献１にあるようなデルタシグマＡＤ変換のフィードバックＤＡとして使用した場合、量子化器によるデータサンプリングのタイミングから、ループフィルタに複数のアナログ値がフィードバックされるタイミングまでの信号処理にさらに時間がかかり、デルタシグマ変換器に備えられるループフィルタの動作を不安定にしてしまうという問題があった。換言すると、従来技術では、ＤＡ素子の使用回数を平均化するＤＡを、デルタシグマループの安定性が低下しない程度の低速な回路にしか適用できなかった。

上記したＤＷＡ回路の時間遅延の問題を解決する手段としては、スイッチマトリクスを利用する方法が知られている。このような方法は、例えば、非特許文献２に記載されている。
図１０は、スイッチマトリクスを用いる従来技術に係るＤＷＡ回路７００を説明するための図である。図１０に示したＤＷＡ回路７００は、スイッチマトリクス７０１、素子選択信号生成回路７０２を備えている。量子化器７０３とフィードバックＤＡ７０４とは、間に挿入されたスイッチマトリクス７０１により、予め全ての接続がなされている。なお、ここで「全ての接続」とは、スイッチマトリクス７０１によって接続される量子化器７０３の内部配線と、フィードバックＤＡ７０４の内部配線とが、全て１対１で接続された状態になっていることをいう。また、本明細書では、このような状態を、「全通り直接結合」とも記すことがある。

量子化器７０３から出力されるデジタル信号は複数のサーモメタコードであり、この複数のデジタル信号は、スイッチマトリクス７０１における１段のスイッチを介した後、フィードバックＤＡ７０４の入力信号となる。したがって、量子化器７０３の出力値の変化からフィードバックＤＡ７０４の出力信号が変化するまでの時間遅延は、このスイッチを制御する素子選択信号生成回路７０２が素子選択信号の生成を適切に行うことによって短縮することができる。

Rex T. Baird、 "Linearity Enhancement of Multibit ΔΣ A/D and D/A Converters Using Data Weighted Averageing"、IEEETrans.CircuitsSyst. II 、 Analog and Digital Signal Processing Vol. 42, vol.42 No.12、 DEC 1995． Sheng-Jui Huang、 "A 1.2V 2MHz BW 0.084mm2 CT ΔΣ ADC with -97.7dBc THD and 80dB DR Using Low-latency DEM"、inIEEEInt.Solid-State Circuits Conf. Dig. Tech. Papers, Feb. 2009、 pp. 172-173.

しかしながら、従来技術では、スイッチマトリクスの制御を行なう素子選択信号生成回路が、次回のサンプリングタイミングまでの間に、素子選択を行なうのに必要な演算処理を完了する必要がある。このため、スイッチマトリクスを用いた従来技術のＤＷＡ回路には、高速で動作する信号処理システムで利用することが困難であるという課題があった。
本発明は、このような点に鑑みてなされたものであり、より高速で動作する信号処理システムで利用可能なスイッチマトリクスを用いたＤＷＡ回路、このＤＷＡ回路を用いたデルタシグマ変調器を提供することを目的とする。

以上の課題を解決するため、本発明のＤＷＡ回路（例えば図１に示したＤＷＡ回路１００）は、複数のデジタル信号を入力し、前記複数のデジタル信号をシャッフリングした出力信号を、デジタル／アナログ変換器（例えば図１に示したフィードバックＤＡ１０４）の複数の入力信号として出力するスイッチマトリクス（例えば図１に示したスイッチマトリクス１０１）と、前記スイッチマトリクスを制御する素子選択信号を生成する素子選択信号生成回路（例えば図１に示した素子選択信号生成回路１０２、図７に示した素子選択信号生成回路７０２）と、を備え、前記スイッチマトリクスは、前記複数のデジタル信号と、前記デジタル／アナログ変換器の複数の入力信号と、を１対１で接続し得る全ての組み合わせによって直接接続し、複数のデジタル信号を出力できる複数のスイッチ素子（例えば図２に示したスイッチ素子２００）を含み、前記素子選択信号が、前記スイッチマトリクスに入力された前記デジタル信号のいずれか１つを、前記スイッチマトリクスからの出力信号として選択する信号であり、前記素子選択信号生成回路は、前記スイッチマトリクスから出力される出力信号に基づいて、前記素子選択信号を生成することを特徴とする。

また、本発明のＤＷＡ回路は、上記した発明において、前記素子選択信号生成回路が、０番目からＮ番目の、合計Ｎ＋１個の論理素子（例えば図３に示した論理素子３０１）を含み、前記論理素子は、正転入力端子と、反転入力端子とを備え、当該反転入力端子の各々に、前記スイッチマトリクスから出力される複数の前記出力信号が入力され、前記論理素子の正転入力端子は、各々直前の前記論理素子の反転入力端子に接続され、０番目の前記論理素子の正転入力端子が、Ｎ＋１番目の前記論理素子の反転入力端子に接続されることが望ましい。

また、本発明のＤＷＡ回路は、上記した発明において、前記素子選択信号生成回路は、ＡＮＤ素子もしくはＮＡＮＤ素子と、インバータ素子との対を、少なくとも、前記複数のデジタル信号が示すデジタル値の数だけ備えることが望ましい。
また、本発明のＤＷＡ回路は、前記素子選択信号生成回路が、前記スイッチマトリクスの出力信号が全てＬまたは全てＨのとき、前記素子選択信号を更新しないことが望ましい。

また、本発明のデルタシグマ変調器は、上記した発明において、ループフィルタ（例えば、図８に示したループフィルタ１０５）と、前記ループフィルタからの出力を量子化して複数のデジタル信号を出力する量子化器（例えば図８に示した量子化器１０３）と、前記複数のデジタル信号を入力してデジタル／アナログ変換器（例えば図８に示したフィードバックＤＡ１０４）に出力する請求項１乃至４のいずれか１項に記載のＤＷＡ回路（例えば、図１に示したＤＷＡ回路１００）と、前記ＤＷＡ回路から入力された複数のデジタル信号をアナログ信号に変換し、当該複数のアナログ値を前記ループフィルタにフィードバックする前記デジタル／アナログ変換器と、を含むことを特徴とする。
また、本発明のデルタシグマ変調器は、上記した発明において、前記ループフィルタは、連続時間ループフィルタであることが望ましい。

このように、本発明によれば、複数のアナログ値を出力するデジタル／アナログ変換器の素子ミスマッチを補正でき、高速動作可能なＤＷＡ回路を提供することができる。また、これを用いることにより、高速動作が可能なマルチビット型デルタシグマ変調器を提供することができる。

本発明の実施形態１のＤＷＡ回路１００を説明するための回路図である。 図１に示した実施形態１のスイッチマトリクスを説明するための図である。 図１に示した実施形態１の素子選択信号生成回路を説明するための図である。 図１に示したＤＷＡ回路の具体的な動作を説明するための図である。 図１に示したＤＷＡ回路の具体的な動作を説明するための他の図である。 実施形態１のＤＷＡ回路が適用可能な信号処理システムを例示するための図である。 実施形態２の素子選択信号生成回路を説明するための図である。 本発明の実施形態３のデルタシグマ変調器を説明するための図である。 本発明の従来技術を説明するための図である。 本発明の従来技術を説明するための他の図である。

以下、図面を参照しながら本発明の実施の形態について説明する。
（実施形態１）
・ＤＷＡ回路
図１は、本発明の実施形態１のＤＷＡ回路１００を説明するための回路図であって、ＤＷＡ回路１００の他、量子化器１０３、フィードバックＤＡ（ＤＡ変換器、以下、単にＤＡとも記す）１０４を含んでいる。
図１に示すように、実施形態１のＤＷＡ回路１００は、複数のデジタル信号をシャッフリングするためのスイッチマトリクス１０１と、その出力信号を元にスイッチマトリクス１０１の制御信号を生成する素子選択信号生成回路１０２で構成されている。

量子化器１０３からＤＷＡ回路１００へ入力される複数のデジタル信号はサーモメタコードである。サーモメタコードは、スイッチマトリクス１０１に直接入力され、素子選択信号生成回路１０２を介して再びフィードバックされてくる。図１に示したＤＷＡ回路１００では、スイッチマトリクス１０１が、量子化器１０３とフィードバックＤＡ１０４とを直接接続している。スイッチマトリクス１０１では、予め、量子化器１０３とフィードバックＤＡ１０４との全ての接続がなされている。このようなスイッチマトリクス１０１は、量子化器１０３から入力される複数のデジタル信号と、フィードバックＤＡ１０４の複数の入力信号とを、接続、あるいは非接続可能なスイッチとして全通り直接結合する。
素子選択信号生成回路１０２は、スイッチマトリクス１０１の制御信号である素子選択信号を生成する。素子選択信号は、スイッチマトリクス１０１に入力されたデジタル信号のいずれかひとつを、スイッチマトリクス１０１の出力信号として選択する信号である。

・スイッチマトリクス
図２は、図１に示した実施形態１のスイッチマトリクス１０１を説明するための図である。実施形態１のスイッチマトリクス１０１は、図示したように、４×４個のスイッチ素子２００によって構成されている。スイッチマトリクス１０１には、量子化器１０３からデジタル信号（Ｑ[３：０]）が入力され、素子選択信号生成回路１０２から素子選択信号（Ｐｔ[３：０]）が入力される。スイッチマトリクス１０１からは、フィードバックＤＡ１０４、素子選択信号生成回路１０２へ、デジタル信号（Ｍｘ[３：０]）が出力される。

・素子選択信号生成回路
次に、図１に示した実施形態１の回路の素子選択信号生成回路１０２を説明する。
図３は、図１に示した実施形態１の素子選択信号生成回路１０２を説明するための図である。図示した素子選択信号生成回路１０２は、スイッチマトリクス１０１からデジタル信号を入力する４個の論理素子３０１、論理素子３０１から出力されたデジタル信号をラッチするラッチ回路１０６を備えている。論理素子３０１は、ＡＮＤ素子とインバータ素子とを組み合わせて構成される。

素子選択信号生成回路１０２は、０番目から３番目の、合計３個の論理素子３０１を含んでいる。論理素子３０１は、正転入力端子と反転入力端子とを備え、この反転入力端子の各々に、スイッチマトリクス１０１から出力される複数の出力信号が入力される。論理素子３０１の正転入力端子は、各々直前の論理素子３０１の反転入力端子に接続され、０番目の論理素子３０１の正転入力端子が４番目の論理素子３０１の反転入力端子に接続されている。ラッチ回路１０６から出力された素子選択信号（Ｐｔ[３：０]）は、図２に示したように、スイッチマトリクス１０１に入力される。

・動作
図４、図５は、図１に示したＤＷＡ回路１００の具体的な動作を説明するための図である。図４は、ＤＷＡ回路１００に入力されるデジタル信号の入力サイクルＮと、この入力サイクルＮに入力されたデジタル信号（図４中に量子化器出力と記す）と、フィードバックＤＡ１０４において使用される素子の番号（図４中にＤＡＣ素子番号と記す）と、素子選択信号とを示している。
また、図５は、入力サイクルＮと、入力サイクルＮに対応して使用されるフィードバックＤＡの素子との関係を示している。
実施形態１では、フィードバックＤＡ１０４が４個の素子（０〜３）から構成されているものとする。このとき、図４に示したように、入力サイクルＮ＝１（以下、入力サイクルＮ１と記す）で、量子化器１０３からＤＷＡ回路１００に「２」の値のデジタル信号が入力されたものとする。このとき、量子化器１０３からはデジタル信号としてＨ、Ｈ、Ｌ、Ｌがスイッチマトリクス１０１に入力される。

入力されたデジタル信号と素子選択信号との組み合わせに応じて、スイッチ素子２００の４つがＯＮする。そして、ＯＮされたスイッチ素子２００からは、出力された「Ｈ」または「Ｌ」の信号が、デジタル信号である出力信号としてフィードバックＤＡ１０４及び素子選択信号生成回路１０２に出力される。フィードバックＤＡ１０４では、スイッチマトリクス１０１から入力されたデジタル信号の値（デジタル値）に応じて演算処理に使用される素子が選択される。使用される素子は、図４において、「ＯＮ」と表される。

ここで、素子選択信号Ｐｔ［０：３］＝Ｌ、Ｌ、Ｌ、Ｈ（初期値）だとすると、スイッチマトリクス１０１からは、デジタル信号Ｍｘ１［０：３］＝Ｈ、Ｈ、Ｌ、Ｌが出力される。素子選択信号生成回路１０２は、デジタル信号Ｍｘ１［０：３］を受け、信号「Ｈ」と「Ｌ」の境界を、デジタル信号のビット数分だけ保有する論理素子３０１、ラッチ回路１０６によって検出する。検出の結果が、素子選択信号として出力される。実施形態１では、フィードバックＤＡ１０４において次の入力サイクルで「２」の素子から使用されることを示す、素子選択信号Ｐｔ１［０：３］＝Ｌ、Ｈ、Ｌ、Ｌが出力される。

次に、実施形態１では、次の入力サイクルＮ２で「１」のデジタル値が入力されたものとする。上記したように、スイッチマトリクス１０１には、素子選択信号Ｐｔ１［０：３］＝Ｌ、Ｈ、Ｌ、Ｌが入力されるから、入力されたデジタル値と素子選択信号との組み合わせに応じ、スイッチマトリクス１０１からは、フィードバックＤＡ１０４において素子２が使用されるような素子選択信号がフィードバックＤＡ１０４に出力される。

さらに、次のサイクルＮ３で「３」のデジタル値が入力されると、図５に示した円を１周し、フィードバックＤＡ１０４において、素子３、０、１が選択される。このように、実施形態１では、フィードバックＤＡ１０４に含まれる全ての素子が順番に使用され、フィードバックＤＡ１０４に含まれる素子の使用回数を平均化することができる。
このような実施形態１によれば、スイッチマトリクス１０１から出力されたデジタル信号を用いて素子選択信号が生成される。このため、スイッチマトリクス１０１後段のデジタル信号は、既にフィードバックＤＡ１０１に含まれる素子を順番に選択するような信号となっている。このようなスイッチマトリクス１０１後段の信号には、現時点までのデジタル入力信号の積算情報が含まれていることになる。

このようなことを利用して素子選択信号を生成することにより、実施形態１では、従来必要であった入力信号を積算していくためのアキュムレータ等の回路が不要となり、次回の素子選択を行なうのに必要な演算処理を高速化することができる。これにより、より高速なＤＷＡ回路が提供できるとともに、回路規模の小さい簡便な構成を実現することができる。
また、実施形態１によれば、フィードバックＤＡ１０４に含まれる素子のミスマッチに起因するＤＡ出力信号の歪みが、信号成分とは無相関なミスマッチ雑音となる。また、この雑音は、１次のハイパス型にシェイピングされるため、信号成分近傍での低い周波数域でのＳＮ比が向上される。

また、実施形態１では、スイッチマトリクス１０１により、量子化器１０３とフィードバックＤＡ１０４との間で、予め全ての接続がなされている。さらに、量子化器１０３とフィードバックＤＡ１０４との間にラッチ回路や演算ロジック等が存在しない。このため、量子化器１０３の出力が更新された後、直ちにフィードバックＤＡ１０４へ入力されるデジタル値が更新される。換言すると、実施形態１では、量子化器１０３の出力が変化してからフィードバックＤＡ１０４に入力されるデジタル値が更新されるまでの時間は、スイッチのＯＮ抵抗とマトリクス出力部に寄生する容量のみで決定する。

このような実施形態１によれば、量子化器１０３の出力が変化してからフィードバックＤＡ１０４に入力されるデジタル値が更新されるまでの時間を比較的容易に短縮することができる。具体的には、例えば、図６に示すタイミングチャートのような、量子化器１０３から出力されるデジタル値の確定から、フィードバックＤＡ１０４から出力されるデジタル値の変化タイミングまでサンプリング周波数の半周期しかないような信号処理システムにも、実施形態１のＤＷＡ回路１００を適用することが可能である。
また、スイッチマトリクス１０１を通過する信号はＬまたはＨのデジタル信号である。このため、スイッチマトリクス１０１の手前でデジタル信号を出力するバッファの駆動力は、量子化器１０３から出力されるデジタル値の確定からフィードバックＤＡ１０４から出力されるデジタル値の変化タイミングまでの時間に関しては問題とならない。

さらに、図１に示した回路において、スイッチマトリクス１０１に代えて量子化器１０３に閾値電圧をシャッフリングするスイッチマトリクスを設けることも可能である。ただし、このような構成では、複数個のアナログ値を高速にシャッフリングするために、アナログ値をバッファするアンプの広帯域化や高速セトリングが必要となる。特に、処理されるデジタル信号のビット数が大きくなると、その回路面積や消費電流が増大するという問題を生じる。しかし、実施形態１では、量子化器１０３からサーモメタコードを入力しているため、スイッチマトリクスによるアナログ値のシャッフルが不要であり、このような問題が生じないという効果を奏する。

なお、実施形態１は、以上説明した構成に限定されるものではない。例えば、図３に示した素子選択信号生成回路１０２において、ＡＮＤ素子とインバータ素子とを組み合わせた論理素子は、ＮＡＮＤ素子とインバータとを組み合わせたものであってもよい。また、ＮＡＮＤ素子とインバータとを組み合わせた場合であっても、これらの論理素子の出力とスイッチマトリクスとの間にラッチ回路を設けることもできる。

（実施形態２）
次に、本発明の実施形態２を説明する。実施形態２は、図１に示したスイッチマトリクス１０１の出力が全てＬ、または全てＨにならないようにするためのものである。このため、実施形態２では、実施形態１において図２に示した素子選択信号生成回路１０２を、図７に示した素子選択信号生成回路７０２に代えている。
図７に示した素子選択信号生成回路７０２は、フルコードモニタ回路１０９を保有し、ラッチ回路１０６が、ラッチ素子１０７ａ〜１０７ｄ及び、マルチプレクサ１０８ａ〜１０８ｄで構成されている。フルコードモニタ回路１０９は、スイッチマトリクス１０１の出力が全てＬもしくは、全てＨであることを検知する。そして、検知の結果に基づいて、フラグＬまたはＨを出力する。

ラッチ回路１０６は、フラグがＬの時にはタイミングφバー（「バー」は信号φの反転信号であることを示す）の立ち上がりタイミングで、Ｐｔｎ［０：３］の値を更新する。一方、フラグがＨの時には、前回の値であるＰｔｎ−１［０：３］の値を再度出力する。このような実施形態２によれば、素子選択信号生成回路７０２の出力が全てＬとなることを防ぐことができる。このため、図１に示したスイッチマトリクス１０１のスイッチがどれも接続状態にならないという状態を避けることが可能となる。

このような実施形態２によれば、スイッチマトリクス１０１の出力が全てＬ、または全てＨにならないようにするために、制限回路を設ける、あるいは冗長ビットを持たせたりする必要がない。そして、実施形態２は、比較的少ない回路追加により、スイッチマトリクス１０１の出力が全てＬまたはＨなることを防ぐ機能を実現することができる。
なお、フルコードモニタ回路１０９については、デジタルビット数分の入力ポートを持つＡＮＤ素子等で構成することが可能である。

（実施形態３）
次に、本発明の実施形態３を説明する。実施形態３は、実施形態１または実施形態２で説明したＤＷＡ回路を用いたデルタシグマ変調器を説明するものである。
図８は、実施形態３のデルタシグマ変調器を説明するための図である。図８に示すように、実施形態３のデルタシグマ変調器は、ループフィルタ１０５と、ループフィルタ１０５から出力されるアナログ信号を量子化して複数のデジタル信号を出力する量子化器１０３と、ループフィルタ１０５に複数のアナログ信号を出力するフィードバックＤＡ１０４と、実施形態１または実施形態２で説明したＤＷＡ回路１００と、で構成されている。

実施形態３のデルタシグマ変調器は、図８に示したように、負帰還のかかったフィードバックループで構成されている。このため、ループフィルタ１０５の経路の時間遅延量が大きい場合、位相余裕がなくなってループフィルタ１０５の動作が不安定になるという問題があった。
前記した実施形態１、実施形態２によれば、高速に動作するＤＷＡ回路を提供することが可能である。このようなＤＷＡ回路を用いることにより、実施形態３のデルタシグマ変調器は、時間遅延の少ないフィードバックループを構成できる。したがって、実施形態３によれば、デルタシグマ変調器の安定性が改善される他、高速信号処理が可能なため、高速動作可能なデルタシグマ変調器の提供が可能となる。

なお、実施形態３のループフィルタ１０５は、ＳＣ（Switched-Capacitor）フィルタ、連続時間フィルタのいずれの構成であってもよい。連続時間フィルタで構成される連続時間デルタシグマ変調器の場合、ＳＣフィルタのセトリング速度の要求がないため、量子化器からデジタル信号が出力されてから、フィードバックＤＡからアナログ信号が出力されるまでの時間遅延（excess loop delay）が高速化の律速となる。
複数のアナログ出力をフィードバックする、マルチビット型連続時間デルタシグマ変調器の場合、ＤＷＡ回路の存在がその高速化の妨げとなることが多い。したがって、実施形態３の連続時間デルタシグマ変調器に、実施形態１、２のＤＷＡ回路を適用することは、好ましい適用例であるといえる。

以上説明した本発明は、ＤＷＡ回路、およびそれを用いたマルチビット型デルタシグマ変調器であれば、どのような回路にも適用することができる。

１００ ＤＷＡ回路
１０１ スイッチマトリクス
１０２、７０２ 素子選択信号生成回路
１０３ 量子化器
１０５ ループフィルタ
１０６ ラッチ回路
１０７ａ〜１０７ｄ ラッチ素子
１０８ａ〜１０８ｄ マルチプレクサ
１０９ フルコードモニタ回路
２００ スイッチ素子
３０１ 論理素子

Claims (6)

1. 複数のデジタル信号を入力し、前記複数のデジタル信号をシャッフリングした出力信号を、デジタル／アナログ変換器の複数の入力信号として出力するスイッチマトリクスと、
   前記スイッチマトリクスを制御する素子選択信号を生成する素子選択信号生成回路と、を備え、
   前記スイッチマトリクスは、前記複数のデジタル信号と、前記デジタル／アナログ変換器の複数の入力信号とを、１対１で接続し得る全ての組み合わせによって直接接続し、複数のデジタル信号を出力できる複数のスイッチ素子を含み、
   前記素子選択信号が、前記スイッチマトリクスに入力された前記デジタル信号のいずれか１つを、前記スイッチマトリクスからの出力信号として選択する信号であり、
   前記素子選択信号生成回路は、前記スイッチマトリクスから出力される出力信号に基づいて、前記素子選択信号を生成することを特徴とするＤＷＡ回路。
2. 前記素子選択信号生成回路は、０番目からＮ番目の、合計Ｎ＋１個の論理素子を含み、
   前記論理素子は、
   正転入力端子と、反転入力端子とを備え、当該反転入力端子の各々に、前記スイッチマトリクスから出力される複数の前記出力信号が入力され、前記論理素子の正転入力端子は、各々直前の前記論理素子の反転入力端子に接続され、０番目の前記論理素子の正転入力端子が、Ｎ＋１番目の前記論理素子の反転入力端子に接続されることを特徴とする請求項１に記載のＤＷＡ回路。
3. 前記素子選択信号生成回路は、ＡＮＤ素子もしくはＮＡＮＤ素子と、インバータ素子との対を、少なくとも、前記複数のデジタル信号が示すデジタル値の数だけ備えることを特徴とする請求項１または２に記載のＤＷＡ回路。
4. 前記素子選択信号生成回路は、前記スイッチマトリクスの出力信号が全てＬまたは全てＨのとき、前記素子選択信号を更新しないことを特徴とする請求項１から３のいずれか１項に記載のＤＷＡ回路。
5. ループフィルタと、
   前記ループフィルタからの出力を量子化して複数のデジタル信号を出力する量子化器と、
   前記複数のデジタル信号を入力してデジタル／アナログ変換器に出力する請求項１乃至４のいずれか１項に記載のＤＷＡ回路と、
   前記ＤＷＡ回路から入力された複数のデジタル信号をアナログ信号に変換し、当該複数のアナログ値を前記ループフィルタにフィードバックする前記デジタル／アナログ変換器と、
   を含むことを特徴とするデルタシグマ変調器。
6. 前記ループフィルタは、連続時間ループフィルタであることを特徴とする請求項５に記載のデルタシグマ変調器。

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