JP2016144032A

JP2016144032A - データ加重平均回路及びこれを有するデジタルアナログ変換器

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Publication number: JP2016144032A
Application number: JP2015018403A
Authority: JP
Inventors: 英樹山崎; Hideki Yamazaki; 博喜佐藤; Hiroki Sato; 章庄司; Akira Shoji; 武志端田; Takeshi Hashida
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2015-02-02
Filing date: 2015-02-02
Publication date: 2016-08-08
Anticipated expiration: 2035-02-02
Also published as: JP6474627B2

Abstract

【課題】ＤＡ変換器の回路素子数と回路素子の選択個数とが公約数を持つ場合であっても、回路素子の特性ばらつきによるアナログ信号の誤差を効果的に低減できる入力信号をＤＡ変換器に与えることができるデータ加重平均回路を提供する【解決手段】Ｎビットの信号Ｓ４５における「１」の桁の個数ＭがＮとの間に公約数を持つ「所定の整数」である場合、新たに出力するデジタル信号Ｓ４０において「１」のビット値を持つ先頭の桁を、前回出力したデジタル信号Ｓ４０において「１」のビット値を持つ末尾の桁の次の桁から「Ｐ個」だけ上位ビット側にずれた桁に一致させるように信号Ｓ４５がビットシフトされる。この桁のずれ数Ｐは、Ｐと「所定の整数」との和がＮとの間に公約数を持たないように設定された整数である。【選択図】図４

Description

本発明は、回路素子の選択個数に応じた信号レベルを持つアナログ信号を生成するデジタルアナログ変換器などにおいて、回路素子の特性のばらつきによる誤差を低減するために使用されるデータ荷重平均回路に関するものである。

アナログ信号の生成に寄与する同一特性の回路素子（キャパシタ，抵抗，電流源など）を複数備え、信号の生成に使用する回路素子をデジタル信号によって選択できるように構成されたデジタルアナログ変換器（以下、「ＤＡ変換器」と記す場合がある。）が知られている。このようなＤＡ変換器では、基本的に、回路素子の選択個数に応じた信号レベルを持つアナログ信号が生成される。しかしながら、各回路素子の特性は完全に同一ではなく、加工精度の限界などに起因した特性のばらつきが存在する。特性のばらつきが大きいと、デジタル信号に対するアナログ信号の非線形性が生じ、誤差が大きくなる。

こうした回路素子の特性ばらつきによる誤差を低減する手法として、データ荷重平均（data weighted averaging：以下、「ＤＷＡ」と記す場合がある。）が知られている（例えば、特許文献１を参照）。ＤＷＡでは、各デジタル値に対する回路素子の選択に偏りが生じ難くなるように、ＤＡ変換器へ与えるデジタル信号が操作される。

ＤＡ変換器に与えるデジタル信号の各桁（「１」又は「０」）は、特定の回路素子の選択（「１」）又は非選択（「０」）を表す。一般的なＤＷＡの手法では、「１」の桁が連続するサーモメータコードで表現されたデジタル信号に対してビットシフトの操作が施される。すなわち、前回ＤＡ変換器へ与えたデジタル信号における「１」の末尾の次の桁が、次にＤＡ変換器へ与えるデジタル信号の「１」の先頭となるように、デジタル信号がビットシフトされる。これにより、同一値のデジタル信号が与えられた場合でも異なる組み合わせの回路素子が選択されるようになり、使用される回路素子の偏りが小さくなる。そのため、回路素子の特性のばらつきが平均化され易くなり、デジタル信号に対するアナログ信号の線形性が改善される。

特開２０１１−２５９３４７号公報

しかしながら、上述した従来のＤＷＡでは、サーモメータコードで表現されたデジタル信号における「１」の個数がＤＡ変換器の持つ回路素子数（入力ビット数）に対して公約数を有する「切りの良い数字」である場合、信号生成用に選択される回路素子の組み合わせの数が少なくなるため、回路素子の特性のばらつきを平均化する作用が弱くなるという問題がある。

図８は、従来のＤＷＡにおいて生成される信号の例を示す図である。図８Ａは全体のビット数（３２ビット）に対して「１」の個数がその半分（１６ビット）である場合を示し、図８Ｂは「１」の個数が全体の４分の１（８ビット）である場合を示す。図８Ａの例では回路素子の組み合わせ数が２つ（Ｂ０〜Ｂ１５，Ｂ１６〜Ｂ３１）であり、図８Ｂの例では回路素子の組み合わせ数が４つ（Ｂ０〜Ｂ７，Ｂ８〜Ｂ１５，Ｂ１６〜Ｂ２３，Ｂ２４〜Ｂ３１）である。回路素子の組み合わせ毎に固有の誤差が存在しているため、図８のように回路素子の組み合わせ数が少なくなるほど、平均化の作用による誤差の低減効果は小さくなる。

また、図８において示すように、固有の誤差を持つ信号のパターンが短い時間間隔で周期的に繰り返されると、その周波数に不要なノイズ成分が強く現れることになり、アナログ信号のＳＮ比が劣化するという問題もある。

本発明はかかる事情に鑑みてなされたものであり、その目的は、回路素子の選択個数に応じた物理量を持つアナログ信号を生成するＤＡ変換器等の回路装置に対して、回路装置の持つ回路素子数と回路素子の選択個数とが公約数を持つ関係にある場合であっても、回路素子の特性ばらつきによるアナログ信号の誤差を効果的に低減できる入力信号を与えることができるデータ加重平均回路と、そのようなデータ加重平均回路を有するデジタルアナログ変換器を提供することにある。

本発明の第１の観点は、Ｎビットのデジタル信号におけるＮ個の桁と一対一に対応したＮ個の回路素子の各々を、前記デジタル信号の対応する桁のビット値に応じて選択し、当該選択した前記回路素子の個数に応じた物理量を持つアナログ信号を生成する回路装置に対して、前記Ｎビットのデジタル信号を与えるデータ加重平均回路に関するものである。このデータ加重平均回路は、前記回路素子の選択を指示する第１のビット値を持つ桁が連続するようにコード化されたＮビットの第１入力信号を周期的に入力し、入力した前記第１入力信号を一定の方向へ巡回的にビットシフトし、当該ビットシフトの結果を前記Ｎビットのデジタル信号として出力するバレルシフタと、前記第１入力信号において前記第１のビット値を持つ桁の個数Ｍが、前記Ｎとの間に公約数を持つ所定の整数であるか否かを判定する判定回路と、前記桁の個数Ｍが前記所定の整数でないと判定された場合、新たに出力する前記デジタル信号において前記第１のビット値を持つ先頭の桁を、前回出力した前記デジタル信号において前記第１のビット値を持つ末尾の桁の次の桁に一致させる第１ビットシフトを行うように前記バレルシフタを制御し、前記桁の個数Ｍが前記所定の整数であると判定された場合は、新たに出力する前記デジタル信号において前記第１のビット値を持つ先頭の桁を、前回出力した前記デジタル信号において前記第１のビット値を持つ末尾の桁の次の桁からＰ個だけ前記一定の方向へずれた桁に一致させる第２ビットシフトを行うように前記バレルシフタを制御する制御回路とを具備する。前記第２ビットシフトにおける桁のずれ数Ｐは、当該Ｐと前記所定の整数との和が前記Ｎとの間に公約数を持たない整数である。

上記の構成によれば、前記第１入力信号において前記第１のビット値を持つ桁の個数Ｍは、前記デジタル信号によって選択される前記回路素子の個数を示しており、前記第１入力信号のビット数Ｎは、前記デジタル信号によって選択可能な前記回路素子の個数を示している。
前記桁の個数Ｍが前記Ｎとの間に公約数を持つ所定の整数でない場合、新たに出力する前記デジタル信号において前記第１のビット値を持つ先頭の桁を、前回出力した前記デジタル信号において前記第１のビット値を持つ末尾の桁の次の桁に一致させる第１ビットシフトが行われる。
他方、前記桁の個数Ｍが前記Ｎとの間に公約数を持つ所定の整数である場合、新たに出力する前記デジタル信号において前記第１のビット値を持つ先頭の桁を、前回出力した前記デジタル信号において前記第１のビット値を持つ末尾の桁の次の桁からＰ個だけ前記一定の方向へずれた桁に一致させる第２ビットシフトが行われる。この第２ビットシフトが行われるとき、前記桁の個数Ｍ（前記所定の整数）と前記Ｐとの和が前記Ｎとの間に公約数を持たない。そのため、仮に、同一の前記第１入力信号に対して前記第２ビットシフトが反復されたとすると、前記デジタル信号において前記第１のビット値を持つ先頭の桁が再び同じ桁に戻るまで、少なくともＮ回の前記第２ビットシフトが必要となる。すなわち、同一の前記第１入力信号に対する前記回路素子の組み合わせが、少なくともＮ組存在する。従って、前記回路素子の組み合わせ毎に存在する固有の誤差が、平均化の作用によって低減され易くなる。

なお、前記Ｐは正の整数でもよいし負の整数でもよい。前記Ｐが負の整数である場合、前記第２ビットシフトは、新たに出力する前記デジタル信号において前記第１のビット値を持つ先頭の桁を、前回出力した前記デジタル信号において前記第１のビット値を持つ末尾の桁の次の桁から前記一定の方向と逆の方向へずれた桁に一致させる操作を示す。

好適に、前記制御回路は、前記第２ビットシフトをＫ回繰り返す度に、前記ずれ数Ｐを異なるずれ数Ｑに置き換えた前記第２ビットシフトを１回行うように前記バレルシフタを制御してよい。前記第２ビットシフトの繰り返し回数Ｋと前記ずれ数Ｑは、同一の前記第１入力信号が繰り返し入力された状態で前記第２ビットシフトが反復された場合において、前記デジタル信号の信号列に生じる周期的パターンの一サイクルの信号数が前記Ｎより大きくなるようにそれぞれ設定される
これにより、前記第２ビットシフトを行う場合、前記デジタル信号の信号列に生じるパターンの周期が長くなる。

好適に、上記データ加重平均回路は、前記回路素子の選択個数を２進符号で表わす第２入力信号を周期的に入力し、入力した前記第２入力信号を前記第１入力信号に変換する信号コード変換回路を備えてよい。前記バレルシフタは、前記デジタル信号において前記第１のビット値を持つ先頭の桁を、入力されるポインタによって指定された桁に一致させる前記ビットシフトを行ってよい。前記制御回路は、前記第２入力信号が入力される度に、第１ポインタによって指定される前記先頭の桁が前記第２入力信号に応じた数だけ前記一定の方向へシフトするように前記第１ポインタを更新するポインタ更新回路と、前記バレルシフタにおいて前記第２ビットシフトを実行させる前記判定回路の判定結果が得られた場合、計数値に所定の増分値を加算し、前記計数値が所定の上限値に達した場合、前記計数値を初期値にリセットするカウンタと、前記第１ポインタによって指定される前記先頭の桁が前記カウンタの計数値に応じた数だけ前記一定の方向へシフトするように前記第１ポインタを補正した第２ポインタを算出するポインタ算出回路と、前記バレルシフタにおいて前記第１ビットシフトを実行させる前記判定回路の判定結果が得られた場合、前記第１ポインタを選択して前記バレルシフタに入力し、前記バレルシフタにおいて前記第２ビットシフトを実行させる前記判定回路の判定結果が得られた場合、前記第２ポインタを選択して前記バレルシフタに入力するマルチプレクサとを有してよい。
上記の構成によれば、前記バレルシフタにおいて前記第２ビットシフトを実行させる前記判定回路の判定結果が得られた場合、前記計数値に前記所定の増分値が加算される。前記第１ポインタが指定する桁に対してずれた桁を指定する前記第２ポインタは、前記計数値を用いて簡易に算出される。

好適に、前記第２入力信号は、前記回路素子の選択個数に対応する数値を２進符号で表した第３入力信号にデルタシグマ変調を施して得られた信号でよい。前記判定回路は、前記第３入力信号に基づいて前記判定を行ってよい。
例えば、前記第２入力信号は、上記第３入力信号を上位データと下位データとに分割し、前記下位データにデルタシグマ変調を施して前記上位データと加算することにより得られた信号であってよい。前記判定回路は、前記第３入力信号の値が、前記第１入力信号の前記桁の個数Ｍと前記所定の整数とが等しい場合における前記第３入力信号の値を含んだ所定の近傍範囲にあるか否かを判定してよい。前記制御回路は、前記第３入力信号の値が前記所定の近傍範囲にあると判定した場合、前記第２ビットシフトを行うように前記バレルシフタを制御してよい。
上記の構成によれば、前記第１入力信号がデルタシグマ変調を施された前記第３入力信号に基づいて得られた信号であっても、前記第１入力信号において前記第１のビット値を持つ桁の平均的な個数Ｍが、前記Ｎとの間に公約数を持つ所定の整数であるか否かを判定することが可能である。

本発明の第２の観点に係るデジタルアナログ変換器は、Ｎビットのデジタル信号におけるＮ個の桁と一対一に対応したＮ個の回路素子の各々を、前記デジタル信号の対応する桁のビット値に応じて選択し、当該選択した前記回路素子の個数に応じた信号レベルを持つアナログ信号を生成するデジタルアナログ変換部と、前記デジタルアナログ変換部に対して、前記Ｎビットのデジタル信号を与える上記第１の観点のデータ加重平均回路とを具備する。

本発明によれば、回路素子の選択個数に応じた物理量を持つアナログ信号を生成するＤＡ変換器等の回路装置に対して、回路装置の持つ回路素子数と回路素子の選択個数とが公約数を持つ場合であっても、回路素子の特性ばらつきによるアナログ信号の誤差を効果的に低減できる入力信号を与えることができる。

本発明の実施形態に係るＤＡ変換器の構成の一例を示す図である。デジタルアナログ変換部の構成の一例を示す図である。本発明の実施形態に係るＤＷＡ回路の構成の一例を示す図である。バレルシフタにおける第２ビットシフトの一例を説明するための図であり、ΔΣ変調の作用による信号の変動が生じていない場合を示す。バレルシフタにおける第２ビットシフトの一例を説明するための図であり、ΔΣ変調の作用による信号の変動が生じている場合を示す。バレルシフタにおける第２ビットシフトの変形例を説明するための図である。バレルシフタにおける第２ビットシフトの他の変形例を説明するための図である。従来のＤＷＡにおいて生成される信号の例を示す図である。図８Ａは全体のビット数に対して「１」の個数がその半分である場合を示し、図８Ｂは「１」の個数が全体のビット数に対して４分の１である場合を示す。

図１は、本発明の実施形態に係るＤＡ変換器の構成の一例を示す図である。図１に示すＤＡ変換器は、アップサンプリング部１０と、ΔΣ変調器２０と、加算器３０と、ＤＷＡ回路４０と、デジタルアナログ変換部５０と、ローパスフィルタ６０を有する。

アップサンプリング部１０は、サンプリング周波数Ｆｓのデジタル信号Ｓｉｎをこれより高いサンプリング周波数の信号Ｓ１０に変換する回路であり、例えばＣＩＣアップサンプリングフィルタなどの補完フィルタを用いて構成される。信号Ｓ１０は、本発明における第３入力信号に対応する。

ΔΣ変調器２０は、アップサンプリング部１０によってオーバーサンプリングされた信号Ｓ１０の下位ビット側のデータ（下位データＤＬ）を入力し、これにΔΣ変調を施す。

加算器３０は、デジタル信号Ｓ１０の上位ビット側のデータ（上位データＤＨ）と、ΔΣ変調器２０から出力される変調結果の信号Ｓ２０とを加算する。信号Ｓ２０は、例えば正負の値を持つ符号付き２進符号であり、加算器３０の加算結果として出力される信号Ｓ３０も符号付き２進符号となっている。

ＤＷＡ回路４０は、加算器３０から出力される信号Ｓ３０を、サーモメータコードで表されたＮビットのデジタル信号Ｓ４０に変換してデジタルアナログ変換部５０に入力する。ＤＷＡ回路４０の詳しい構成は後述する。

デジタルアナログ変換部５０は、Ｎビットのデジタル信号Ｓ４０に応じた信号レベルを持つアナログ信号Ｓｏｕｔを生成する。デジタルアナログ変換部５０は、デジタル信号Ｓ４０におけるＮ個の桁と一対一に対応したＮ個の回路素子を備えており、デジタル信号Ｓ４０の対応する桁のビット値に応じて各回路素子を選択し、当該選択した回路素子の個数に応じた信号レベルを持つアナログ信号Ｓ５０を生成する。

図２は、デジタルアナログ変換部５０の構成の一例を示す図である。図２に示すデジタルアナログ変換部５０は、回路素子に相当するＮ個のキャパシタＣ_０〜Ｃ_Ｎ−１と、キャパシタＣ_０〜Ｃ_Ｎ−１の選択用のスイッチＳＷ_０〜ＳＷ_Ｎ−１と、チャージアンプを構成するキャパシタＣｆ及びオペアンプ５１と、キャパシタＣ_０〜Ｃ_Ｎ−１に一定の基準電圧Ｖｒｅｆを印加するスイッチ５２と、キャパシタＣ_０〜Ｃ_Ｎ−１をオペアンプ５１の反転入力端子に接続するスイッチ５３と、キャパシタＣｆの電荷をリセットするスイッチ５４とを有する。

キャパシタＣ_ｉ（「ｉ」は０からＮ−１までの整数を示す）の一方の端子はスイッチＳＷ_ｉを介して共通のノードＮＤ又はグランドに接続され、キャパシタＣ_ｉの他方の端子はグランドに接続される。スイッチＳＷ_ｉは、デジタル信号Ｓ４０の第ｉ桁のビット値Ｂ_ｉが「１」の場合、キャパシタＣ_ｉをノードＮＤに接続し、ビット値Ｂ_ｉが「０」の場合、キャパシタＣ_ｉをグランドに接続する。
スイッチ５２は、基準電圧ＶｒｅｆとノードＮＤとの間の電流経路に設けられる。スイッチ５３は、オペアンプ５１の反転入力端子とノードＮＤとの間の電流経路に設けられる。キャパシタＣｆは、オペアンプ５１の反転入力端子と出力端子との間に接続される。スイッチ５４は、キャパシタＣｆと並列に接続される。オペアンプ５１の非反転入力端子はグランドに接続される。

まず、スイッチ５２及び５４がオン、スイッチ５３がオフに設定され、ノードＮＤに基準電圧Ｖｒｅｆが印加されるとともに、キャパシタＣｆの電荷が放電される。このとき、キャパシタＣ_０〜Ｃ_Ｎ−１の中でデジタル信号Ｓ４０の対応する桁が「１」に設定されたキャパシタには、スイッチ５２を介して基準電圧Ｖｒｅｆが印加され、それぞれ電荷が蓄積される。
次に、スイッチ５２及び５４がオフ、スイッチ５３がオンに切り替えられると、デジタル信号Ｓ４０の対応する桁が「１」に設定されたキャパシタ（Ｃ_０〜Ｃ_Ｎ−１）の電荷が、スイッチ５３を介してキャパシタＣｆに転送される。オペアンプ５１から出力されるアナログ信号Ｓ５０の電圧は、この転送された電荷にほぼ比例した値となる。キャパシタＣ_０〜Ｃ_Ｎ−１の静電容量は全て等しいため、アナログ信号Ｓ５０の電圧は、デジタル信号Ｓ４０の対応する桁が「１」に設定されたキャパシタ（Ｃ_０〜Ｃ_Ｎ−１）の個数に比例する。すなわち、アナログ信号Ｓｏｕｔの電圧は、Ｎビットのデジタル信号Ｓ４０におけるビット値が「１」の桁の個数に比例する。
以上が、デジタルアナログ変換部５０の説明である。

ローパスフィルタ６０は、デジタルアナログ変換部５０から出力されるアナログ信号Ｓ５０に含まれる高周波成分を除去し、アナログ信号Ｓｏｕｔとして出力する。ローパスフィルタ６０は、アップサンプリング部１０によるオーバーサンプリングとΔΣ変調器２０のノイズシェーピングの作用によって高域側に集められたノイズ成分を除去する働きを有する。

次に、ＤＷＡ回路４０の詳しい構成について図３を参照して説明する。

図３に示すＤＷＡ回路４０は、バレルシフタ４１と、判定回路４２と、制御回路４３と、信号コード変換回路４４及び４５を有する。

信号コード変換回路４４は、符号付き２進符号コードで表した加算器３０の信号Ｓ３０を、符号無しの２進符号で表した信号Ｓ４４に変換する。信号Ｓ４４の値は、デジタルアナログ変換部５０において選択する回路素子（図２の例では、キャパシタＣ_０〜Ｃ_Ｎ−１）の個数を示す。信号Ｓ４４は、本発明における第２入力信号に対応する。

信号コード変換回路４５は、符号無しの２進符号で表した信号Ｓ４４を、サーモメータコードで表したＮビットの信号Ｓ４５に変換する。信号Ｓ４５のビット配列において、「１」の値を持つ桁が下位側に連続しており、その「１」の数は信号Ｓ４４の値と等しくなっている。信号Ｓ４５は、本発明における第１入力信号に対応する。

バレルシフタ４１は、信号コード変換回路４５から入力したＮビットの信号Ｓ４５（第１入力信号）を一定の方向へ巡回的にビットシフトし、当該ビットシフトの結果をＮビットのデジタル信号Ｓ４０としてデジタルアナログ変換部５０に出力する。例えばバレルシフタ４１は、Ｎビットの信号Ｓ４５（第１入力信号）において「１」のビット値を持つ先頭の桁（最下位ビット）が、制御回路４３のポインタＰＴによって指定された桁と一致するように、デジタル信号Ｓ４０を下位から上位に向かって一方向にビットシフトする。このとき、バレルシフタ４１は、最上位ビットのビット値を最下位ビットへと戻すことにより、巡回的なビットシフトを実現する。

判定回路４２は、Ｎビットの信号Ｓ４５（第１入力信号）において「１」のビット値を持つ桁の個数Ｍが、Ｎとの間に公約数を持つ「所定の整数」であるか否かを判定する。例えば判定回路４２は、ビット数Ｎを「３２」とした場合において、その半分の値である「１６」、上から１／８の値である「２８」、上から１／４の値である「２４」、下から１／４の値である「８」、及び、下から１／８の値である「４」をそれぞれ「所定の整数」として判定を行う。

なお、Ｎビットの信号Ｓ４５（第１入力信号）は、下位データＤＬにΔΣ変調を施して上位データＤＨと加算することにより得られた信号Ｓ４４（第２入力信号）をサーモメータコードに変換した信号である。そのため、信号Ｓ４５において「１」のビット値を持つ桁の個数Ｍは、元の信号Ｓ１０が一定値に保たれていても、ΔΣ変調の効果によって時間とともに変化する。そこで、判定回路４２は、信号Ｓ４５における「１」の桁の時間的な平均個数を表している元の信号Ｓ１０（第３入力信号）を用いて上記の判定を行う。すなわち、判定回路４２は、ΔΣ変調される前の信号Ｓ１０に基づいて、信号Ｓ４５における「１」の桁の個数Ｍ（時間的な平均個数）が「所定の整数」であるか否かを判定する。

また、判定回路４２は、信号Ｓ４５における「１」の桁の個数Ｍ（時間的な平均個数）が「所定の整数」の近傍範囲に含まれる場合に、「１」の桁の個数Ｍ（時間的な平均個数）が「所定の整数」と一致する場合と同じ判定結果を与えてもよい。例えば、判定回路４２は、ΔΣ変調前の信号Ｓ１０（第３入力信号）の値が、信号Ｓ４５（第１入力信号）における「１」の桁の個数Ｍ（時間的な平均個数）と「所定の整数」とが一致する場合における信号Ｓ１０の値を含んだ所定の近傍範囲にあるか否かを判定する。信号Ｓ１０の値がこの近傍範囲にある場合、判定回路４２は、「１」の桁の個数Ｍ（時間的な平均個数）が「所定の整数」と一致する場合と同じ判定結果を与える。これにより、信号Ｓ４５における「１」の桁の個数Ｍが「所定の整数」に近い値の場合には、個数Ｍが「所定の整数」に一致する場合と同様なバレルシフタ４１のビットシフト（後述する第２ビットシフト）が行われるため、デジタルアナログ変換部５０の回路素子の特性ばらつきによる誤差を適切に低減できる。

制御回路４３は、判定回路４２の判定結果を示す信号Ｓ４２に応じて、２パターンの異なるビットシフト操作（第１ビットシフト／第２ビットシフト）を行うようにバレルシフタ４１を制御する。

信号Ｓ４５（第１入力信号）における「１」の桁の個数Ｍが「所定の整数」でないと判定回路４２において判定された場合、制御回路４３は「第１ビットシフト」を行うようにバレルシフタ４１を制御する。すなわち、制御回路４３は、バレルシフタ４１が新たに出力するデジタル信号Ｓ４０において「１」のビット値を持つ先頭の桁を、前回出力したデジタル信号Ｓ４０において「１」のビット値を持つ末尾の桁の次の桁に一致させる第１ビットシフトを行うようにポインタＰＴを算出する。

他方、信号Ｓ４５（第１入力信号）における「１」の桁の個数Ｍが「所定の整数」であると判定回路４２において判定された場合、制御回路４３は「第２ビットシフト」を行うようにバレルシフタ４１を制御する。すなわち、制御回路４３は、バレルシフタ４１が新たに出力するデジタル信号Ｓ４０において「１」のビット値を持つ先頭の桁を、前回出力したデジタル信号Ｓ４０において「１」のビット値を持つ末尾の桁の次の桁から「Ｐ個」だけ上位ビット側にずれた桁に一致させる第２ビットシフトを行うようにポインタＰＴを算出する。ただし、桁のずれ数Ｐは、Ｐと「所定の整数」との和がＮとの間に公約数を持たないように設定された整数である。

また、制御回路４３は、この第２ビットシフトをＫ回繰り返す度に、上述した桁のずれ数Ｐを異なるずれ数Ｑに置き換えた第２ビットシフトを１回行うようにバレルシフタ４１を制御する。この場合、第２ビットシフトの繰り返し回数Ｋと、第２ビットシフトにおける上述した桁のずれ数Ｑは、同一の信号Ｓ４５（第１入力信号）が繰り返し入力された状態で第２ビットシフトが反復された場合において、デジタル信号Ｓ４０の信号列に生じる周期的パターンの一サイクルの信号数がＮより大きくなるようにそれぞれ設定される。

制御回路４３は、例えば図３に示すように、レジスタ４３１と、ポインタ更新回路４３２と、カウンタ４３３と、ポインタ算出回路４３４と、マルチプレクサ４３５を有する。

レジスタ４３１は、第１ビットシフトで用いられる第１ポインタＰＴ１を記憶する。第１ポインタＰＴ１は、バレルシフタ４１が出力するデジタル信号Ｓ４０において「１」のビット値を持つ先頭の桁を指定する数値である。

ポインタ更新回路４３２は、信号コード変換回路４４から信号Ｓ４４（第２入力信号）が入力される度に、第１ポインタＰＴ１によって指定される「１」の先頭の桁が信号Ｓ４４（第２入力信号）に応じた数だけ上位ビット側へシフトするように、レジスタ４３１の第１ポインタＰＴ１を更新する。ポインタ更新回路４３２は、例えば、２進符号で表された信号Ｓ４４と第１ポインタＰＴ１との加算を行う加算器を含んで構成される。

カウンタ４３３は、バレルシフタ４１において第２ビットシフトを実行させる判定回路４２の判定結果が得られた場合、計数値ＣＮＴに所定の増分値を加算し、計数値ＣＮＴが所定の上限値に達した場合、計数値ＣＮＴを初期値にリセットする。計数値ＣＮＴに加算される増分値は、第２ビットシフトにおける桁のずれ数Ｐに相当する値であり、例えば桁のずれ数Ｐが１の場合、増分値は１に設定される。

ポインタ算出回路４３４は、第１ポインタＰＴ１によって指定される「１」の先頭の桁がカウンタ４３３の計数値ＣＮＴに応じた数だけ上位ビット側へシフトするように第１ポインタを補正した第２ポインタＰＴ２を算出する。ポインタ算出回路４３４は、例えば、それぞれ２進符号で表された第１ポインタＰＴ１と第２ポインタＰＴ２との加算を行う加算器を含んで構成される。

マルチプレクサ４３５は、バレルシフタ４１において第１ビットシフトを実行させる判定回路４２の判定結果が得られた場合、第１ポインタＰＴ１を選択してバレルシフタ４１に入力し、バレルシフタ４１において第２ビットシフトを実行させる判定回路４２の判定結果が得られた場合、第２ポインタＰＴ２を選択してバレルシフタ４１に入力する。

ここで、上述した構成を有する図１に示すＤＡ変換器の動作について、ＤＷＡ回路４０を中心に説明する。

入力のデジタル信号Ｓｉｎは、アップサンプリング部１０において元のサンプリング周波数Ｆｓより高い周波数にオーバーサンプリングされ、所定の補完処理を受けた信号Ｓ１０（第３入力信号）に変換される。信号Ｓ１０の下位データＤＬは、ΔΣ変調器２０においてΔΣ変調を施され、その変調結果の信号Ｓ２０と信号Ｓ１０の上位データＤＨとが加算器３０において加算される。加算器３０の加算結果を示す信号Ｓ３０は、ＤＷＡ回路４０に入力される。

ＤＷＡ回路４０に入力された信号Ｓ３０は、信号コード変換回路４４において符号付き２進符号から符号無し２進符号に変換され、信号Ｓ４４（第２入力信号）として信号コード変換回路４５に入力される。信号コード変換回路４５では、信号Ｓ４４が更に符号無し２進符号からサーモメータコードに変換され、Ｎビットの信号Ｓ４５（第１入力信号）としてバレルシフタ４１に入力される。Ｎビットの信号Ｓ４５は、バレルシフタ４１において巡回的なビットシフトを施される。バレルシフタ４１によるビットシフト後のデジタル信号Ｓ４０は、デジタルアナログ変換部５０において、「１」の桁の個数に応じたアナログ信号Ｓ５０に変換される。アナログ信号Ｓ５０は、ローパスフィルタ６０において高周波のノイズ成分を除去されることにより、所望の信号帯域の成分を含んだアナログ信号Ｓｏｕｔとなる。

ＤＷＡ回路４０の判定回路４２では、ΔΣ変調される前の信号Ｓ１０に基づいて、Ｎビットの信号Ｓ４５（第１入力信号）における「１」のビット値を持つ桁の個数Ｍ（時間的な平均個数）が、Ｎとの間に公約数を持つ「所定の整数」であるか否の判定が行われる。制御回路４３では、この判定回路４２の判定結果に基づいて、バレルシフタ４１のビットシフトの制御が行われる。

「１」のビット値を持つ桁の個数Ｍが「所定の整数」でない場合、すなわち、整数ＭとＮとが公約数を持たない場合、バレルシフタ４１では、Ｎビットの信号Ｓ４５（第１入力信号）に対して「第１ビットシフト」が施される。すなわち、バレルシフタ４１が新たに出力するデジタル信号Ｓ４０において「１」のビット値を持つ先頭の桁を、前回出力したデジタル信号Ｓ４０において「１」のビット値を持つ末尾の桁の次の桁に一致させるように、信号Ｓ４５が上位ビット側へビットシフトされる。これは、図８において示す一般的なＤＷＡの手法と同様なビットシフト操作に該当する。「１」の個数Ｍがビット長Ｎとの間に公約数を持たない場合、連続するＭ個の「１」の先頭が複数回の第１ビットシフトを経て再び同じ桁に戻るために、少なくとも、信号Ｓ４５のビット長と同じＮ回の第１ビットシフトを繰り返す必要がある。Ｍ個の「１」の系列を隙間なくＮ個並べた全体の系列の長さが、ＮとＭとの最小公倍数になることに対応する。従って、バレルシフタ４１が第１ビットシフトを行う場合、同一の信号Ｓ４５に対するビットシフト結果にはＮ通りのバリエーションが存在することになる。つまり、デジタルアナログ変換部５０の回路素子（Ｃ_０〜Ｃ_Ｎ−１）の組み合わせがＮ通り存在する。従って、回路素子（Ｃ_０〜Ｃ_Ｎ−１）の特性のばらつきによるアナログ信号Ｓ５０の誤差は、回路素子の多数の組み合わせによる平均化の作用によって効果的に低減される。

一方、「１」のビット値を持つ桁の個数Ｍが「所定の整数」である場合、バレルシフタ４１では、Ｎビットの信号Ｓ４５（第１入力信号）に対して「第２ビットシフト」が施される。すなわち、バレルシフタ４１が新たに出力するデジタル信号Ｓ４０において「１」のビット値を持つ先頭の桁を、前回出力したデジタル信号Ｓ４０において「１」のビット値を持つ末尾の桁の次の桁から「Ｐ個」だけ上位ビット側にずれた桁に一致させるように、信号Ｓ４５が上位側へビットシフトされる。ただし、このＰと「所定の整数」との和（１回の第２ビットシフトによって上位側にシフトするビット数）は、Ｎとの間に公約数を持たない。

図４及び図５は、バレルシフタ４１における第２ビットシフトの一例を説明するための図である。図４及び図５の例において、デジタル信号Ｓ４０のビット長Ｎは「３２」である。斜線を施された図形は、「１」のビット値を持つ桁を表す。信号Ｓ４４は、信号Ｓ４５に含まれる「１」の桁の個数Ｍ（Ｍ＝０〜３２）と等しい値を持つ。

図４の例では、理解を容易にするため、ΔΣ変調器２０の変調作用による信号Ｓ４４の時間的な変動が生じていない仮想的な場合を示しており、信号Ｓ４４の値（「１」の桁の個数Ｍ）は常に「１６」となっている。他方、図５の例では、ΔΣ変調の作用による信号Ｓ４４の時間的変動が存在する場合を示しており、信号Ｓ４４の平均値（「１」の桁の時間的な平均の個数）が「１６」となっている。

この図４，図５の例における第２ビットシフトでは、上述した桁のずれ数Ｐが１に設定されている。すなわち、新たに出力するデジタル信号Ｓ４０において「１」のビット値を持つ先頭の桁を、前回出力したデジタル信号Ｓ４０において「１」のビット値を持つ末尾の桁の次の桁から「１個」だけ上位ビット側にずれた桁に一致させるように、信号Ｓ４５が上位側へビットシフトされる。例えば図４のサイクル１において「１」のビット値を持つ先頭の桁は、その前のサイクル０において「１」のビット値を持つ末尾の桁Ｂ１５の次の桁Ｂ１６から「１個」だけ上位ビット側にずれた桁Ｂ１７となっている。

１回の第２ビットシフトによって上位ビット側にシフトする数は「Ｍ＋Ｐ」であり、図４，図５の例ではこの数が１７となっている。１７は、信号Ｓ４５のビット長３２との間に公約数を持たないため、「１」の配列の先頭が再び同じ桁に戻るためには、３２回の第２ビットシフトを繰り返す必要がある。図４を参照すると、サイクル０と同じ信号パターンが、３２回の第２ビットシフトを経たサイクル３２に現れている。

また、図４，図５の例では、第２ビットシフトが３２回（Ｋ＝３２）繰り返される度に、上述した桁のずれ数１（Ｐ＝１）を異なるずれ数０（Ｑ＝０）に置き換えた第２ビットシフトが１回行われる。ずれ数０（Ｑ＝０）の第２ビットシフトは、図４，図５の例において、サイクル３３とサイクル６６に生じている。これにより、同一の信号Ｓ４５（第１入力信号）が繰り返し入力された状態で第２ビットシフトが反復された場合において、デジタル信号Ｓ４０の信号列に生じる周期的パターンの一サイクルの信号数は、信号Ｓ４５のビット長３２（Ｎ＝３２）より大きい６６個になっている。図４を参照すると、サイクル０と同じデジタル信号がサイクル６６に現れている。

「１」のビット値を持つ桁の個数Ｍが「所定の整数」である場合には、上述した第２ビットシフトが行われるため、回路素子（Ｃ_０〜Ｃ_Ｎ−１）の特性のばらつきによるアナログ信号Ｓ５０の誤差は、回路素子の多数の組み合わせによる平均化の作用によって効果的に低減される。

以上説明したように、本実施形態に係るＤＷＡ回路４０によれば、Ｎビットの信号Ｓ４５における「１」の桁の個数ＭがＮとの間に公約数を持つ「所定の整数」である場合、新たに出力するデジタル信号Ｓ４０において「１」のビット値を持つ先頭の桁を、前回出力したデジタル信号Ｓ４０において「１」のビット値を持つ末尾の桁の次の桁から「Ｐ個」だけ上位ビット側にずれた桁に一致させるように信号Ｓ４５がビットシフトされる。この桁のずれ数Ｐは、Ｐと「所定の整数」との和がＮとの間に公約数を持たないように設定された整数である。従って、デジタルアナログ変換部５０の回路素子の数Ｎと回路素子の選択個数Ｍとが公約数を持つ所定の関係にある場合であっても、デジタルアナログ変換部５０において選択される回路素子（Ｃ_０〜Ｃ_Ｎ−１）の組み合わせのバリエーションを多くすることができる。これにより、回路素子（Ｃ_０〜Ｃ_Ｎ−１）の特性のばらつきによるアナログ信号Ｓ５０の誤差を、回路素子（Ｃ_０〜Ｃ_Ｎ−１）の多数の組み合わせによる平均化の作用によって効果的に低減できる。

また、本実施形態に係るＤＷＡ回路４０によれば、第２ビットシフトをＫ回繰り返す度に、桁のずれ数Ｐを異なるずれ数Ｑに置き換えた第２ビットシフトが１回行われる。この第２ビットシフトの繰り返し回数Ｋと、第２ビットシフトにおける桁のずれ数Ｑは、同一の信号Ｓ４５（第１入力信号）が繰り返し入力された状態で第２ビットシフトが反復された場合において、デジタル信号Ｓ４０の信号列に生じる周期的パターンの一サイクルの信号数がＮより大きくなるようにそれぞれ設定される。これにより、第２ビットシフトを行う場合において、デジタル信号Ｓ４０の信号列に生じるパターンの周期を長くすることができるため、回路素子（Ｃ_０〜Ｃ_Ｎ−１）の特性のばらつきによるアナログ信号Ｓ５０の誤差が時間的に分散され易くなり、誤差を効果的に低減できる。また、デジタル信号Ｓ４０の各桁における「１」の出現回数を均一化し易くすることも可能である。

なお、本発明は上述した実施形態に限定されるものではなく、他の種々のバリエーションを含んでいる。

上述した実施形態では、第２ビットシフトをＫ回繰り返す度に、桁のずれ数Ｐを異なるずれ数Ｑに置き換えた第２ビットシフトが１回行われる例を挙げたが、本発明の他の実施形態では、第２ビットシフトにおける桁のずれ数Ｐを常に一定としてもよい。図６は、その第２ビットシフトの例を説明した図であり、図４と同じ条件において桁のずれ数Ｐを常に「１」とした場合を示す。この場合、デジタル信号Ｓ４０の信号列に生じる周期的パターンの一サイクルの信号数は、信号Ｓ４５のビット長３２（Ｎ＝３２）と同じ３２個になっている。図６を参照すると、サイクル０と同じデジタル信号がサイクル３２とサイクル６４に現れている。

また、上述した実施形態では、第２ビットシフトにおける桁のずれ数Ｐが正の値の場合を例に挙げているが、桁のずれ数Ｐは負の値でもよい。Ｐが負の整数である場合、第２ビットシフトは、新たに出力するデジタル信号Ｓ４０において「１」のビット値を持つ先頭の桁を、前回出力したデジタル信号Ｓ４０において「１」のビット値を持つ末尾の桁の次の桁から下位ビット側に｜Ｐ｜だけずれた桁に一致させる操作を示す。図７は、その第２ビットシフトの例を説明した図であり、図４と同じ条件において桁のずれ数Ｐを常に「−１」とした場合を示す。

上述した実施形態では、ΔΣ変調された信号がＤＷＡ回路によって処理しているが、本発明の他の実施形態では、ΔΣ変調されていない信号をＤＷＡ回路によって処理してもよい。

上述した実施形態では、ＤＡ変換器に用いられるＤＷＡ回路を例として挙げているが、本発明のＤＷＡ回路はＤＡ変換器にのみ限定されるものではなく、デジタル信号に応じた物理量を持つアナログ信号を生成する他の種々の回路装置に広く適用可能である。

１０…アップサンプリング部、２０…ΔΣ変調器、３０…加算器、４０…ＤＷＡ回路、４１…バレルシフタ、４２…判定回路、４３…制御回路、４４…信号コード変換回路、４５…信号コード変換回路、４３１…レジスタ、４３２…ポインタ更新回路、４３３…カウンタ、４３４…ポインタ算出回路、４３５…マルチプレクサ、５０…デジタルアナログ変換部、５１…オペアンプ、５２〜５４…スイッチ、６０…ローパスフィルタ、Ｃ_０〜Ｃ_Ｎ−１，Ｃｆ…キャパシタ、ＳＷ_０〜ＳＷ_Ｎ−１…スイッチ、ＰＴ１…第１ポインタ、ＰＴ２…第２ポインタ、ＣＮＴ…計数値。

Claims

Ｎビットのデジタル信号におけるＮ個の桁と一対一に対応したＮ個の回路素子の各々を、前記デジタル信号の対応する桁のビット値に応じて選択し、当該選択した回路素子の個数に応じた物理量を持つアナログ信号を生成する回路装置に対して、前記Ｎビットのデジタル信号を与えるデータ加重平均回路であって、
前記回路素子の選択を指示する第１のビット値を持つ桁が連続するようにコード化されたＮビットの第１入力信号を周期的に入力し、入力した前記第１入力信号を一定の方向へ巡回的にビットシフトし、当該ビットシフトの結果を前記Ｎビットのデジタル信号として出力するバレルシフタと、
前記第１入力信号において前記第１のビット値を持つ桁の個数Ｍが、前記Ｎとの間に公約数を持つ所定の整数であるか否かを判定する判定回路と、
前記桁の個数Ｍが前記所定の整数でないと判定された場合、新たに出力する前記デジタル信号において前記第１のビット値を持つ先頭の桁を、前回出力した前記デジタル信号において前記第１のビット値を持つ末尾の桁の次の桁に一致させる第１ビットシフトを行うように前記バレルシフタを制御し、前記桁の個数Ｍが前記所定の整数であると判定された場合は、新たに出力する前記デジタル信号において前記第１のビット値を持つ先頭の桁を、前回出力した前記デジタル信号において前記第１のビット値を持つ末尾の桁の次の桁からＰ個だけ前記一定の方向へずれた桁に一致させる第２ビットシフトを行うように前記バレルシフタを制御する制御回路とを具備し、
前記第２ビットシフトにおける桁のずれ数Ｐは、当該Ｐと前記所定の整数との和が前記Ｎとの間に公約数を持たない整数である
ことを特徴とするデータ加重平均回路。
前記制御回路は、前記第２ビットシフトをＫ回繰り返す度に、前記ずれ数Ｐを異なるずれ数Ｑに置き換えた前記第２ビットシフトを１回行うように前記バレルシフタを制御し、
前記第２ビットシフトの繰り返し回数Ｋと前記ずれ数Ｑは、同一の前記第１入力信号が繰り返し入力された状態で前記第２ビットシフトが反復された場合において、前記デジタル信号の信号列に生じる周期的パターンの一サイクルの信号数が前記Ｎより大きくなるようにそれぞれ設定される
ことを特徴とする請求項１に記載のデータ加重平均回路。
前記回路素子の選択個数を２進符号で表わす第２入力信号を周期的に入力し、入力した前記第２入力信号を前記第１入力信号に変換する信号コード変換回路を備え、
前記バレルシフタは、前記デジタル信号において前記第１のビット値を持つ先頭の桁を、入力されるポインタによって指定された桁に一致させる前記ビットシフトを行い、
前記制御回路は、
前記第２入力信号が入力される度に、第１ポインタによって指定される前記先頭の桁が前記第２入力信号に応じた数だけ前記一定の方向へシフトするように前記第１ポインタを更新するポインタ更新回路と、
前記バレルシフタにおいて前記第２ビットシフトを実行させる前記判定回路の判定結果が得られた場合、計数値に所定の増分値を加算し、前記計数値が所定の上限値に達した場合、前記計数値を初期値にリセットするカウンタと、
前記第１ポインタによって指定される前記先頭の桁が前記カウンタの計数値に応じた数だけ前記一定の方向へシフトするように前記第１ポインタを補正した第２ポインタを算出するポインタ算出回路と、
前記バレルシフタにおいて前記第１ビットシフトを実行させる前記判定回路の判定結果が得られた場合、前記第１ポインタを選択して前記バレルシフタに入力し、前記バレルシフタにおいて前記第２ビットシフトを実行させる前記判定回路の判定結果が得られた場合、前記第２ポインタを選択して前記バレルシフタに入力するマルチプレクサとを有する
ことを特徴とする請求項１又は２に記載のデータ加重平均回路。
前記第２入力信号は、前記回路素子の選択個数に対応する数値を２進符号で表した第３入力信号にデルタシグマ変調を施して得られた信号であり、
前記判定回路は、前記第３入力信号に基づいて前記判定を行う
ことを特徴とする請求項３に記載のデータ加重平均回路。
前記第２入力信号は、上記第３入力信号を上位データと下位データとに分割し、前記下位データにデルタシグマ変調を施して前記上位データと加算することにより得られた信号であり、
前記判定回路は、前記第３入力信号の値が、前記第１入力信号の前記桁の個数Ｍと前記所定の整数とが等しい場合における前記第３入力信号の値を含んだ所定の近傍範囲にあるか否かを判定し、
前記制御回路は、前記第３入力信号の値が前記所定の近傍範囲にあると判定した場合、前記第２ビットシフトを行うように前記バレルシフタを制御する
ことを特徴とする請求項４に記載のデータ加重平均回路。
Ｎビットのデジタル信号におけるＮ個の桁と一対一に対応したＮ個の回路素子の各々を、前記デジタル信号の対応する桁のビット値に応じて選択し、当該選択した回路素子の個数に応じた信号レベルを持つアナログ信号を生成するデジタルアナログ変換部と、
前記デジタルアナログ変換部に対して、前記Ｎビットのデジタル信号を与えるデータ加重平均回路とを具備し、
前記データ加重平均回路が、請求項１乃至５の何れか一項に記載したデータ加重平均回路である
ことを特徴とするデジタルアナログ変換器。