JP6474627B2 - データ加重平均回路及びこれを有するデジタルアナログ変換器 - Google Patents
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Description
前記桁の個数Mが前記Nとの間に公約数を持つ所定の整数でない場合、新たに出力する前記デジタル信号において前記第1のビット値を持つ先頭の桁を、前回出力した前記デジタル信号において前記第1のビット値を持つ末尾の桁の次の桁に一致させる第1ビットシフトが行われる。
他方、前記桁の個数Mが前記Nとの間に公約数を持つ所定の整数である場合、新たに出力する前記デジタル信号において前記第1のビット値を持つ先頭の桁を、前回出力した前記デジタル信号において前記第1のビット値を持つ末尾の桁の次の桁からP個だけ前記一定の方向へずれた桁に一致させる第2ビットシフトが行われる。この第2ビットシフトが行われるとき、前記桁の個数M(前記所定の整数)と前記Pとの和が前記Nとの間に公約数を持たない。そのため、仮に、同一の前記第1入力信号に対して前記第2ビットシフトが反復されたとすると、前記デジタル信号において前記第1のビット値を持つ先頭の桁が再び同じ桁に戻るまで、少なくともN回の前記第2ビットシフトが必要となる。すなわち、同一の前記第1入力信号に対する前記回路素子の組み合わせが、少なくともN組存在する。従って、前記回路素子の組み合わせ毎に存在する固有の誤差が、平均化の作用によって低減され易くなる。
これにより、前記第2ビットシフトを行う場合、前記デジタル信号の信号列に生じるパターンの周期が長くなる。
上記の構成によれば、前記バレルシフタにおいて前記第2ビットシフトを実行させる前記判定回路の判定結果が得られた場合、前記計数値に前記所定の増分値が加算される。前記第1ポインタが指定する桁に対してずれた桁を指定する前記第2ポインタは、前記計数値を用いて簡易に算出される。
例えば、前記第2入力信号は、上記第3入力信号を上位データと下位データとに分割し、前記下位データにデルタシグマ変調を施して前記上位データと加算することにより得られた信号であってよい。前記判定回路は、前記第3入力信号の値が、前記第1入力信号の前記桁の個数Mと前記所定の整数とが等しい場合における前記第3入力信号の値を含んだ所定の近傍範囲にあるか否かを判定してよい。前記制御回路は、前記第3入力信号の値が前記所定の近傍範囲にあると判定した場合、前記第2ビットシフトを行うように前記バレルシフタを制御してよい。
上記の構成によれば、前記第1入力信号がデルタシグマ変調を施された前記第3入力信号に基づいて得られた信号であっても、前記第1入力信号において前記第1のビット値を持つ桁の平均的な個数Mが、前記Nとの間に公約数を持つ所定の整数であるか否かを判定することが可能である。
スイッチ52は、基準電圧VrefとノードNDとの間の電流経路に設けられる。スイッチ53は、オペアンプ51の反転入力端子とノードNDとの間の電流経路に設けられる。キャパシタCfは、オペアンプ51の反転入力端子と出力端子との間に接続される。スイッチ54は、キャパシタCfと並列に接続される。オペアンプ51の非反転入力端子はグランドに接続される。
次に、スイッチ52及び54がオフ、スイッチ53がオンに切り替えられると、デジタル信号S40の対応する桁が「1」に設定されたキャパシタ(C0〜CN−1)の電荷が、スイッチ53を介してキャパシタCfに転送される。オペアンプ51から出力されるアナログ信号S50の電圧は、この転送された電荷にほぼ比例した値となる。キャパシタC0〜CN−1の静電容量は全て等しいため、アナログ信号S50の電圧は、デジタル信号S40の対応する桁が「1」に設定されたキャパシタ(C0〜CN−1)の個数に比例する。すなわち、アナログ信号Soutの電圧は、Nビットのデジタル信号S40におけるビット値が「1」の桁の個数に比例する。
以上が、デジタルアナログ変換部50の説明である。
Claims (5)
- Nビットのデジタル信号におけるN個の桁と一対一に対応したN個の回路素子の各々を、前記デジタル信号の対応する桁のビット値に応じて選択し、当該選択した回路素子の個数に応じた物理量を持つアナログ信号を生成する回路装置に対して、前記Nビットのデジタル信号を与えるデータ加重平均回路であって、
前記回路素子の選択を指示する第1のビット値を持つ桁が連続するようにコード化されたNビットの第1入力信号を周期的に入力し、入力した前記第1入力信号を一定の方向へ巡回的にビットシフトし、当該ビットシフトの結果を前記Nビットのデジタル信号として出力するバレルシフタと、
前記第1入力信号において前記第1のビット値を持つ桁の個数Mが、前記Nとの間に公約数を持つ所定の整数であるか否かを判定する判定回路と、
前記桁の個数Mが前記所定の整数でないと判定された場合、新たに出力する前記デジタル信号において前記第1のビット値を持つ先頭の桁を、前回出力した前記デジタル信号において前記第1のビット値を持つ末尾の桁の次の桁に一致させる第1ビットシフトを行うように前記バレルシフタを制御し、前記桁の個数Mが前記所定の整数であると判定された場合は、新たに出力する前記デジタル信号において前記第1のビット値を持つ先頭の桁を、前回出力した前記デジタル信号において前記第1のビット値を持つ末尾の桁の次の桁からP個だけ前記一定の方向へずれた桁に一致させる第2ビットシフトを行うように前記バレルシフタを制御する制御回路とを具備し、
前記第2ビットシフトにおける桁のずれ数Pは、当該Pと前記所定の整数との和が前記Nとの間に公約数を持たない整数である
ことを特徴とするデータ加重平均回路。 - 前記制御回路は、前記第2ビットシフトをK回繰り返す度に、前記ずれ数Pを異なるずれ数Qに置き換えた前記第2ビットシフトを1回行うように前記バレルシフタを制御し、
前記第2ビットシフトの繰り返し回数Kと前記ずれ数Qは、同一の前記第1入力信号が繰り返し入力された状態で前記第2ビットシフトが反復された場合において、前記デジタル信号の信号列に生じる周期的パターンの一サイクルの信号数が前記Nより大きくなるようにそれぞれ設定される
ことを特徴とする請求項1に記載のデータ加重平均回路。 - 前記回路素子の選択個数を2進符号で表わす第2入力信号を周期的に入力し、入力した前記第2入力信号を前記第1入力信号に変換する信号コード変換回路を備え、
前記バレルシフタは、前記デジタル信号において前記第1のビット値を持つ先頭の桁を、入力されるポインタによって指定された桁に一致させる前記ビットシフトを行い、
前記制御回路は、
前記第2入力信号が入力される度に、第1ポインタによって指定される前記先頭の桁が前記第2入力信号に応じた数だけ前記一定の方向へシフトするように前記第1ポインタを更新するポインタ更新回路と、
前記バレルシフタにおいて前記第2ビットシフトを実行させる前記判定回路の判定結果が得られた場合、計数値に所定の増分値を加算し、前記計数値が所定の上限値に達した場合、前記計数値を初期値にリセットするカウンタと、
前記第1ポインタによって指定される前記先頭の桁が前記カウンタの計数値に応じた数だけ前記一定の方向へシフトするように前記第1ポインタを補正した第2ポインタを算出するポインタ算出回路と、
前記バレルシフタにおいて前記第1ビットシフトを実行させる前記判定回路の判定結果が得られた場合、前記第1ポインタを選択して前記バレルシフタに入力し、前記バレルシフタにおいて前記第2ビットシフトを実行させる前記判定回路の判定結果が得られた場合、前記第2ポインタを選択して前記バレルシフタに入力するマルチプレクサとを有する
ことを特徴とする請求項1又は2に記載のデータ加重平均回路。 - 前記第2入力信号は、前記回路素子の選択個数に対応する数値を2進符号で表した第3入力信号にデルタシグマ変調を施して得られた信号であり、
前記判定回路は、前記第3入力信号に基づいて前記判定を行う
ことを特徴とする請求項3に記載のデータ加重平均回路。 - Nビットのデジタル信号におけるN個の桁と一対一に対応したN個の回路素子の各々を、前記デジタル信号の対応する桁のビット値に応じて選択し、当該選択した回路素子の個数に応じた信号レベルを持つアナログ信号を生成するデジタルアナログ変換部と、
前記デジタルアナログ変換部に対して、前記Nビットのデジタル信号を与えるデータ加重平均回路とを具備し、
前記データ加重平均回路が、請求項1乃至4の何れか一項に記載したデータ加重平均回路である
ことを特徴とするデジタルアナログ変換器。
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JP2015018403A JP6474627B2 (ja) | 2015-02-02 | 2015-02-02 | データ加重平均回路及びこれを有するデジタルアナログ変換器 |
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JP2016144032A JP2016144032A (ja) | 2016-08-08 |
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