KR100790025B1 - 디지털-아날로그 변환기 - Google Patents

Abstract

본 발명은 동적 소자 정합 알고리즘에 따라 선택되는 다수의 실질적으로 동일한 변환 소자를 갖는 다중 비트 디지털 입력 신호에 대한 디지털-아날로그 변환기를 개시한다. 동적 소자 정합 알고리즘은 변환 소자의 계통적, 즉 위치 종속 오차에 의해 유발된 잡음의 정형화를 개선하기 위해 반도체 칩 상의 변환 소자의 위치에 적응된다.

Description

디지털-아날로그 변환기{A DIGITAL TO ANALOG CONVERTER}

본 발명은 다중 비트 디지털 입력 신호를 아날로그 출력 신호로 변환시키는 디지털-아날로그 변환기에 관한 것이며, 상기 변환기는 반도체 칩 상의 실질적으로 동일한 변환 소자들의 어레이 및 다중 비트 디지털 입력 신호에 응답하여 상기 변환 소자의 어레이로부터 출력 단자로 접속하기 위한 다수의 신호 변환 소자들을 선택하는 변환 소자 선택 로직을 포함하며, 상기 선택 로직은 변환 소자들의 균차(inequality)에 의해 유발된 잡음을 보다 높은 주파수로 정형화하는(shaping) 동적 소자 정합 알고리즘(a dynamic element matching algorithm)을 수행한다. 이러한 유형의 디지털-아날로그 변환기는 R.T Baird 및 T.S.Fiez에 의한 "Linearity Enhancement of Multibit Delta Sigma A/D and D/A Converters Using Data Weighted Averaging" in IEEE Transactions on Circuits and System-Ⅱ: analog and digital signal processing, Vol.42,No.12,pp.753-762,December 1995 에 알려져 있다.

비디오 또는 고해상 오디오와 같은 많은 경우에, 다중 비트 아날로그-디지털 변환기의 사용은 단일 비트 변환기에 대해 보다 바람직하다. 다중 비트 양자화기의 양자화 잡음 레벨은 단일 비트 양자화기의 양자화 잡음 레벨보다 본질적으로 낮다(시스템의 이론적인 신호 대 잡음 비는 대략 비트 당 6dB 만큼 향상된다). 또한, 다중 비트 변환기는 단순 클록 지터 및 부호 간 간섭(符號間干涉, intersymbol interference)에 보다 덜 민감하다는 장점을 갖는다.

그러나 다중 비트 변환기의 동적 범위(dynamic range)를 향상시키는 것은 심각한 선형성 문제를 일으킨다. 변환 소자들의 값이 정확하게 동일하지 않을 때, 양자화 레벨들은 정확하게 등거리에 있지 않으며, 변환기는 비선형으로 되며, 출력 신호에서 심각한 고조파 왜곡이 발생한다.

동적 소자 정합의 기술로 다중 비트 변환기의 선형성을 개선하기 위한 방법이 가령 R.J. van de Plassche의 미국 특허 3.982.172 및 4.703.310에 알려져 있다. 이들 기술은 아날로그 정확성에 의존하기 않기 때문에 종종 오늘날의 IC 프로세스에서 선호하고 있다. 물론 디지털 입력 신호의 소정 값을 변화시키기 위해 대응하는 변환 소자의 수가 선택될지라도, 동적 소자 정합 기술은 각 변환에 대해 동일한 변환 소자가 선택되는 것을 피할려고 한다. 그러므로 동적 소자 정합은 변환 소자의 오정합 오차들을 입력 신호와 상관시키지 않아 비선형 왜곡, 즉 아날로그 출력 신호에서의 보다 높은 고조파 생성을 줄이게 된다. 몇몇의 특별한 종류의 동적 정합 기술은 오정합 오차들을 입력 신호와 연관시키지 않을 뿐만 아니라 변환 소자의 균차에 의해 유발된 잡음을 해당 주파수 대역 외로 정형화한다. 후자의 범주에 속하는 동적 소자 정합의 간단하고 바람직한 방법은 상기 참조 문서에서 개시된 DWA(Data Weighted Averaging) 알고리즘이다. 이 알고리즘에서, 각 변환에 대해 다음 K 단위 소자가 사용되며, 여기서 K는 선택될 소자의 수이다. 이러한 방식으로, 오정합에 의해 유발된 오차가 보다 매우 신속하게 평균되어 오정합 오차가 제 1 차 정형화(first-order shaping)에 의해 고주파수 오차가 되도록, 변환 소자의 순환 할당(a cyclic assignment)이 획득된다.

상기 동적 소자 정합 방법이 보다 높은 주파수로 잡음을 정형화하여 아날로그-디지털 변환기의 신호 대 잡음 비를 증가시킬지라도, 본 발명에 따르면 보다 양호한 잡음 정형화 및 이로 인한 보다 개선된 신호 대 잡음 비를 획득할 수 있으며, 본 발명의 아날로그-디지털 변환기는 변환 소자의 계통적 균차으로 인해 유발된 잡음의 보다 높은 주파수로의 정형화를 개선하기 위해 동적 소자 정합 알고리즘에 의한 선택이 변환 소자의 어레이 내의 변환 소자의 위치에 적합하게 된다는 특징을 가지고 있다.

본 발명은 IC 구현에 있어서 변환 소자의 오차는 거의 항상 랜덤 부분(random part)과 계통적 부분(systematic part)을 가진다는 그 자체로 알려진 인식에 기초한다. 계통적 에러는 집적 회로의 제조 동안 온도 구배 및 도핑 농도 구배 및 산화물 두께 구배 및 마스크의 오정렬과 같은 모든 종류의 구배 및 변화가 발생함에 의해 유발된다. 본 발명에 따르면, 변환 소자의 계통적 오차의 경로가 예측될 수 있으며, (소자의 평균 값에 대해) 양의 오차가 비슷한 크기를 갖는 음의 오차에 의해 신속하게 보상될 때 개별 오차가 보다 양호하게 정형화되며, 이로써 동적 정합 알고리즘이 계통적 오차에 의해 유발된 오정합 잡음의 보다 높은 주파수로의 정형화를 최적화할 수 있다.

대부분의 경우에, 변환 소자는 반도체 칩 상에 한 줄로(in a row) 구성된다. 이러한 경우에, 개별 소자의 값에서의 선형 구배가 종종 발견된다. 그러므로, 변환 소자 중 적어도 일부가 변환 소자의 선형 어레이 내에 위치하는 이러한 경우에, 본 발명의 아날로그-디지털 변환기는, 선택 로직이 선형 어레이의 중앙의 양측 상에 존재하는 두 변환 소자의 쌍으로 선형 어레이의 변환 소자의 적어도 대부분을 선택하도록 구성된다는 특징을 가지고 있다. 특히, 이러한 아날로그-디지털 변환기는 상기 각 쌍의 두 변환 소자는 선형 어레이의 중앙에 대해 실질적으로 대칭적으로 놓인다는 특징을 가질 수 있다.

선형 어레이의 중앙의 양측 상에 놓이며, 특히 선형 어레이의 중앙에 대해 대칭적으로 놓인 두 소자의 쌍으로 변환 소자를 선택하는 것 외에, 보다 낮은 오버샘플링(oversampling) 비의 경우에 그 쌍이 선택되는 연속부(succession)를 적당하게 선택함으로써 추가 개선이 획득될 수 있으며, 이로써 본 발명의 디지털-아날로그 변환기는, 선형 어레이의 각 절반에서 한 방향으로 소자가 하나씩 건너 선택되며, 이어서 반대 방향으로 이들 간에 존재하는 소자들이 하나씩 건너 선택된다는 특징을 갖는다. 근소하게 상이한 선택 알고리짐을 갖는 디지털-아날로그 변환기는 쌍의 제 2 소자 및, 이 쌍의 제 1 소자와 다음 쌍의 제 1 소자 간에 놓인 소자가 선형 어레이의 중앙에 대해 대칭적으로 놓인다는 특징을 갖는다.

본 발명은 첨부 도면을 참조하여 보다 상세하게 설명될 것이다.

도 1은 본 발명이 사용되는 디지털-아날로그 변환기의 단순화된 도면,

도 2는 본 기술 분야에서 알려진 변환 소자 선택 방법의 도면,

도 3은 본 발명에 따른 디지털-아날로그 변환기의 변환 소자 선택 방법의 도면,

도 4는 변환 소자의 값의 가능한 경로를 나타내는 커브의 도면,

도 5는 본 발명에 따른 디지털-아날로그 변환기의 다른 변환 소자 선택 방법의 도면.

도 1의 디지털-아날로그 변환기는 다중 비트 디지털 입력 신호 Si에 의해 제어되는 변환 소자 선택 로직(1)을 포함한다. 입력 신호 Si는 N 비트를 갖는다. 선택 로직(1)은 다수의 M 개 라인을 통해 M 개 선택가능한 변환 소자의 어레이(2)에 접속되며, M 개 변환 소자 각각은 M 개 라인 중의 하나에 의해 제어된다. 변환 소자는 바람직하게는 전류 소스로 구성되나, 변환 소자로써, 가령 전압 소스 및 캐패시턴스를 사용하는 것도 가능하다.

개별적으로 선택가능한 변환 소자의 최대 개수는 (2^N - 1)이며 선택 로직의 주 기능은 입력 신호의 비트로 표현된 값을 선택된 라인 및 선택된 변환 소자의 대응하는 수로 변환시키는 것이다. 그러므로, 입력 신호로 표현된 값이 K이면, 선택 로직(1)은 어레이(2)의 K 개 전류 소스가 선택되도록 그의 M 개의 출력 라인 중 K 개를 하이로 만든다. 이렇게 선택된 전류 소스를 합한 전류는 출력 단자(3)에 공급된다. 도 1의 실시예에서, 이러한 아날로그 출력 전류는 저항을 통해 피드백되는 연산 증폭기에 공급된다. 이로써, 아날로그 출력 전류가 아날로그 출력 전압으로 변환된다. 어레이(2)의 선택되지 않은 소스의 전류는 임의의 적합한 잘 알려진 덤프(dump)로 덤프된다. 소스를 온 및 오프로 교번적으로 스위칭하는 것은, 전류 소스를 오프로 스위칭하면 소스의 전류를 재지향(redirect)시키는 것보다, 작은 경사 에지를 가지고서 실질적으로 보다 많은 지연을 일으키기 때문에 바람직하지 않다.

선택 로직에 의해 전류 소스를 선택하는 가장 단순한 선행 기술 방법은 입력 신호 값 K 가 1일 때 오직 하나의 제 1 전류 소스를 선택하고, K가 2 일 때 두 개의 제 1 전류 소스를 선택하고, K가 3일 때 세 개의 제 1 전류 소스를 선택하는 것이다. 이러한 이른바 지표 코드(thermometer code)는 전류 소스 값들이 정확하게 동일하지 않을 때 비선형 왜곡 및 높은 대역내 잡음을 겪게 된다.

이러한 문제를 최소화하기 위해, 선택 로직은, 신호의 비선형 왜곡을 감소하고 전류 소스들 간의 오정합에 의해 유발된 잡음을 해당 주파수 대역 외의 보다 높은 주파수로 정형화하기 위해, 동적 소자 정합 알고리즘을 실행할 수 있다. 특정 입력 신호 시퀀스 3,4,10,5,8,9,2,7,7 에 대해 이른바 DWA(Data Weighted Averaging)의 간단하고 효율적이며 잘 알려진 동적 소자 정합 알고리즘이 도 2의 선택 기법에 도시된다. 선택 전류 소스는 검게 도시되며, 선택되지 않은 전류 소스는 공백으로 도시된다. 도시된 바처럼, 선택된 변환 소자의 수는 변환될 입력 신호의 크기에 대응한다. 그러나, 각 변환을 제 1 전류 소스로 재시작하는 대신에, 각 변환은 이전 변환 동안 마지막 선택된 소스 다음의 전류 소스로 시작된다. 변환 동안 전류 소스 중 마지막 소스가 선택되면, 변환은 순환적 치환 방식(a cyclically permuting fashion)으로 제 1 전류 소스와 함께 계속된다. 도면에서는 총 26 개의 전류 소스가 도시되지만, 실제로 다른 수의 변환 소자가 사용될 수 있다. 도 2에서 상부 열은 개별 전류 소스의 수를 나타낸다.

개선된 선택 알고리즘이 도 3에서 도시된다. 이 도면에서, 전류 소스는 반도체 칩 상에서 선형 어레이로 배치된다. 전류 소스들의 균차는 부분적으로 개별적 성질의 것으로써, 전류 소스 값이 칩마다 가변할 수 있으며, 부분적으로 계통적 성질의 것으로써, 전류 소스의 어레이에서의 오차가 모든 칩에 대해 동일하기 때문에, 그 오차를 알 수 있게 되며, 예측 가능하게 된다. 계통적 오차는 대개 온도 구배, 도핑 농도 구배, 산화물 두께 구배와 같은 생성 구배로부터 유발된다.

도 3의 선택 알고리즘에서, 전류 소스의 어레이를 따르는 계통적 오차의 경로는 실질적으로 선형이다(도 4 의 커브(a) 참조). 도 2에서처럼, 선택된 전류 소스는 검게 도시되며, 선택되지 않는 전류 소스는 공백으로 도시된다. 도 2에서와 동일한 입력 신호 값의 시퀀스가 취해진다. 제 1 변환 동안, 디지털 입력 값 3 을 아날로그 형식(analog format)으로 변환하기 위해, 3개의 전류 소스(1,26,2), 즉 평균 값에 대해 최대 포지티브 계통적 오차를 갖는 소스와, 최대 네가티브 계통적 오차를 갖는 소스와, 최대에서 두번째 포지티브 계통적 오차를 갖는 소스가 선택된다. 제 2 변환 동안, 디지털 값 4를 아날로그 형식으로 변환시키기 위해, 4개의 전류 소스(25,3,24,4), 즉 최대에서 두번째 네가티브 계통적 오차를 갖는 소스와, 최대에서 세번째 포지티브 계통적 오차를 갖는 소스와, 최대에서 세번째 네가티브 계통적 오차를 갖는 소스 및 최대에서 네번째 포지티브 계통적 오차를 갖는 소스가 선택된다. 디지털 신호 값(10)을 변환시키는 제 3 변환 동안, 전류 소스(23,5,22,6,21,7,20,8,19,9)가 선택된다. 전류 소스가 소자의 쌍 (1-26),(2-25),(3-24) 으로 선택된다는 것을 알 수 있다. 즉 최대 포지티브 계통적 오차를 갖는 소스 다음에 바로 최대 네가티브 계통적 오차를 갖는 소스가 오며, 보다 작은 포지티브 계통적 오차를 갖는 임의의 소스 다음에 바로 실질적으로 동일한 네가티브 계통적 오차를 갖는 소스가 온다. 달리 말하면, 포지티브 계통적 오차는 동일한 변환에 대해 두 전류 소스가 선택될 때에는 즉각적으로, 또는 다음 선택 동안에는 거의 즉각적으로 네가티브 계통적 오차에 의해 보상된다. 이로써, 계통적 오차는 보다 높은 주파수 대역으로 매우 효율적으로 정형화된다. 계산해 보면, 이 알고리즘의 경우, 도 2의 알고리즘에 비해 10dB 이상의 신호 대 잡음 개선이 획득된다.

도 3을 참조하여 설명된 선택 알고리즘은 변환 소자의 어레이에 따르는 임의의 선형 경로를 갖는 계통적 오차로부터의 잡음을 정형화하기에 적합하다. 가령, 보다 높은 레벨의 계통적 오차 및 보다 낮은 계통적 오차와, 포지티브 값에서 네가티브 값으로 변하는 계통적 오차 및 네가티브 값에서 포지티브 값으로 변하는 계통적 오차 모두는 동일한 알고리즘으로 정형화될 수 있다. 이로써, 계통적 오차의 크기 및 경로를 정확히 알 필요가 없게 된다. 계통적 오차의 경로가 실질적으로 선형으로 예상될 때, 도 3을 참조하여 도시된 바와 같은 알고리즘이 유리할 수 있다.

선택된 소자의 쌍의 연속은 중요하지 않다. 중요한 것은, 평균 값에 대해 소정 계통적 오차를 갖는 소자의 선택 다음에 가능한 한 빨리 평균 값에 대해 실질적으로 동일한 반대 값의 계통적 오차를 갖는 소자의 선택이 온다는 것이다. 변환 소자의 수가 홀수이면, 이는 평균 값에 가장 가까운 값을 갖는 소자의 쌍을 평균 값에 가장 가까운 값을 갖는 단일 소자로 대체함으로써 쉽게 해결될 수 있다.

본 발명에 따라, 계통적 오차의 경로가 선형 경로부터 실질적으로 이탈된 경우에는 다른 알고리즘이 선택된다. 가령, 도 4의 곡선(b)에 도시된 바와 같이 계통적 오차의 경로가 대칭적이라면, 소자의 선택은 가령

(1-13),(26-14),(2-12),(25-15),(3-11),(24-16),(4-10),(23-17),(5-9),(22-18),(6-8),(21-19),(7-20)과 같이 선택될 수 있다. 이러한 선택 알고리즘은 계통적 오차의 경로가, 하나는 어레이의 반절에서 하강하는 선형 부분이이고, 다른 하나는 어레이의 다른 반절에서 상승하는 선형 부분인 두 선형 부분으로 구성될 경우에도 선택될 수 있다.

계통적 오차의 경로가 도 4의 곡선(c)로 도시된 바처럼 비대칭적이라면, 변환 소자의 선택은

(26-7),(25-6),(24-8),(23-5),(22-9),(21-4),(20-10),(19-13),(18-11),(17-2),(16-12),(15-1),(14-13)과 같이 선택될 수 있다.

도 3 및 도 4를 참조한 상기 설명 부분에서, 계통적 오차의 정형화의 실질적인 개선이 각 다른 계통적 오차를 전적으로 또는 실질적으로 보상하는 두 구성 소자를 갖는 쌍으로 변환 소자를 선택함으로써 획득될 수 있다는 것을 알 수 있다. 특히, 보다 낮은 오버샘플링 비의 경우에는 계통적 오차의 정형화의 추가 개선이 변환 소자의 각 쌍이 선택되는 연속부를 적당하게 선택함으로써 성취될 수 있다. 이는 도 5를 참조하여 설명될 것이다.

여기서, 선형 어레이 내에는 1에서 26으로 부호가 붙여진 26 개의 변환 소자가 존재하며, 이 변환 소자의 계통적 오차는 소자 간에 0.2 만큼 증가함을 의미하는 -2.5에서 +2.5 까지 선형적으로 분포되어 있다고 가정해보자. 각기 계통적 오차를 갖는 변환 소자의 수는 도 5의 행(A)으로 수직으로 도시된다.

소자가 쌍으로 선택될 때, 도 3에 도시된 바와 같이, 각기 계통적 오차를 갖는 소자의 선택의 시퀀스는 도 5의 행(I)으로 도시된 바와 같다. 이 행(I)로부터, 계통적 오차의 크기가 ±2.5에서 ±0.1로 점진적으로 감소하고, 다음에 ±2.5로 점프하고, 다음에 다시 점진적으로 감소함을 알 수 있을 것이다. 이로써, 큰 불연속이 시퀀스 내에 존재하며, 파형의 푸리에 해석에 따르면, 일부 경우에 이러한 불연속에 의해 아날로그 출력 신호에서 비교적 큰 잔여 저주파수 잡음 성분이 유발될 수 있음을 나타낸다.

보다 낮은 잔여 저주파수 오차를 갖는 파형은 (각기 계통적 오차를 갖는) 26 개의 변환 소자가 도 5의 행(Ⅱ)으로 도시된 시퀀스에 따라 선택될 경우에 나타난다. 이 시퀀스(Ⅱ)가 반복될 경우에는 시퀀스(I)의 계통적 오차의 큰 불연속은 더이상 존재하지 않게 된다. 시퀀스(Ⅱ)는 쌍(1-26),(3-24),(5-22)......(4-23),(2-25)을 포함하며 이 시퀀스의 소자는 시퀀스(I)의 경우에서처럼 어레이의 중앙에 대해 대칭적으로 존재한다. 그러나, 시퀀스(Ⅱ)에서는, 어레이의 제 1 절반(1-13)의 홀수 소자는 1에서 13으로 상향적으로 선택되는 반면 짝수 소자는 12에서 2로 하향적으로 선택된다. 동일하게, 어레이의 제 2 절반(14-26)의 짝수 소자는 26에서 14로 하향적으로 선택되며, 홀수 소자는 15에서 25로 상향적으로 선택된다.

다른 선택 시퀀스가 도 5의 행(Ⅲ)으로 도시된다. 이 시퀀스에서는 어레이의 제 1 절반(1-13)의 홀수 소자는 1에서 13으로 상향적으로 선택되는 반면 짝수 소자는 12에서 2로 하향적으로 선택되며, 어레이의 제 2 절반(14-26)의 짝수 소자는 14에서 26으로 상향적으로 선택되며, 홀수 소자는 25에서 15로 하향적으로 선택된다. 이 시퀀스에서 쌍의 소자들은 어레이의 중앙에 대해 대칭적으로 존재하지 않지만, 쌍의 제 2 소자는 상기 쌍의 제 1 소자 및 어레이 내의 다음 쌍의 제 1 소자 간에 존재하는 소자와 대칭적으로 존재한다.

26 개의 소자의 어레이로 설명된 본 발명은 보다 작은 또는 보다 큰 수의 소자에도 동일하게 잘 적용될 수 있다. 물론 실제로는 소자들 중 일부를 선택하는 것, 특히 변환 소자의 평균 값에 대해 작은 계통적 오차를 갖는 소자를 선택하는 것은 본 발명이 범주 내에서 변경될 수 있다. 본 발명은 홀수 개의 변환 소자에도 적용될 수 있으며, 이 경우에는 모든 변환 소자를 쌍으로 구성하는 것은 불가능하다.

디지털-아날로그 변환기의 가장 간단한 형태로 전술된 본 발명은 변환 소자의 이중 세트를 갖는 D/A 변환기 및 본 출원인의 유럽 특허 출원 99203538.6(PHN 017689)에서 개시된 초과 변환 소자를 갖는 D/A 변환기와 같은 모든 종류의 다중 비트 D/A 변환기에서 사용될 수 있다.

Claims (5)

1. 다중 비트 디지털 입력 신호를 아날로그 출력 신호로 변환하는 디지털-아날로그 변환기에 있어서,

   반도체 칩 상의 동일한 변환 소자들의 어레이(1)와, 상기 다중 비트 디지털 입력 신호에 응답하여 상기 변환 소자의 어레이로부터 출력 단자(3)로 접속하기 위한 다수의 신호 변환 소자를 선택하는 변환 소자 선택 로직(2)을 포함하되,

   상기 선택 로직은 상기 변환 소자의 균차에 의해 유발된 잡음을 보다 높은 주파수로 정형화하는 동적 소자 정합 알고리즘(a dynamic element matching algorithm)을 수행하며,

   상기 동적 소자 정합 알고리즘에 의한 선택은, 상기 변환 소자의 계통적 균차에 의해 유발된 잡음의 보다 높은 주파수로의 정형화를 개선하기 위해, 상기 어레이 내의 변환 소자의 위치에 적합화되는

   디지털-아날로그 변환기.
2. 제 1 항에 있어서,

   변환 소자의 선형 어레이를 포함하며,

   상기 선택 로직은 상기 선형 어레이의 변환 소자를 상기 선형 어레이의 서로 다른 절반 내에 위치하는 두 변환 소자의 쌍으로 선택하도록 구성되는

   디지털-아날로그 변환기.
3. 제 2 항에 있어서,

   상기 각 쌍의 두 변환 소자는 상기 선형 어레이의 중앙에 대해 대칭적으로 위치하는

   디지털-아날로그 변환기.
4. 제 2 항 또는 3 항에 있어서,

   상기 변환 소자의 쌍은, 상기 선형 어레이의 각 절반에서 한 방향으로 소자가 하나씩 건너 선택되며, 이어서 반대 방향으로 이들 간에 존재하는 소자가 하나씩 건너 선택되도록, 순차적으로 선택되는

   디지털-아날로그 변환기.
5. 제 4 항에 있어서,

   변환 소자 쌍의 제 2 소자 및, 상기 변환 소자 쌍의 제 1 소자와 다음 변환 소자 쌍의 제 1 소자 간에 존재하는 소자는 상기 선형 어레이의 중앙에 대해 대칭적으로 존재하는

   디지털-아날로그 변환기.

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