JP3970266B2 - 複素バンドパスδσad変調器、ad変換回路及びディジタル無線受信機 - Google Patents
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Description
Ik≡I+ek(k=0,1,2,…,7)
[数2]
I≡(I0+I1+I2+…+I7)/8
[数3]
e0+e1+e2+…+e7=0
Vout=mRI+δ
δ≡R(e0+e1+e2+…+em−1)
C2(z)=(1/1−z−1)C1(z) (4)
[数7]
C4(z)=(1−z−1)C3(z) (5)
[数8]
C3(z)=C2(z)+δ(z) (6)
C4(z)=C1(z)+(1−z−1)δ(z) (7)
C2(n+1)=C2(n)+C1(n+1) (8)
[数11]
C4(n+1)=C3(n+1)−C3(n) (9)
[数12]
C3(n)=C2(n)+δ(n) (10)
(B)DA変換回路にオンになる電流セルの位置を記憶するポインタを設ける。時刻nにおいて、ポインタをP(n)にすると、次のサンプリング時刻n+1で、入力データに対して、P(n)番目からの電流セルが選択される。
[数13]
C2(n)=a
[数14]
C1(n+1)=b(0≦b≦8)
のとき、DA変換器DA2の電流セルCS0,CS1,…,CS(a+b−1)をオンにすることになる。そして、式(8)及び(10)により次式を得る。
C3(n+1)=(a+b)RI+R(e0+e1+e2+…+ea+b−1)
[数16]
C3(n)=aRI+R(e0+e1+e2+…+ea―1)
なので、DA変換器DA2のアナログ出力信号C4(n+1)は次式で表される。
C4(n+1)
=C3(n+1)−C3(n)=bRI+R(ea−1+ea+ea+1+…+ea+b−1)
(b)cn個の電流セルCS(mod8(P(n)+1)),CS(mod8(P(n)+2)),CS(mod8(P(n)+3)),…,mod8(P(n)+cn)をオンにする。
(c)時刻n+1のポインタをP(n+1)=mod8(P(n)+cn)に設定する。
D2(z)=(1/1+z−1)D1(z) (11)
[数19]
D4(z)=(1+z−1)D3(z) (12)
[数20]
D3(z)=D2(z)+δ(z) (13)
D4(z)=D1(z)+(1+z−1)δ(z)
D2(n+1)=D2(n)−D1(n+1) (15)
[数23]
D4(n+1)=D3(n+1)+D3(n) (16)
[数24]
D3(n)=D2(n)+δ(n) (17)
(a1)入力データがD1(2n)=d2nとする。
(a2)d2n個の電流セルCS(P(2n)),CS(mod8(P(2n)+1)),CS(mod8(P(2n)+2)),…,CS(mod8(P(2n)+d2n−1))をオンにする。すなわち、P(2n)番目の電流セルから右回りでd2n個の電流セルをオンにする。
(a3)時刻2n+1のポインタをP(2n+1)=mod8(P(2n)+d2n−1)に設定する。
(b)時刻2n+1において:
(b1)入力データがD1(2n+1)=d2n+1とする。
(b2)d2n+1個の電流セルCS(P(2n+1)),CS(mod8(P(2n+1)−1)),CS(mod8(P(2n+1)−2)),…,CS(mod8(P(2n+1)−d2n+1))をオンにする。すなわち、P(2n+1)番目の電流セルから左回りでd2n+1個の電流セルをオンにする。
(b3)時刻2n+2のポインタをP(2n+2)=mod8(P(2n+1)−d2n+1+1)に設定する。
上記第1と第2のDA変換器に対して、上記第1と第2のディジタル信号をそれぞれ、所定のクロックに応じて所定の周期で交互に入出力することにより、DA変換されたアナログ信号を得るように制御するマルチプレクサ手段と、
上記第1と第2のDA変換器の前段に設けられ、上記第1のディジタル信号に対してハイパスエレメントローテーション法を用いる一方、上記第2のディジタル信号に対してローパスエレメントローテーション法を用いて、上記第1と第2のDA変換器の前段に設けられる複素ディジタルフィルタと、上記第1と第2のDA変換器の後段に設けられる複素アナログフィルタとを実現することにより、上記第1と第2のDA変換器の非線形性を実質的にノイズシェープする第1と第2の論理回路手段とを備えたことを特徴とする。
上記第1の論理回路手段のバレルシフタは、上記周期を有するクロック信号に同期して動作し、所定のビットのリング形状を有し、上記演算回路により演算されたシフト量だけ左周りでシフトして出力し、
上記第2の論理回路手段の演算回路は、上記周期を有するクロック信号に同期して動作し、上記クロック信号毎に1と0とが交互に入れ替わるディジタル信号から、入力されるディジタル信号及び現在処理すべき時刻より1周期前の演算回路から出力されるディジタル信号との和を減算して出力し、
上記第2の論理回路手段のバレルシフタは、上記周期を有するクロック信号に同期して動作し、所定のビットのリング形状を有し、上記クロック信号毎に左周りと右周りとを交互に切り替え、上記演算回路により演算されたシフト量だけシフトして出力することを特徴とする。
上記複素バンドパスΔΣAD変調器から出力されるディジタル信号に対して所定のデシメーション処理を実行することによりディジタル複素バンドパスフィルタリングを行うデシメーション回路とを備えたことを特徴とする。
上記AD変換回路を備えたことを特徴とする。
[数25]
F(z)=1/(z−j)
とし、DA変換器DA11,DA12の後部に挿入される複素アナログフィルタCAFの伝達関数を1/F(z)とする。ここで、
[数26]
Y(z)≡I1(z)+jQ1(z)
を2チャンネルのAD変換器の複素マルチビット出力信号とし、
[数27]
M(z)≡I4(z)+jQ4(z)
を複素バンドパスフィルタ10へのフィードバック信号とすると、図12において次式の関係が得られる。
I2(z)+jQ2(z)=F(z)・Y(z) (18)
[数29]
I3(z)+jQ3(z)=(I2(z)+jQ2(z))+(δ1+jδ2) (19)
[数30]
M(z)=(1/F(z))(I3+jQ3) (20)
M(z)=Y(z)+(1/F(z))(δ1(z)+jδ2) (21)
I2(n+1)=I1(n)−Q2(n) (23)
[数33]
I4(n+1)=I3(n+1)+Q3(n) (24)
[数34]
I3(n)=I2(n)+δ1(n) (25)
[数35]
Q2(n+1)=I2(n)+Q1(n) (26)
[数36]
Q4(n+1)=Q3(n+1)−I3(n) (27)
[数37]
Q3(n)=Q2(n)+δ2(n) (28)
[数38]
I1(n)+jQ1(n)=exp(j(π/2)n)+4
とする場合において、式(23)と(26)により次式を得る。
I2(1)=5−Q2(0)
[数40]
I2(2)−I2(0)
[数41]
I2(3)=−7+Q2(0)
[数42]
I2(4)=I2(0)
......
[数43]
Q2(1)=−4+I2(0)
[数44]
Q2(2)=10−Q2(0)
[数45]
Q2(3)=4−I2(0)
[数46]
Q2(4)=−4+Q2(0)
......
(B)各DA変換器DA11,DA12の電流セル配列にそれぞれポインタP1,P2を設ける。時刻nにおいて、次の時刻n+1に選択する電流セルの位置を記憶するため、DA変換器DA11のポインタP1の指示値をP1(n)とし、DA変換器DA12のポインタP2の指示値をP2(n)とする。
(A1)IチャンネルのDA変換器の入力信号をI1(2n)=i2nとすると:
(A1−1)DA変換器DA11の電流セルでオンになるのは、P1(2n),mod8(P1(2n)+1),…,mod8(P1(2n)+i2n−1)番目の電流セルである。すなわち、P1(2n)番目の電流セルから右回りでi2n個の電流セルをオンに選択する。
(A1−2)このDA変換器DA11の出力がI4(2n)となる。
(A1−3)次の時刻2n+1のDA変換器DA11のポインタP1の指示値をP1(2n+1)=mod8(P1(2n)+i2n−1)とする。
(A2)QチャンネルのDA変換器DA12の入力信号をQ1(2n)=q2nとすると:
(A2−1)DA変換器DA12の電流セルでオンになるのはmod8(P2(2n)+1),mod8(P2(2n)+2),…,mod8(P2(2n)+q2n)番目の各セルである。すなわち、P2(2n)+1番目の電流セルから右回りでq2n個の電流セルをオンに選択する。
(A2−2)このDA変換器DA12の出力信号がQ4(2n)となる。
(A2−3)次の時刻2n+1のDA変換器DA12のポインタP2の指示値をP2(2n+1)=mod8(P2(2n)+q2n)とする。
(B1)IチャンネルのDA変換器DA12の入力信号をI1(2n+1)=i2n+1とすると:
(B1−1)DA変換器DA12の電流セルでオンになるのはP2(2n+1),mod8(P2(2n+1)−1),…,mod8(P2(2n+1)−i2n+1+1)番目の各セルである。すなわち、P2(2n+1)番目の電流セルから左回りでi2n+1個の電流セルをオンに選択する。
(B1−2)このDA変換器DA12の出力がI4(2n+1)となる。
(B1−3)次の時刻2n+2のDA変換器DA12のポインタP2の指示値をP2(2n+2)=mod8(P2(2n+1)−i2n+1+1)とする。
(B2)QチャンネルのDA変換器DA12の入力信号をQ1(2n+1)=q2n+1とすると:
(B2−1)DA変換器DA11の電流セルでオンになるのはmod8(P1(2n+1)+1),mod8(P1(2n+1)+2),…,mod8(P1(2n+1)+q2n+1)番目の各電流セルである。すなわち、mod8(P1(2n+1)+1)番目の電流セルから右回りでq2n+1個の電流セルをオンに選択する。
(B2−2)このDA変換器DA11の出力がQ4(2n+1)となる。
(B2−3)次の時刻2n+2のDA変換器DA11のポインタP1の指示値をP1(2n+2)=mod8(P1(2n+1)+q2n+1)とする。
(1)DA変換器DA11とDA変換器DA12に対して、AD変換器AD11,AD12からのディジタル出力信号Iout,Qoutをそれぞれ、所定のクロックに応じて所定の周期で交互に入出力するようにDA変換器DA11,DA12を動作させるように制御する。
(2)I信号に対してハイパスエレメントローテーション法を適用する一方、Q信号に対してローパスエレメントローテーション法を適用する。
(3)これら2つのエレメントローテーション法を用いて、2個のDA変換器DA11,DA12の前段に設けられた複素ディジタルフィルタCDFと、2個のDA変換器DA11,DA12の後段に設けられた複素アナログフィルタCAFとを実現できる。
これにより、上記のアルゴリズムを用いて、2つのDA変換器DA11,DA12の非線形性δ1,δ2は一次複素バンドパスフィルタによりノイズシェープされる。
(A)提案したアルゴリズムにおいて、時刻2nのとき、DA変換器DA11はIチャンネル、DA変換器DA12はQチャンネルに用いられる。時刻2n+1のとき、DA変換器DA11はQチャンネル、DA変換器DA12はIチャンネルに用いられる。DA変換器DA11とDA変換器DA12は交互でI,Q経路に用いられるため、2個のDA変換器DA11,DA12の特性ミスマッチ値の影響も極めて小さい構成で実現できる。
(B)提案したアルゴリズムはΔΣAD変調器だけでなく、マルチビット複素バンドパスΔΣDA変調器にも適用できる。
(C)目標とするのはディジタル信号処理手法を用いて、アナログ回路の精度を改善することである。VLSIのテクノロジの進歩とデバイスの微細化に伴い、電源電圧も小さくなり、回路テクニックだけで、高精度のアナログ回路を実現するのは困難である。従って、ディジタル手法でアナログ回路の性能を改善することはますます重要になってくる。一方、ディジタル回路はさらに高速、安価、低消費電力になり、より複雑なディジタル信号処理アルゴリズムでも簡単で実現できるので、アナログ回路の性能を改善するためには役に立つ。
(A)DA変換器DA11,DA12の前段のスイッチS11,S12,S21,S22及びポインタP1,P2に代えて、ディジタルマルチプレクサMU1及び2個のDWA論理回路DL1,DL2を設けたこと。
(B)DA変換器DA11,DA12の後段のスイッチS31,S32,S41,S42に代えて、アナログマルチプレクサMU2を設けたこと。
(a)DA変換器DA11,DA12の前段に設けられるディジタルマルチプレクサMU1と、
(b)DA変換器DA11,DA12の各入力信号をディジタル信号処理する論理回路である2つのDWA論理回路DL1,DL2と、
(c)2チャンネルのDA変換器DA11,DA12と、
(d)DA変換器DA11,DA12の後段に設けられるアナログマルチプレクサMU2とを備えて構成される。
(B)演算回路CL2は、各4ビットの3入力の2進の加減算(A−(S+D))を行う回路であり、すなわち、A入力端子に入力されるデータ信号から、S入力端子に入力されるデータ信号及びD入力端子に入力されるデータ信号の和を減算して、その演算結果をO出力端子から出力する。ここで、A入力端子の最下位ビットA0にはクロック信号CLK1が入力される一方、それよりも上位のビットA1−A3は接地されて0のデータ信号が入力される。
(C)バレルシフタBS2は、リング形状を有する8ビットの回転型の左シフト及び右シフト回路であり、I入力端子の最上位ビットI3が1のときは左シフトを行い、0のときは右シフトを行う。そのシフト量はI入力端子の下位3ビットI0−I2で指定される。なお、I入力端子の最上位ビットI3には、クロック信号CLK1が入力され、サンプリングクロック信号の立ち上がり毎に左シフトと右シフトが選択的に切り替わるように制御される。
8…デシメーション回路、
10…複素バンドパスフィルタ、
20…AD変換回路、
AD11,AD12…AD変換器、
BS1,BS2…バレルシフタ、
CL1,CL2…計算機回路、
DA11,DA12…DA変換器、
DL1,DL2…DWA論理回路、
EN1,EN2…エンコーダ、
FF0,FF1,FF2,FF10,FF11,F12…フリップフロップ、
MU1…ディジタルマルチプレクサ、
MU2…アナログマルチプレクサ、
P1,P2…ポインタ、
SU31,SU32…減算器、
S11,S12,S21,S22,S31,S32,S41,S42…スイッチ。
Claims (6)
- 入力される互いに直交する第1と第2のアナログ信号からなる複素アナログ信号を減算手段及び複素バンドパスフィルタを通過させた後、第1と第2のAD変換器により、互いに直交する第1と第2のディジタル信号からなる複素ディジタル信号にAD変換し、上記AD変換された複素ディジタル信号を第1と第2のDA変換器によりDA変換した複素アナログ信号を上記入力される複素アナログ信号から上記減算手段により減算して上記複素バンドパスフィルタに出力する複素バンドパスΔΣAD変調器において、
上記第1と第2のDA変換器に対して、上記第1と第2のディジタル信号をそれぞれ、所定のクロックに応じて所定の周期で交互に入出力することにより、DA変換されたアナログ信号を得るように制御するマルチプレクサ手段と、
上記第1と第2のDA変換器の前段に設けられ、上記第1のディジタル信号に対してハイパスエレメントローテーション法を用いる一方、上記第2のディジタル信号に対してローパスエレメントローテーション法を用いて、上記第1と第2のDA変換器の前段に設けられる複素ディジタルフィルタと、上記第1と第2のDA変換器の後段に設けられる複素アナログフィルタとを実現することにより、上記第1と第2のDA変換器の非線形性を実質的にノイズシェープする第1と第2の論理回路手段とを備え、
上記第1と第2の論理回路手段はそれぞれ、入力されるディジタル信号に対して所定の演算を実行する演算回路と、上記入力されるディジタル信号を上記演算回路により演算されたシフト量だけシフトするバレルシフタとを備えたことを特徴とする複素バンドパスΔΣAD変調器。 - 上記第1の論理回路手段の演算回路は、上記周期を有するクロック信号に同期して動作し、入力されるディジタル信号と、現在処理すべき時刻より1周期前の演算回路から出力されるディジタル信号とを加算し、上記加算結果から、上記クロック信号毎に最小値と最大値とが交互に入れ替わるディジタル信号を減算して出力し、
上記第1の論理回路手段のバレルシフタは、上記周期を有するクロック信号に同期して動作し、所定のビットのリング形状を有し、上記演算回路により演算されたシフト量だけ左周りでシフトして出力し、
上記第2の論理回路手段の演算回路は、上記周期を有するクロック信号に同期して動作し、上記クロック信号毎に1と0とが交互に入れ替わるディジタル信号から、入力されるディジタル信号及び現在処理すべき時刻より1周期前の演算回路から出力されるディジタル信号との和を減算して出力し、
上記第2の論理回路手段のバレルシフタは、上記周期を有するクロック信号に同期して動作し、所定のビットのリング形状を有し、上記クロック信号毎に左周りと右周りとを交互に切り替え、上記演算回路により演算されたシフト量だけシフトして出力することを特徴とする請求項1記載の複素バンドパスΔΣAD変調器。 - 上記第1と第2の論理回路手段はそれぞれ、バイナリーコードとは別のコードを有して入力されるディジタル信号をバイナリーコードのディジタル信号に符号化して上記演算回路に出力するエンコーダをさらに備えたことを特徴とする請求項1又は2記載の複素バンドパスΔΣAD変調器。
- 上記別のコードはサーモメータコードであることを特徴とする請求項3記載の複素バンドパスΔΣAD変調器。
- 請求項1乃至4のうちのいずれか1つに記載の複素バンドパスΔΣAD変調器と、
上記複素バンドパスΔΣAD変調器から出力されるディジタル信号に対して所定のデシメーション処理を実行することによりディジタル複素バンドパスフィルタリングを行うデシメーション回路とを備えたことを特徴とするAD変換回路。 - アナログ無線信号を受信してディジタル信号を出力するディジタル無線受信機において、
請求項5記載のAD変換回路を備えたことを特徴とするディジタル無線受信機。
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