WO2011090045A1 - 変換装置 - Google Patents

変換装置 Download PDF

Info

Publication number
WO2011090045A1
WO2011090045A1 PCT/JP2011/050813 JP2011050813W WO2011090045A1 WO 2011090045 A1 WO2011090045 A1 WO 2011090045A1 JP 2011050813 W JP2011050813 W JP 2011050813W WO 2011090045 A1 WO2011090045 A1 WO 2011090045A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
converter
output
parallel
vector
Prior art date
Application number
PCT/JP2011/050813
Other languages
English (en)
French (fr)
Inventor
彰 安田
淳一 岡村
Original Assignee
株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ filed Critical 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Publication of WO2011090045A1 publication Critical patent/WO2011090045A1/ja
Priority to US13/552,270 priority Critical patent/US8933833B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/466—Multiplexed conversion systems

Definitions

  • the present invention relates to a converter that converts an analog signal into a digital signal and a converter that converts a digital signal into an analog signal.
  • the present invention relates to an analog-digital conversion device and a digital-analog conversion device using a ⁇ modulator.
  • a method using a ⁇ modulator shown in FIG. 1 is used as a method for realizing a high-precision analog-to-digital converter and a high-precision digital-to-analog converter.
  • the input signal that has passed through the loop filter is quantized once with a resolution lower than the accuracy finally obtained, and the result is subjected to feedback processing.
  • oversampling is performed by sampling at a sampling frequency higher than the finally required sampling frequency.
  • the frequency distribution of quantization noise generated by low resolution quantization is controlled, and noise in the signal band is reduced.
  • noise shaping is used with noise shaping, even when a low-resolution quantizer is used, high conversion accuracy can be obtained. Noise within the signal band can be reduced by increasing the ratio of the sampling frequency that is finally required and the sampling frequency (oversampling ratio) resulting from oversampling.
  • the present invention improves the above problem and, unlike the case where the circuits are operated in parallel, suppresses an increase in the circuit scale, reduces the requirement for the variable gain means, and further reduces the influence of mismatch between the circuits.
  • An object is to provide a digital converter and a digital-analog converter.
  • a conversion device that divides an input signal into a plurality of vector signals, performs vector filtering on the vector signals, selectively quantizes the result, and feeds back the result to the input stage. This makes it possible to reduce the circuit scale to M times or less while reducing the internal signal processing speed to 1 / M (M is a natural number).
  • the input signal is down-sampled after signal processing, the down-sampled signal is divided into a plurality of vector signals, vector filtering is performed on the vector signal, and the result is selectively quantized. And a converter for feeding back to the input stage is disclosed. This makes it possible to reduce the circuit scale to M times or less while reducing the internal signal processing speed to 1 / M (M is a natural number).
  • a conversion device that converts an analog input signal into a digital signal and outputs the digital signal, and after performing mismatch shaping on the digital signal output after conversion, performs digital-analog conversion and feedback
  • a feedback signal generator for generating a signal; a subtracter for subtracting the feedback signal from the analog input signal; and a serial-parallel conversion for converting the signal output from the subtractor into a plurality of parallel signals for output.
  • a vector filter that performs signal processing on a plurality of parallel signals output from the serial-parallel converter and outputs a plurality of signals, and a quantum that quantizes the plurality of signals output from the vector filter and outputs a digital signal And the digital signal output from the quantizer Converter and a serial converter is disclosed - parallel to convert the output items.
  • a conversion device that converts an analog input signal into a digital signal and outputs the digital signal, and after performing mismatch shaping on the digital signal output after conversion, performs digital-analog conversion and feedback
  • a feedback signal generator for generating a signal; a subtracter for subtracting the feedback signal from the analog input signal; and a serial-parallel conversion for converting the signal output from the subtractor into a plurality of parallel signals for output.
  • a vector filter that performs signal processing on a plurality of parallel signals output from the serial-parallel converter and outputs a plurality of signals, and a vector converter that performs vector conversion on the plurality of signals output from the vector filter and outputs the signals And quantize multiple signals output by the vector converter
  • a quantizer for outputting a digital signal, an inverse vector converter for performing an inverse transformation of the vector transformation performed by the vector converter on the digital signal output by the quantizer, and an output from the inverse vector converter
  • a conversion device having a parallel-serial converter for converting a digital signal to be converted into a serial signal and outputting the serial signal is disclosed.
  • a conversion device that converts an analog input signal into a digital signal and outputs the digital signal, and after performing mismatch shaping on the digital signal output after conversion, performs digital-analog conversion and feedback
  • a feedback signal generator that generates a signal, a subtractor that subtracts and outputs the feedback signal from the analog input signal, and a signal output from the subtractor is input to a circuit in which a plurality of delay circuits are connected in series.
  • a serial-parallel converter that down-samples the analog input signal and output signals of the plurality of delay circuits, converts the signals into a plurality of parallel signals, and outputs the parallel signals; and a plurality of parallel outputs from the serial-parallel converter
  • a vector filter that performs signal processing on the signal and outputs multiple signals;
  • a vector converter that inputs a plurality of parallel signals output from the serial-parallel converter to a cross-coupled circuit, inputs an output of the cross-coupled circuit to an integrator, and outputs a sum of the outputs of the integrator;
  • a conversion device including a quantizer that quantizes a signal output from a vector converter and outputs a digital signal.
  • a conversion device that converts an analog input signal into a digital signal and outputs the digital signal, and after performing mismatch shaping on the digital signal output after conversion, performs digital-analog conversion and feedback
  • a feedback signal generator that generates a signal, a subtractor that subtracts and outputs the feedback signal from the analog input signal, and a signal output from the subtractor is input to a circuit in which a plurality of delay circuits are connected in series.
  • a serial-parallel converter that down-samples the analog input signal and output signals of the plurality of delay circuits, converts the signals into a plurality of parallel signals, and outputs the parallel signals; and a plurality of parallel outputs from the serial-parallel converter
  • a vector filter that performs signal processing on the signal and outputs multiple signals;
  • a vector converter that inputs a plurality of parallel signals output from the serial-parallel converter to a cross-coupled circuit, inputs a sum of outputs of the cross-coupled circuit to an integrator, and outputs an output of the integrator;
  • a conversion device including a quantizer that quantizes a signal output from a vector converter and outputs a digital signal.
  • a conversion device that converts an analog input signal into a digital signal and outputs the digital signal, and after performing mismatch shaping on the digital signal output after conversion, performs digital-analog conversion and feedback
  • a feedback signal generator that generates a signal; a serial-parallel converter that converts the analog input signal into a plurality of parallel signals and outputs the plurality of parallel signals; and a plurality of parallel signals output from the serial-parallel converter. Is subtracted to output a plurality of parallel signals, a vector filter that performs signal processing on the plurality of parallel signals output from the subtractor, and a signal output from the vector filter is quantized.
  • a conversion device having a quantizer for outputting a digital signal; It is shown.
  • the influence of mismatch between filters, quantizers and the like operating in parallel can be reduced, and the circuit scale can be reduced unlike the case where a plurality of ⁇ modulators are operated in parallel.
  • the circuit can be operated at a lower sampling frequency, that is, a lower oversampling ratio than the conventional ⁇ analog-to-digital converter and digital-to-analog converter, and more accurate conversion can be realized with a smaller circuit. It becomes possible.
  • Example of conventional configuration of analog-digital converter and digital-analog converter Schematic diagram of parallel operation of multiple ⁇ modulators
  • the functional block diagram of the converter concerning one embodiment of the present invention 1 is a functional block diagram of a serial-parallel converter used in a conversion apparatus according to an embodiment of the present invention.
  • FIG. 3 is an example of a functional block diagram of a parallel-serial converter used in the conversion apparatus according to the embodiment of the present invention.
  • An example figure of the composition of the vector filter used for the converter concerning one embodiment of the present invention 1 is a diagram illustrating an example of a configuration of a three-dimensional vector filter used in a conversion apparatus according to an embodiment of the present invention.
  • FIG. 1 is a diagram illustrating an example of a configuration of a multistage vector filter used in a conversion apparatus according to an embodiment of the present invention.
  • An example of a functional block diagram of a vector filter using a linear converter used in a conversion apparatus according to an embodiment of the present invention 1 is a diagram illustrating an example of a configuration of a vector filter using orthogonal transform used in a conversion apparatus according to an embodiment of the present invention.
  • 1 is a diagram illustrating an example of a configuration of a vector filter using wavelet transform used in a conversion apparatus according to an embodiment of the present invention.
  • An example figure of the structure of the quantizer provided with a coefficient device used for the converter concerning one embodiment of the present invention.
  • An example figure of the composition of the vector filter which uses the integrator used for the converter concerning one embodiment of the present invention An example figure of the composition of the vector converter used for the converter concerning one embodiment of the present invention 1 is a functional block diagram of a conversion device with selective feedback according to an embodiment of the present invention.
  • 1 is a functional block diagram of a conversion device with selective feedback according to an embodiment of the present invention.
  • 1 is a functional block diagram of a conversion device with selective feedback according to an embodiment of the present invention.
  • An example figure of composition of a compensator used for a converter concerning one embodiment of the present invention 1 is a functional block diagram of a conversion device with selective feedback according to an embodiment of the present invention.
  • 1 is a diagram showing an example of the configuration of a serial-parallel converter used in a conversion apparatus according to an embodiment of the present invention.
  • 1 is a diagram showing an example of the configuration of a serial-parallel converter used in a conversion apparatus according to an embodiment of the present invention.
  • the functional block diagram of the converter concerning one embodiment of the present invention The functional block diagram of the converter concerning one embodiment of the present invention
  • the functional block diagram of the converter concerning one embodiment of the present invention The functional block diagram of the converter concerning one embodiment of the present invention
  • the functional block diagram of the converter concerning one embodiment of the present invention The functional block diagram of the converter concerning one embodiment of the present invention.
  • FIG. 3 shows a functional block diagram of the conversion apparatus according to the first embodiment of the present invention.
  • a subtractor (901) subtracts a feedback signal from a digital-analog converter (DAC) (801) from an input signal input to the input means (101). The subtracted signal is input to the serial-parallel converter (201).
  • DAC digital-analog converter
  • a subtracter (901) is placed in front of the serial-parallel converter (201).
  • the parallel signal converted by the serial-parallel converter (201) is input to the vector filter (301).
  • the signal processed by the vector filter (301) is quantized by the quantizer (401).
  • the quantized signal is converted again into a serial signal by the parallel-serial converter (401).
  • the feedback means (601) feeds back to the input means (101) via the DAC (801).
  • the feedback signal is fed back to the previous stage of the vector filter. For this reason, the overall conversion characteristics are determined by a mismatch between elements such as a serial-parallel converter and a vector filter and their coefficients. For this reason, the conversion accuracy is greatly deteriorated.
  • the feedback signal is fed back to the subtracter (901) that precedes the serial-parallel converter (201), so that accurate conversion can be realized even when there is a mismatch. Become.
  • the digital-analog converter (801) is required to have a conversion accuracy equivalent to the final accuracy. Therefore, in this embodiment, an oversampling technique is used, and a mismatch shaper (802) is placed in front of the digital-analog converter (801). As a result, the requirement for the conversion accuracy can be relaxed, and the SNR in the conversion band can be finally improved.
  • the output of the parallel-serial converter (501) is output to the outside as a result of analog-digital conversion. It is also possible to output the quantizer output (401) as the output of the converter. In this case, a plurality of digital outputs can be used as they are in subsequent digital signal processing.
  • FIG. 4 is a detailed block diagram of a serial-parallel converter that can be used in the conversion apparatus according to this embodiment.
  • An input signal input to the serial-parallel converter is input to a circuit in which a plurality of delay devices (202) are connected in series.
  • the input signal and the output of each of the plurality of delay units (202) are down-sampled by the down-sampling unit (203), and output as the output of the serial-parallel converter as a vector (parallel) signal shown in the figure.
  • the vector signal composed of the plurality of signals is input to the vector filter (301).
  • FIG. 5 shows a detailed block diagram of a parallel-serial converter that can be used in the conversion apparatus according to the present embodiment.
  • the input signal input to the parallel-serial converter is input to each up-sampler (503).
  • the input signal is over-sampled M times.
  • the signals that are simultaneously input to the plurality of up-sampling units (503) and up-sampled are converted into serial data by a plurality of delay units (502) that are provided after each up-sampling unit.
  • the output sampling frequency of the parallel-serial converter becomes a sampling frequency M times the sampling frequency of the vector filter and the quantizer.
  • the vector filter (301) performs signal processing on the parallel signal output from the serial-parallel converter (201).
  • the vector filter (301) is not limited to a filter that acts on each element (each signal) of the vector signal separately. That is, the vector filter (301) may be a filter that also acts on a plurality of vector elements (signals).
  • the function of the vector filter (301) can be expressed as a matrix acting on a vector representing a vector signal, for example.
  • FIG. 6 shows an example of the transfer function of the vector filter. This transfer function is expressed using a transfer function for each element of the vector.
  • the output of the vector filter can be expressed as a sum using a transfer function for each element, as shown in FIG.
  • the vector filter is realized by a discrete time circuit.
  • the vector filter (301) can be realized by a discrete time circuit.
  • FIG. 7 shows an example of a specific block diagram of the configuration of the vector filter when the number of vector elements is two.
  • the input signals are x 1 and x 2 and the output signals are y 1 and y 2 .
  • the x 1 act transfer function H 11, H 21 filter means (311) is, in the x 2 H 12, H 22 acts.
  • FIG. 8 shows an example of a specific block diagram of the configuration of the vector filter when the number of vector elements is three. Also in this case, the transfer function of the filter means (311) is configured to act on the inputs x 1 , x 2 , x 3 as in the case where the number of elements is 2.
  • FIG. 9 shows an example of the configuration of a vector filter that can be used in the conversion apparatus according to the second embodiment of the present invention. That is, the configuration of vector filters connected in multiple stages is shown.
  • the vector filter in the first embodiment is composed of multistage vector filters (301a, 301b, 301c). With such a configuration, more complicated processing can be easily performed.
  • a vector filter is realized by an electronic circuit or the like, it can be easily realized as a circuit when the order of each filter is the first order or the second order.
  • each element of the vector filter shown in FIGS. 6, 7, and 8 is desirable to configure each element of the vector filter shown in FIGS. 6, 7, and 8 as primary or secondary.
  • each element of the vector filter is configured as primary or secondary as described above, there is a drawback that the order of the vector filter is limited to the primary or secondary. Therefore, in this embodiment, this problem can be solved by connecting such first and second order vector filters in multiple stages.
  • FIG. 10 shows a functional block diagram of a vector filter that can be used in the conversion apparatus according to the third embodiment of the present invention.
  • a vector filter using linear transformation is used as the vector filter.
  • the vector filter (301) is configured using a linear converter (302a), an internal vector filter (302b), and a linear converter (302c).
  • the linear converter (302a) performs an operation on the components of the input vector signal.
  • linear transformation an operation for obtaining a difference between each element or an operation for obtaining the sum of each element is performed.
  • This linear conversion performs conversion of each vector component. Therefore, this linear transformation is called vector transformation. Coordinate transformation can also be used for vector transformation.
  • vector signals are mixed (for example, added) by calculation. This makes it possible to mitigate the influence by sharing the influence of the error caused by the element variation that realizes the components of the parallel-serial converter (201).
  • This linear conversion can also be performed by a converter (302c) connected to an internal vector filter. Further, the linear transformation can be realized by one or both of the vector filter (302b) and the converter (302c).
  • FIG. 11 shows a functional block diagram of a vector filter that can be used in the conversion apparatus according to the fourth embodiment of the present invention.
  • orthogonal transform is used as the vector filter.
  • An input vector signal is converted into another vector signal by an orthogonal transformer (302d).
  • orthogonal transformer (302d) By using the orthogonal transformation, it is possible to perform the transformation without reducing the information amount of the input vector signal. In other words, it is possible to convert all information included in the input vector signal.
  • an analog-digital converter is required to accurately convert an input signal from an analog signal to a digital signal. In other words, it is required to minimize the reduction in the amount of information that the input signal has.
  • the orthogonal transformer (302d) it is possible to convert all information of the input vector signal. Further, by performing inverse transformation of orthogonal transformation realized by the orthogonal transformer (302d), the input vector signal can be completely restored. By using such conversion for the vector filter, as described above, it is possible to reduce the influence of errors due to variations and the like and to accurately convert the input signal.
  • This orthogonal transformer can be inserted at any position in the loop shown in FIG. 3 and other figures. Further, it can be inserted at any position outside the loop shown in FIG. 3 and other figures.
  • orthogonal transform As the orthogonal transform of this embodiment, Fourier transform, discrete cosine transform, wavelet transform, or the like can be used.
  • FIG. 12 shows a functional block diagram of a vector filter that can be used in the conversion apparatus according to the fifth embodiment of the present invention.
  • This embodiment is characterized by using wavelet transformation as linear transformation.
  • a wavelet transformer (302e) converts an input vector signal into another vector signal.
  • orthogonal transformation for this transformation, it is possible to transform all information contained in the input vector signal without loss.
  • the time resolution can be lowered in the conversion to the low frequency component, while the time resolution can be increased in the conversion to the high frequency component. .
  • the time resolution may be low for low-frequency components, and the time resolution should be high for high-frequency components.
  • the wavelet converter by using a wavelet converter, signal processing according to the frequency component of the signal input to the analog-digital conversion device can be performed, and the accuracy of analog-digital conversion can be improved efficiently. Is possible.
  • the wavelet transformer can also be placed after the internal vector filter (302b).
  • the wavelet transform and the inverse wavelet transformer are arranged before and after the internal vector filter (302b), thereby obtaining an output that is not subjected to vector transformation as the whole vector filter.
  • FIG. 13 shows a functional block diagram of a quantizer (401) that can be used in the conversion apparatus according to the sixth embodiment of the present invention.
  • the quantizer (401) includes a coefficient unit (402) for gain adjustment after vector conversion.
  • the quantizer (401) has a plurality of internal quantizers (401a), and the output of the coefficient unit (402) is input to each internal quantizer (401a).
  • One of the vector signals output from the vector filter is input to the coefficient unit (402).
  • the quantizer (401) converts the input signal into a digital signal.
  • the quantizer (402) since the number of bits of the quantizer (402) is finite, quantization noise is generated. Further, the relative influence of the quantization noise varies depending on the output amplitude of the vector filter.
  • the analog-digital conversion apparatus according to the embodiment of the present invention is usually mounted using an electronic circuit such as a semiconductor, the signal is expressed using a voltage or current value. In electronic circuits, there is a maximum value for voltage or current. If it is a voltage, the power supply voltage cannot be exceeded. Therefore, it is preferable that the amplitude of the signal input to the quantizer (401) is within the maximum input range of the quantizer (401) and that the amplitude is as large as possible.
  • the internal signal is a vector signal, and there are a plurality of signals. Therefore, in the present embodiment, the coefficient range (402) can be set so that the input range to each internal quantizer (401a) satisfies the conditions described above, and the conversion of the entire converter The accuracy can be improved.
  • the number of bits of the internal quantizer (401a) may be different from each other.
  • each vector element includes a different frequency component. Therefore, by increasing the number of bits of a specific quantizer among the quantizers (401a), it is possible to reduce the noise component for the frequency whose characteristics are desired to be improved.
  • the circuit scale of the quantizer can be effectively reduced by reducing the number of bits for frequency components for which performance is not required. In the analog-digital conversion device according to the present embodiment, oversampling is performed. For this reason, the signal component is distributed at a specific frequency. Therefore, by increasing the number of bits of the quantizer responsible for this signal component, it is possible to minimize the increase in circuit scale and improve the performance.
  • FIG. 14 shows a functional block diagram of a vector filter that can be used in the conversion apparatus according to the seventh embodiment of the present invention.
  • the vector filter used in the conversion apparatus according to the present embodiment is a vector filter having, for example, two vector elements.
  • the vector filter used in the conversion apparatus according to the present embodiment corresponds to a conventional low-pass ⁇ modulator that reduces noise in a low frequency region.
  • FIG. 15 shows a functional block diagram of a vector filter that can be used in the conversion apparatus according to the eighth embodiment of the present invention.
  • the vector filter used in the conversion apparatus according to the present embodiment is a vector filter when the number of vector elements is, for example, 2.
  • the vector filter realizes the sum and difference of each vector component by adders (313a, 313b).
  • the sum of the input vector signal components is output as x1 + x2.
  • the difference x1-x2 is output as the output of the adder (313b). As this difference, a high frequency component of the input vector signal component can be output (low frequency component is suppressed).
  • FIG. 16 shows a functional block diagram of a selection device according to the ninth embodiment of the present invention.
  • the selection device according to the present embodiment has a configuration in which any of the conversion devices described so far has selective feedback.
  • the feedback signal output from the digital-analog converter (801) is subtracted from the input signal input to the input means (101) by the subtractor (901), and this signal is converted from serial to parallel. Is input to the converter (201) and converted into a parallel signal.
  • the converted parallel signal is input to the vector filter (301), and the signal output from the vector filter (301) is quantized by the quantizer (401).
  • the signal resulting from the quantization is converted again into a serial signal by the parallel-serial converter (401) and fed back to the input means via the DAC (801) by the selective feedback means (602).
  • the mismatch shaper (302) can be used to reduce noise caused by variations in elements constituting the DAC (801).
  • the selective feedback means (602) can select only a part of the signal from the quantizer (401) and generate a feedback signal.
  • the vector converter (302) can be used inside the vector filter (301).
  • each vector component of the output can be a signal mainly including different frequency components and time components according to the vector conversion to be used. Therefore, it is possible to reduce the circuit scale by selectively feeding back the frequency component to be converted to a digital signal by selectively feeding back the frequency component to be converted and not feeding back the unnecessary component. .
  • the conversion speed can be improved by converting the input signal into a vector signal.
  • the circuit scale may increase M times. Therefore, in the present embodiment, it is possible to reduce the circuit scale of the feedback path by using the selective feedback means (602).
  • FIG. 17 shows a functional block diagram of a conversion apparatus according to the tenth embodiment of the present invention.
  • the conversion device according to the present embodiment has a configuration in which any of the conversion devices described so far has selective feedback means.
  • the digital-analog converter (801) and the mismatch shaper (302) are omitted for simplicity.
  • the feedback signal output from the digital-analog converter (801) is subtracted from the input signal from the input means (101) by the subtractor (901), and this signal is converted into the serial-parallel converter (201). ) And converted into a parallel signal.
  • the converted parallel signal is input to the vector filter (301).
  • the signal output from the vector filter (301) is quantized by the quantizer (401) and fed back to the input means. Only the element that outputs the signal band component of the output of the vector filter is quantized by the quantizer (401a) to generate a feedback signal. As a result, the number of quantizers (401a) can be reduced, and the circuit scale can be reduced.
  • FIG. 18 shows a functional block diagram of a conversion apparatus according to the eleventh embodiment of the present invention.
  • the configuration of the conversion device according to the present embodiment is the same as that of any of the conversion devices described so far, as shown in FIG.
  • the input signal is converted into a vector signal by the parallel converter.
  • This vector signal is connected to a vector filter composed of a delay element (205), an adder (204) and an integrator (303a), and a low frequency component is extracted by a vector converter composed of an adder (313a). Is done. Only this signal can be converted into a digital signal by the quantizer (401a) and fed back to the input stage.
  • FIG. 19 shows a functional block diagram of a conversion apparatus according to the twelfth embodiment of the present invention.
  • the configuration of the present embodiment corresponds to a configuration obtained by simplifying the configuration according to the above-described embodiment.
  • an input signal is converted into a vector signal by a serial-parallel converter including a delay element (202) and a downsampler (203a).
  • This vector signal is input to an integrator (303a) after a low frequency component is extracted by a vector converter composed of a delay element (205), an adder (204), and an adder (313a).
  • the signal output from the integrator (303a) is converted into a digital signal by the quantizer (401a) and fed back to the input stage.
  • the configuration using two integrators in the above-described embodiment can be changed to a configuration using one integrator.
  • This can be realized by reversing the order of the integral operation and the vector conversion in the above-described embodiment.
  • the result of the operation does not change. Therefore, the characteristics do not change in this embodiment. Therefore, it is possible to reduce the number of integrators, and the integrator has a large analog circuit scale, so that not only the circuit scale but also the current consumption can be reduced.
  • the conversion speed can be improved by converting the input signal into a vector signal.
  • the circuit scale may increase M times by vectorization. Since the number of integrators can be reduced as described above, even when M increases, the conversion speed can be increased to M times while maintaining the conversion accuracy with almost no increase in circuit scale.
  • FIG. 20 shows a functional block diagram of a compensator that can be used in the conversion apparatus according to the thirteenth embodiment of the present invention.
  • the compensator includes a serial-parallel converter (201) and a parallel-serial converter (401) using delay devices. For this reason, when the number of vector elements is increased, the number of delays in the loop increases, and the stability of the loop may be impaired.
  • the output is predicted by the method described below. As a result, it is possible to obtain an output when there is no delay device and to stabilize the loop.
  • x is a state variable
  • u is an input signal
  • A is a system matrix
  • b is a coefficient matrix for the input
  • f is a feedback matrix. Therefore, it is possible to stabilize the loop by obtaining u shown in this equation and using it as a feedback signal.
  • the compensator configuration method is shown when the number of integrators is one.
  • FIG. 21 shows a block diagram of a conversion apparatus according to the fourteenth embodiment of the present invention.
  • the configuration of the conversion apparatus according to the present embodiment corresponds to a configuration obtained by simplifying the configuration of the thirteenth embodiment.
  • an input signal is converted into a vector signal by a serial-parallel converter.
  • the serial-parallel converter includes a delay element (202) and a downsampler (203a). From the vector signal output by the serial-parallel converter, a low frequency component is extracted by the vector converter.
  • the vector converter includes a delay element (205), an adder (204), and an adder (313a). The low-frequency component signal extracted by such a vector converter is input to the integrator (303a).
  • the output of the integrator (303a) is converted into a digital signal by the quantizer (401a) and fed back to the input stage.
  • the feedback signal is input to the subsequent stage of the serial-parallel converter, and the calculation of the feedback signal and the input signal can be performed in a slow sampling time after the downsampling. It becomes.
  • the circuit operation speed can be reduced, and the accuracy can be improved and the current consumption can also be reduced.
  • FIG. 22 is a functional block diagram of a serial-parallel converter that can be used in the conversion apparatus according to the fifteenth embodiment of the present invention.
  • the input signal is multiplied by the signal from the local oscillator (206a, 206b, 206m) in the mixer means (205).
  • the downsampler (203) samples the signal that is multiplied and output from the mixer means (205).
  • signals having the same frequency and different phases are used for the local oscillators.
  • the parallel number is M, it is possible to accurately convert the components of the input signal by selecting each phase to be 2 ⁇ / M.
  • the serial-parallel converter has a plurality of mixer means, and the input signal has a phase difference of 2 ⁇ from each other.
  • a conversion device that is configured to be multiplied by a signal that is 1 / integer will be described.
  • FIG. 23 is a functional block diagram of a serial-parallel converter that can be used in the conversion apparatus according to the sixteenth embodiment of the present invention.
  • the input signal is multiplied by the signal from the local oscillator (206a, 206b, 206m) in the mixer means (205).
  • signals having the same frequency and different phases are used for the local oscillators.
  • each phase is selected to be 2 ⁇ / M.
  • the difference between the two signals multiplied by the input signal in each mixer means (205) is a multiple of 1 / integer of 2 ⁇ .
  • the signal is connected to the vector filter at the next stage without sampling.
  • a vector filter having a continuous time circuit is used.
  • sampling is performed by the quantizer.
  • the analog-to-digital conversion device of the present invention can alleviate the need for aliasing noise reduction filters, and the aliasing noise reduction filter can be eliminated. It is.
  • a Hadamard signal or a wavelet signal can be used in addition to a sine wave as the signal of the local oscillator.
  • FIG. 24 shows a block diagram of a conversion apparatus according to the seventeenth embodiment of the present invention.
  • the configuration of the conversion apparatus according to the present embodiment corresponds to a configuration obtained by simplifying the configuration of the fourteenth embodiment.
  • an input signal is down-sampled by a down-sampler (203a) and then converted into a vector signal.
  • the serial-parallel converter is composed of a downsampler (203a). From the vector signal output by the serial-parallel converter, a low frequency component is extracted by the vector converter.
  • the vector converter includes a delay element (205), an adder (204), and an adder (313a). The low-frequency component signal extracted by such a vector converter is input to the integrator (303a).
  • the output of the integrator (303a) is converted into a digital signal by the quantizer (401a) and output.
  • the output converted into a digital signal by the quantizer (401a) is fed back to the input stage.
  • the output converted into a digital signal by the quantizer (401a) can be input to the mismatch shaper (802) and the DAC (801) and fed back to the input stage, as shown in FIG.
  • the serial-parallel converter is configured by using the same signal after down-sampling the input signal.
  • the oversampling converter since the bandwidth of the input signal is sufficiently lower than the normal sampling frequency, the influence is small even when configured as in this embodiment. Thereby, sampling may be performed at the frequency after down-sampling, and the circuit can be easily configured. Further, a delay device is not required, and the circuit scale can be reduced.
  • FIG. 25 shows a block diagram of a conversion apparatus according to the eighteenth embodiment of the present invention.
  • the configuration of the conversion apparatus according to the present embodiment corresponds to a configuration obtained by digitally processing the configuration of the feedback path in the configuration of the seventeenth embodiment.
  • an input signal is down-sampled by a down-sampler (203a) and then converted into a vector signal.
  • a low frequency component is extracted by the vector converter.
  • the vector converter includes a delay element (205), an adder (204), and an adder (313a).
  • the low-frequency component signal extracted by such a vector converter is input to the integrator (303a).
  • the output of the integrator (303a) is converted into a digital signal by the quantizer (401a) and fed back to the input stage.
  • vector conversion for a signal from the feedback path is configured by a digital circuit.
  • the vector filter can be composed of a switched capacitor circuit (SC circuit).
  • SC circuit switched capacitor circuit
  • the SC circuit which is an analog circuit, can be used only for the input path, and the analog circuit can be reduced and the accuracy can be improved.
  • FIG. 26 shows a functional block diagram of the conversion apparatus according to the nineteenth embodiment of the present invention.
  • a subtractor (901) subtracts a feedback signal from a digital-analog converter (DAC) (801) from an input signal input to the input means (101). The subtracted signal is input to the serial-parallel converter (201).
  • DAC digital-analog converter
  • a subtracter (901) is placed in front of the serial-parallel converter (201).
  • the parallel signal converted by the serial-parallel converter (201) is input to the vector filter (301).
  • the signal processed by the vector filter (301) is quantized by the quantizer (401).
  • the quantized signal is converted again into a serial signal by the parallel-serial converter (401).
  • the feedback means (601) feeds back to the input means (101) via the DAC (801).
  • This embodiment corresponds to a configuration in which the compensator (701) in the first embodiment is configured in parallel or in series with a vector filter.
  • the stability of the closed loop may be lowered due to the influence of the delay unit in the serial-parallel converter, the parallel-serial converter, and the vector filter.
  • the compensator is inserted in order to reduce this influence, and the insertion position may be arranged in the loop.
  • the compensator shown in the thirteenth embodiment can be easily configured, and the stability of the loop can be improved. Further, in this embodiment, it is possible to omit some or all of the quantizers as in the tenth embodiment shown in FIG.
  • FIG. 27 shows a functional block diagram of a conversion apparatus according to the twentieth embodiment of the present invention.
  • This embodiment corresponds to the configuration in which the compensator (701) is inserted in the feedback loop in the ninth embodiment.
  • the stability of the closed loop may be lowered.
  • the compensator is inserted in order to reduce this influence, and the insertion position may be arranged in the loop.
  • the compensator shown in the thirteenth embodiment can be easily configured, and the stability of the loop can be improved.
  • the compensator is connected to the vector filter in the drawing, it may be arranged in the loop. For example, it may be arranged on the feedback path as shown in FIG.
  • FIG. 28 shows a functional block diagram of a conversion apparatus according to the twenty-first embodiment of the present invention.
  • the configuration of the conversion apparatus according to the present embodiment is the same as that of any of the conversion apparatuses described so far, as shown in FIG. 21, a serial-configuration including a delay element (202) and a downsampler (203).
  • the input signal is converted into a vector signal by the parallel converter.
  • This vector signal is connected to a vector filter composed of a delay element (205), an adder (204) and an integrator (303a), and a low frequency component is extracted by a vector converter composed of an adder (313a). Is done. Only this signal can be converted into a digital signal by the quantizer (401a) and fed back to the input stage.
  • a compensator is configured by the coefficient unit (402a) and the adder (313a), whereby the stability of the loop can be improved.
  • the vector converter can be arranged in front of the first-stage integrator as shown in FIG. 19, and in this case, the first-stage integrator can be constituted by one. .
  • FIG. 29 shows a functional block diagram of a conversion apparatus according to the twenty-second embodiment of the present invention.
  • a plurality of converters according to the tenth embodiment shown in FIG. 17 are used, quantization noise generated in the quantizer of the first converter is converted by the second converter, and the first converter By subtracting the second output from the output of the converter by the subtracter (901), the quantization noise of the first converter can be subtracted.
  • the transfer function of the filter means (701) is made the transfer function of the second converter, and the transfer function of the filter means (702) is made equal to the noise transfer function of the first converter, so that the second conversion
  • the noise transfer function from the quantization noise of the converter to the output can be obtained by multiplying the noise transfer function of the first converter by the noise transfer function of the second converter.
  • the converters are connected in two stages in cascade here, it is possible to connect three or more stages, and the order of the noise transfer function can be increased by increasing the number of stages. Also, for convenience of explanation, a plurality of tenth embodiments are connected, but the same effect can be obtained even if a plurality of other embodiments are connected.

Abstract

本発明の一実施形態として、アナログ入力信号をデジタル信号に変換して出力する変換装置であって、前記変換して出力されるデジタル信号にミスマッチシェーピングを行なった後にデジタル－アナログ変換を行なってフィードバック信号を生成するフィードバック信号生成器と、前記アナログ入力信号より前記フィードバック信号を減算して出力する減算器と、前記減算器の出力する信号を複数のパラレル信号に変換して出力するシリアル－パラレル変換器と、前記シリアル－パラレル変換器の出力する複数のパラレル信号に対する信号処理を行ない複数の信号を出力するベクトルフィルタと、前記ベクトルフィルタの出力する複数の信号を量子化してデジタル信号を出力する量子化器と、前記量子化器が出力するデジタル信号をシリアル信号に変換し出力するパラレル－シリアル変換器とを有する変換装置を提供する。

Description

変換装置
本発明は、アナログ信号をデジタル信号に変換する変換器およびデジタル信号をアナログ信号に変換する変換装置に関する。特にΔΣ変調器を用いたアナログ－デジタル変換装置、デジタル－アナログ変換装置に関する。
高精度なアナログ－デジタル変換器、また、高精度なデジタル－アナログ変換器を実現する方法として、例えば図1に示されるΔΣ変調器を用いた方法が用いられている。ΔΣ変調器を用いる方法では、ループフィルタを通した入力信号を最終的に求められる精度よりも低い分解能で一度量子化し、その結果を入力にフィードバック処理を行なう。また、最終的に必要となるサンプリング周波数よりも高いサンプリング周波数でサンプリングするオーバーサンプリングを行なう。このオーバーサンプリングされる高いサンプリング周波数により、前述のフィードバック処理を行うことにより、低い分解能の量子化で生じる量子化雑音の周波数分布を制御し、信号帯域内の雑音を低減させている。このような方法をノイズシェーピングと呼ぶ。ノイズシェーピングにより、低い分解能の量子化器を用いた場合においても、高い変換精度を得ることが可能となる。信号帯域内の雑音は、最終的に必要となるサンプリング周波数とオーバーサンプリングしたことによるサンプリング周波数の比（オーバーサンプリング比）を高くとることにより低減することが可能となる。
したがって、高い変換精度もしくは高い信号対雑音比（SNR）を得ようとする場合においては、オーバーサンプリング比を大きくする必要がある。例えば、オーバーサンプリングのサンプリング周波数を出力サンプリング周波数よりも１００倍程度高くする必要がある。
この問題を解決する方法として、図2に示されるように、複数のΔΣ変調器を並列動作させる方法が知られている。この方法では回路の動作速度を並列数分だけ低減することが可能である。しかし、回路規模は、並列動作するΔΣ変調器の数に比例して大きくなってしまう。また、並列動作させた回路間に特性のミスマッチがある場合は、全体の変換精度が著しく劣化する。
Vincenzo Ferragina, etc., "Gain and Offset Mismatch Calibration in Time-Interleaved MultipathA/D Sigma Delta Modulators," IEEE TRANSACTIONS ONCIRCUITS AND SYSTEMS I, Vol. 51, No. 12, pp. 2635-2373, DECEMBER 2004.
上述したように、従来の方法においては、変換精度とサンプリング周波数の間にはトレードオフの関係がある。したがって、高い変換精度を得るためには、大幅に高いサンプリング周波数でサンプリングする必要が生じ、変換器を構成する回路を高速に動作させる必要がある。
一方、複数のΔΣ変調器を並列動作させる場合は、回路の動作速度を並列数分だけ低減することが可能であるが、回路規模は並列動作するΔΣ変調器の数に比例して大きくなってしまう欠点がある。また、並列動作させた回路間に特性のミスマッチがある場合は、全体の変換精度が著しく劣化する問題がある。
本発明は、かかる問題点を改善し、回路を並列動作させる場合と異なり、回路規模の増大を抑制し、利得可変手段への要求を低減し、さらに回路間のミスマッチの影響を低減するアナログ－デジタル変換器、デジタル－アナログ変換器を提供することを目的とする。
本発明の一実施形態として、入力信号を複数のベクトル信号に分割し、このベクトル信号に対するベクトルフィルタ処理し、その結果を選択的に量子化し、入力段にフィードバックする変換装置が開示される。これにより、内部信号処理速度を1/M（Mは自然数）に低減させつつ、回路規模をM倍以下にすることが可能となる。
本発明の一実施形態として、入力信号を信号処理したのちダウンサンプリングし、このダウンサンプリングされた信号を複数のベクトル信号に分割し、このベクトル信号に対するベクトルフィルタ処理し、その結果を選択的に量子化し、入力段にフィードバックする変換装置が開示される。これにより、内部信号処理速度を1/M（Mは自然数）に低減させつつ、回路規模をM倍以下にすることが可能となる。
本発明の一実施形態として、アナログ入力信号をデジタル信号に変換して出力する変換装置であって、前記変換して出力されるデジタル信号にミスマッチシェーピングを行なった後にデジタル－アナログ変換を行なってフィードバック信号を生成するフィードバック信号生成器と、前記アナログ入力信号より前記フィードバック信号を減算して出力する減算器と、前記減算器の出力する信号を複数のパラレル信号に変換して出力するシリアル－パラレル変換器と、前記シリアル－パラレル変換器の出力する複数のパラレル信号に対する信号処理を行ない複数の信号を出力するベクトルフィルタと、前記ベクトルフィルタの出力する複数の信号を量子化してデジタル信号を出力する量子化器と、前記量子化器が出力するデジタル信号をシリアル信号に変換し出力するパラレル－シリアル変換器とを有する変換装置が開示される。
本発明の一実施形態として、アナログ入力信号をデジタル信号に変換して出力する変換装置であって、前記変換して出力されるデジタル信号にミスマッチシェーピングを行なった後にデジタル－アナログ変換を行なってフィードバック信号を生成するフィードバック信号生成器と、前記アナログ入力信号より前記フィードバック信号を減算して出力する減算器と、前記減算器の出力する信号を複数のパラレル信号に変換して出力するシリアル－パラレル変換器と、前記シリアル－パラレル変換器の出力する複数のパラレル信号に対する信号処理を行い複数の信号を出力するベクトルフィルタと、前記ベクトルフィルタの出力する複数の信号にベクトル変換を行い出力するベクトル変換器と、前記ベクトル変換器の出力する複数の信号を量子化してデジタル信号を出力する量子化器と、前記量子化器の出力するデジタル信号に、前記ベクトル変換器が行なうベクトル変換の逆変換を行ない出力する逆ベクトル変換器と、前記逆ベクトル変換器が出力するデジタル信号をシリアル信号に変換し出力するパラレル－シリアル変換器とを有する変換装置が開示される。
本発明の一実施形態として、アナログ入力信号をデジタル信号に変換して出力する変換装置であって、前記変換して出力されるデジタル信号にミスマッチシェーピングを行なった後にデジタル－アナログ変換を行なってフィードバック信号を生成するフィードバック信号生成器と、前記アナログ入力信号より前記フィードバック信号を減算して出力する減算器と、前記減算器の出力する信号を、複数の遅延回路が直列に接続された回路に入力し、前記アナログ入力信号および前記複数の遅延回路それぞれの出力信号をダウンサンプリングして複数のパラレル信号に変換して出力するシリアル－パラレル変換器と、前記シリアル－パラレル変換器の出力する複数のパラレル信号に対する信号処理を行い複数の信号を出力するベクトルフィルタと、前記シリアル－パラレル変換器の出力する複数のパラレル信号をクロスカップル回路に入力し、前記クロスカップル回路の出力を積分器に入力し、前記積分器の出力の和を出力するベクトル変換器と、前記ベクトル変換器の出力する信号を量子化してデジタル信号を出力する量子化器と、を有する変換装置が開示される。
本発明の一実施形態として、アナログ入力信号をデジタル信号に変換して出力する変換装置であって、前記変換して出力されるデジタル信号にミスマッチシェーピングを行なった後にデジタル－アナログ変換を行なってフィードバック信号を生成するフィードバック信号生成器と、前記アナログ入力信号より前記フィードバック信号を減算して出力する減算器と、前記減算器の出力する信号を、複数の遅延回路が直列に接続された回路に入力し、前記アナログ入力信号および前記複数の遅延回路それぞれの出力信号をダウンサンプリングして複数のパラレル信号に変換して出力するシリアル－パラレル変換器と、前記シリアル－パラレル変換器の出力する複数のパラレル信号に対する信号処理を行い複数の信号を出力するベクトルフィルタと、前記シリアル－パラレル変換器の出力する複数のパラレル信号をクロスカップル回路に入力し、前記クロスカップル回路の出力の和を積分器に入力し、前記積分器の出力を出力するベクトル変換器と、前記ベクトル変換器の出力する信号を量子化してデジタル信号を出力する量子化器と、を有する変換装置が開示される。
本発明の一実施形態として、アナログ入力信号をデジタル信号に変換して出力する変換装置であって、前記変換して出力されるデジタル信号にミスマッチシェーピングを行なった後にデジタル－アナログ変換を行なってフィードバック信号を生成するフィードバック信号生成器と、前記アナログ入力信号を複数のパラレル信号に変換して出力するシリアル－パラレル変換器と、前記シリアル－パラレル変換器の出力する複数のパラレル信号それぞれから前記フィードバック信号を減算して複数のパラレル信号を出力する減算器と、前記減算器の出力する複数のパラレル信号に対して信号処理を行なって出力するベクトルフィルタと、前記ベクトルフィルタの出力する信号を量子化してデジタル信号を出力する量子化器と、を有する変換装置が開示される。
本発明によれば、並列動作するフィルタ、量子化器等の間のミスマッチの影響を低減し、また、複数のΔΣ変調器を並列動作させる場合と異なり、回路規模を削減できる。これにより、従来のΔΣ型アナログ－デジタル変換器、デジタル－アナログ変換器よりも低いサンプリング周波数すなわち低いオーバーサンプリング比で回路を動作させ、より高精度な変換をより小規模の回路で実現することが可能となる。
アナログ－デジタル変換器およびデジタル－アナログ変換器の従来の構成の一例図 複数のΔΣ変調器の並列動作の模式図 本発明の一実施形態に係る変換装置の機能ブロック図 本発明の一実施形態に係る変換装置に用いられるシリアル－パラレル変換器の機能ブロック図の一例図 本発明の一実施形態に係る変換装置に用いられるパラレル－シリアル変換器の機能ブロック図の一例図 本発明の一実施形態に係る変換装置に用いられるベクトルフィルタの伝達関数の一例図 本発明の一実施形態に係る変換装置に用いられるベクトルフィルタの構成の一例図 本発明の一実施形態に係る変換装置に用いられる3次元ベクトルフィルタの構成の一例図 本発明の一実施形態に係る変換装置に用いられる多段ベクトルフィルタの構成の一例図 本発明の一実施形態に係る変換装置に用いられる線形変換器を用いたベクトルフィルタの機能ブロック図の一例図 本発明の一実施形態に係る変換装置に用いられる直交変換を用いたベクトルフィルタの構成の一例図 本発明の一実施形態に係る変換装置に用いられるウェーブレット変換を用いたベクトルフィルタの構成の一例図 本発明の一実施形態に係る変換装置に用いられる、係数器を備える量子化器の構成の一例図 本発明の一実施形態に係る変換装置に用いられる、積分器を用いるベクトルフィルタの構成の一例図 本発明の一実施形態に係る変換装置に用いられるベクトル変換器の構成の一例図 本発明の一実施形態に係る、選択的フィードバックを有する変換装置の機能ブロック図 本発明の一実施形態に係る、選択的フィードバックを有する変換装置の機能ブロック図 本発明の一実施形態に係る、選択的フィードバックを有する変換装置の機能ブロック図 本発明の一実施形態に係る、選択的フィードバックを有する変換装置の機能ブロック図 本発明の一実施形態に係る変換装置に用いられる補償器の構成の一例図 本発明の一実施形態に係る、選択的フィードバックを有する変換装置の機能ブロック図 本発明の一実施形態に係る変換装置に用いられるシリアル－パラレル変換器の構成の一例図 本発明の一実施形態に係る変換装置に用いられるシリアル－パラレル変換器の構成の一例図 本発明の一実施形態に係る変換装置の機能ブロック図 本発明の一実施形態に係る変換装置の機能ブロック図 本発明の一実施形態に係る変換装置の機能ブロック図 本発明の一実施形態に係る変換装置の機能ブロック図 本発明の一実施形態に係る変換装置の機能ブロック図 本発明の一実施形態に係る変換装置の機能ブロック図
以下、図面を参照して本発明を、いくつかの実施形態として詳細に説明する。なお、本発明はこれらの実施形態に限定されることはなく、その要旨を逸脱しない範囲において種々の変形を行なって実施することが可能である。
図3に本発明の第1の実施形態に係る変換装置の機能ブロック図を示す。入力手段（101）に入力された入力信号より、デジタル－アナログ変換器（DAC）（801）からのフィードバック信号を減算器（901）で減算する。減算された信号がシリアル－パラレル変換器（201）に入力される。言い換えれば、減算器(901)がシリアル－パラレル変換器（201）に対して前置されている。シリアル－パラレル変換器（201）により変換されたパラレル信号は、ベクトルフィルタ（301）に入力される。ベクトルフィルタ（301）により処理された信号は量子化器（401）で量子化される。量子化された信号は、パラレル－シリアル変換器（401）で再びシリアル信号に変換される。また、フィードバック手段（601）によりDAC（801）を介して入力手段(101)へフィードバックされる。
従来の方法では、フィードバック信号をベクトルフィルタの前段に帰還していた。このため、シリアル－パラレル変換器やベクトルフィルタなどの素子やその係数などのミスマッチにより全体の変換特性が決定されることになる。このため、変換精度が大幅に劣化してしまう。本実施形態においては、フィードバック信号をシリアル－パラレル変換器（201）に前置した減算器（901）に帰還することで、上記のミスマッチがあった場合でも正確な変換を実現することが可能となる。
一般に知られているように、このようなフィードバック型のアナログ－デジタル変換器を構成した場合、デジタル－アナログ変換器（801）には、最終的な精度と同等の変換精度が要求される。そこで本実施形態においては、オーバーサンプリングの手法を用い、また、デジタル－アナログ変換器（801）にミスマッチシェーパー（802）を前置する。これにより、この変換精度に対する要求を緩和し、また、最終的に変換帯域内のSNRを向上させることが可能となる。パラレル－シリアル変換器（501）の出力は、外部にアナログ－デジタル変換の結果として出力される。また、量子化器出力（401）を変換器の出力を結果として出力することもできる。この場合は、デジタルによる複数の出力を、その後のデジタル信号処理でそのまま使用することができる。
図4は、本実施形態に係る変換装置に用いることができるシリアル－パラレル変換器の詳細なブロック図を示す。シリアル－パラレル変換器へ入力される入力信号は、複数の遅延器（202）が直列接続された回路に入力される。入力信号および複数の遅延器（202）それぞれの出力は、ダウンサンプリング器（203）によりダウンサンプリングされ、シリアル－パラレル変換器の出力として、図に示すベクトル（パラレル）信号として出力される。この複数の信号からなるベクトル信号は、ベクトルフィルタ（301）に入力される。
図5は、本実施形態に係る変換装置に用いることができるパラレル－シリアル変換器の詳細なブロック図を示す。パラレル－シリアル変換器へ入力された入力信号は、それぞれのアップサンプリング器（503）に入力される。アップサンプリング器（503）によるアップサンプリングにより、入力信号はM倍にオーバーサンプリングされる。複数のアップサンプリング器（503）に同時に入力され、アップサンプリングされた信号は、各アップサンプリング器に後置された複数の遅延器(502)により、シリアルデータに変換される。このとき、パラレル－シリアル変換器の出力サンプリング周波数は、ベクトルフィルタおよび量子化器におけるサンプリング周波数のM倍のサンプリング周波数になる。
ベクトルフィルタ（301）は、シリアル－パラレル変換器(201)が出力するパラレル信号に対し信号処理を行う。本実施形態においては、ベクトルフィルタ（301）は、単にベクトル信号の各要素（各信号）に別々に作用するフィルタに限定されることはない。すなわち、ベクトルフィルタ（301）は、複数のベクトル要素（信号）に対しても作用するフィルタであってもよい。ベクトルフィルタ（301）の機能は、例えば、ベクトル信号を表わすベクトルに作用する行列として表現することも可能である。図6にベクトルフィルタの伝達関数の一例を示す。この伝達関数は、ベクトルの各要素に対する伝達関数を用いて表わされる。ベクトルフィルタの出力は、図6に示されるように、各要素に対する伝達関数を用いた和として表現できる。
したがって、電子回路等でこのような伝達関数を実現する場合には、ベクトル信号の各要素に作用する素子およびそれぞれの出力間に作用する素子が存在することになる。このように信号処理を行うことにより、このベクトルフィルタにミスマッチ等の誤差があった場合でも、本実施形態では、ミスマッチシェイパ(802)などを用いることにより、それらの影響を分散させることができ、高精度変換を実現することが可能となる。
通常、ベクトルフィルタは離散時間回路で実現される。本実施形態においても、ベクトルフィルタ(301)は離散時間回路で実現することができる。また、本実施形態においては、連続時間回路を用いて実現することも可能である。この場合には、離散時間回路に比べ回路動作速度を向上させることが容易になり、また消費電流も削減することが可能となる。
図7にベクトル要素数が2の場合におけるベクトルフィルタの構成の具体的なブロック図を例示す。入力信号をx1、x2、出力信号をy1、y2とする。x1にはフィルタ手段（311）の伝達関数H11、H21が作用し、x2にはH12、H22が作用する。これにより、y1＝H11 x1+ H12 x2、 y2= H21 x1 + H22 x2となる。
図8にベクトル要素数が３の場合におけるベクトルフィルタの構成の具体的なブロック図を例示す。この場合も要素数が２の場合と同様に入力x1、x2、x3に対しそれぞれフィルタ手段（311）の伝達関数が作用するように構成される。
本発明の第2の実施形態に係る変換装置として、これまでに説明されたいずれかの変換装置を、多段接続されたベクトルフィルタを有する構成とした変換装置を説明する。図9に、本発明の第2の実施形態に係る変換装置に用いることができるベクトルフィルタの構成の一例を示す。すなわち、多段接続したベクトルフィルタの構成を示す。本実施形態においては、第1の実施形態におけるベクトルフィルタを多段のベクトルフィルタ（301a、301b、301c）により構成している。このような構成により、より複雑な処理を容易に施すことが可能となる。電子回路等でベクトルフィルタを実現する場合には、各フィルタの次数は１次もしくは2次の場合に回路として実現が容易である。したがって、ベクトルフィル
タを実現する際においても、図6、図7、図8に示したベクトルフィルタの各要素を１次もしくは２次として構成することが望ましい。しかし、このようにベクトルフィルタの各要素を１次もしくは２次として構成する場合には、ベクトルフィルタの次数が１次もしくは２次に限定されてしまう欠点がある。そこで、本実施例においては、このような１、２次のベクトルフィルタを多段に接続することにより、この問題を解決することも可能となる。
本発明の第3の実施形態に係る変換装置として、これまでに説明されたいずれかの変換装置を、線形変換を行なうベクトルフィルタを有する構成とした変換装置を説明する。図10に、本発明の第3の実施形態に係る変換装置に用いることができるベクトルフィルタの機能ブロック図を示す。本実施形態においては、ベクトルフィルタとして、線形変換を用いるベクトルフィルタが用いられる。本実施形態においては、ベクトルフィルタ（301）を線形変換器（302a）と内部ベクトルフィルタ（302b）、線形変換器（302c）を用いて構成する。線形変換器（302a）は、入力ベクトル信号の成分に対する演算を行う。線形変換の例として、各要素の差分をとる演算や各要素の和をとる演算などを行う。この線形変換は各ベクトル成分の変換を行うものである。そこでこの線形変換を、ベクトル変換と呼ぶ。ベクトル変換には、座標変換を用いることも可能である。
このような変換により、ベクトル信号を演算により混合（例えば加算）する。これによりパラレル－シリアル変換器（201）の構成要素を実現する素子ばらつきなどにより生じる誤差の影響を共有させることにより、その影響を緩和することが可能となる。この線形変換は、内部ベクトルフィルタに接続された変換器（302c）で行うことも可能である。また、線形変換は、ベクトルフィルタ(302b)と変換器(302c)のいずれか一方もしくは双方で実現することも可能である。
本発明の第4の実施形態に係る変換装置として、これまでに説明されたいずれかの変換装置を、直交変換を行なうベクトルフィルタを有する構成とした変換装置について説明する。図11に本発明の第4の実施形態に係る変換装置に用いることができるベクトルフィルタ
の機能ブロック図を示す。本実施形態においては、ベクトルフィルタとして、直交変換を用いる。直交変換器（302d）により入力ベクトル信号を別のベクトル信号に変換する。直交変換を用いることにより、入力ベクトル信号の有する情報量を減少させることなく変換することが可能となる。言い換えると、入力ベクトル信号が有するすべての情報を変換する事が可能となる。
一般にアナログ－デジタル変換器においては、入力信号を正確にアナログ信号からデジタル信号に変換することが求められる。言い換えると、入力信号の有する情報量の減少をできるだけ小さくすることが求められる。直交変換器（302d）を用いることにより、入力されたベクトル信号の情報がすべて変換することが可能となる。また、直交変換器（302d）で実現される直交変換の逆変換を行うことにより、入力ベクトル信号は完全に元に戻すことも可能となる。このような変換をベクトルフィルタに用いることにより、前述したようにばらつき等による誤差の影響を低減し、正確に入力信号を変換することが可能になる。この直交変換器は、図３および他の図に示すループ内のいずれの位置にも挿入することが可能である。また、図３および他の図に示すループ外のいずれの位置にも挿入することができる。
本実施形態の直交変換としては、フーリエ変換、離散コサイン変換、ウェーブレット変換等を用いることが可能である。
本発明の第5の実施形態に係る変換装置として、これまでに説明されたいずれかの変換装置を、ウェーブレット変換を行なうベクトルフィルタを有する構成とした変換装置を説明する。図12に本発明の第5の実施形態に係る変換装置に用いることができるベクトルフィルタの機能ブロック図を示す。本実施形態は、線形変換としてウェーブレット変換を用いることを特徴とする。ウェーブレット変換器（302e）により、入力されるベクトル信号を別のベクトル信号に変換する。この変換に直交変換を用いることにより、入力ベクトル信号が有するすべての情報を損失することなく変換することが可能となる。また、ウェーブレット変換を用いることにより、ベクトル信号を変換するとき、低周波成分への変換においては、時間分解能を低くし、一方、高周波成分への変換においては、時間分解能を高く変換することができる。一般に低周波成分に対しては時間分解能が低くても良く、高周波成分に対しては、時間分解能が高い方が良い。本実施形態に示すように、ウェーブレット変換器を用いることで、アナログ－デジタル変換装置に入力された信号の周波数成分に応じた信号処理が可能となり、アナログ－デジタル変換の精度を効率よく向上させることが可能となる。
また、ウェーブレット変換器は、内部ベクトルフィルタ（302b）に後置することもできる。別の実施形態としては、ウェーブレット変換およびこの逆ウェーブレット変換器を内部ベクトルフィルタ（302b）の前後に配置することにより、ベクトルフィルタ全体としはベクトル変換を行わない出力を得ることも可能である。
本発明の第6の実施形態に係る変換装置として、これまでに説明されたいずれかの変換装置において、量子化器が係数器を有する構成とした変換装置について説明する。図13に本発明の第6の実施形態に係る変換装置に用いることができる量子化器（401）の機能ブロック図を示す。本実施形態では、量子化器(401)は、ベクトル変換後の利得調整のための係数器（402）を備える。量子化器(401)は複数の内部量子化器(401a)を有し、それぞれの内部量子化器(401a)には、係数器(402)の出力が入力される。係数器(402)には、ベクトルフィルタの出力するベクトル信号のいずれかが入力される。
これまでの実施形態において説明したベクトルフィルタを用いると、フィルタ特性に応じた利得が生じる。一方、量子化器（401）は、入力信号をデジタル信号に変換する。この
とき、量子化器（402）のビット数は有限であるため、量子化雑音が生じる。また、ベクトルフィルタの出力振幅により、その量子化雑音の相対的な影響が変動する。さらに、本発明の実施形態に係るアナログ－デジタル変換装置は、通常半導体等の電子回路を用いて実装されるため、その信号は電圧もしくは電流の値を用いて表現される。電子回路においては、電圧もしくは電流には最大値がある。電圧であれば、電源電圧を超えることはできない。したがって、量子化器（401）に入力される信号振幅が量子化器（401）の最大入力範囲内にあり、かつ、なるべくその振幅が大きい方が良い。
本実施形態に係るアナログ－デジタル変換装置では、内部信号はベクトル信号であり、複数の信号が存在する。このため、本実施形態においては、各内部量子化器（401a）への入力範囲が前述したような条件を満たすように係数器（402）により設定することが可能であり、変換器全体の変換精度を向上させることが可能となる。
さらに、内部量子化器（401a）のビット数は、それぞれ異なるビット数とすることも可能である。特に、前述したようにベクトルフィルタにベクトル変換器を用いた実施形態においては、各ベクトル要素は異なる周波数成分を含む。このため、各量子化器（401a）のうち特定の量子化器のビット数を増やすことにより、特性を高めたい周波数に対する雑音成分を減らすことが可能となる。一方、性能が求められない周波数成分に対するビット数を減らすことにより、量子化器の回路規模を効果的に削減することも可能となる。本実施形態に係るアナログ－デジタル変換装置においては、オーバーサンプリングが行なわれる。このため、信号成分は、特定の周波数に分布する。したがって、この信号成分を受け持つ量子化器のビット数を増やすことにより回路規模の増加を最小限に抑え性能を向上させることが可能となる。
本発明の第7の実施形態に係る変換装置として、これまでに説明されたいずれかの変換装置において、ベクトルフィルタがクロスカップル回路を有する構成とした変換装置について説明する。図14に、本発明の第7の実施形態に係る変換装置に用いることができるベクトルフィルタの機能ブロック図を示す。本実施形態に係る変換装置に用いられるベクトルフィルタは、ベクトルの要素数が例えば2のベクトルフィルタである。本実施形態に係る変換装置に用いられるベクトルフィルタは、低周波領域の雑音を低減する従来のローパス型ΔΣ変調器に対応する。本実施形態においては、積分器（303a）にベクトル要素に対するクロスカップル回路を用いることで、各ベクトル成分が入力信号のサンプリング時間ごとの成分を示す場合、それぞれ1サンプリング時間異なる積分成分を出力することを可能としている。ここでは、ベクトルの要素数が２の場合を示したが、要素数はこれに限定されるものではなく、任意の要素数のものを構成することが可能である。
本発明の第8の実施形態に係る変換装置として、これまでに説明されたいずれかの変換装置を、ベクトル成分の和および／または差を出力するベクトルフィルタを有する構成とした変換装置について説明する。図15に、本発明の第8の実施形態に係る変換装置に用いることができるベクトルフィルタの機能ブロック図を示す。本実施形態に係る変換装置に用いられるベクトルフィルタは、ベクトルの要素数が例えば2の場合のベクトルフィルタである。本実施形態では、ベクトルフィルタは、各ベクトル成分の和および差を加算器（313a,313b）により実現している。加算器（313a）の出力として、入力ベクトル信号成分の和がx1+x2が出力される。この和として、入力ベクトル信号成分のうちの低域の成分を出力する（高域成分を抑圧する）ことができる。一方、加算器（313b）の出力として、差x1-x2が出力される。この差として、入力ベクトル信号成分のうちの高域成分を出力する（低域成分を抑圧する）ことができる。
このように、それぞれ周波数成分が異なる信号を取り出すことが可能となる。前述したベクトル変換器に後置される量子化器のビット数を必要に応じて増減することで必要となる周波数成分における量子化雑音のみを低減することが可能となる。
図16に本発明の第9の実施形態に係る選択装置の機能ブロック図を示す。本実施形態に係る選択装置は、これまでに説明されたいずれかの変換装置が選択的フィードバックを有する構成となっている。本実施形態においては、入力手段（101）に入力される入力信号から、デジタル－アナログ変換器（801）により出力されるフィードバック信号を減算器（901）で減算し、この信号がシリアル－パラレル変換器（201）に入力され、パラレル信号に変換される。変換されたパラレル信号は、ベクトルフィルタ（301）に入力され、ベクトルフィルタ(301)の出力する信号が量子化器（401）で量子化される。量子化された結果である信号は、パラレル－シリアル変換器（401）で再びシリアル信号に変換され、選択的フィードバック手段（602）によりDAC（801）を介して入力手段へフィードバックされる。ミスマッチシェーパ（302）は、DAC（801）を構成する素子のばらつきにより生じる雑音を低減するために用いることができる。この構成において選択的フィードバック手段（602）では、量子化器（401）からの信号のうち一部のみを選択し、フィードバック信号を生成することを特徴とすることができる。
前述したように、ベクトルフィルタ（301）の内部にベクトル変換器（302）を用いることが可能である。ベクトル変換器（302）を用いることで、その出力の各ベクトル成分は、用いるベクトル変換に応じて、異なる周波数成分や時間成分を主に含む信号とすることが可能である。したがって、最終的に変換したい周波数成分を選択的にフィードバックすることにより、必要な成分をデジタル信号に変換し、一方、必要のない成分をフィードバックしないことにより、回路規模を削減することが可能となる。本実施形態は、入力信号をベクトル信号に変換することにより変換速度の向上を図ることができる。ただし、ベクトル化により、ベクトルの要素数をMとすると、回路規模がM倍に増大する場合がある。そこで、本実施形態では、選択的フィードバック手段（602）を用いることで、フィードバック経路の回路規模を削減することが可能となる。
図17に本発明の第10の実施形態に係る変換装置の機能ブロック図を示す。本実施形態に係る変換装置は、これまでに説明されたいずれかの変換装置が選択的フィードバック手段を有する構成となっている。図17においては、簡単のためデジタル－アナログ変換器（801）およびミスマッチシェーパ（302）は省略されている。本実施形態においては、入力手段（101）からの入力信号から、デジタル－アナログ変換器（801）が出力するフィードバック信号を減算器（901）で減算し、この信号がシリアル－パラレル変換器（201）に入力されパラレル信号に変換される。変換されたパラレル信号は、ベクトルフィルタ（301）に入力される。ベクトルフィルタ(301)の出力する信号が量子化器（401）で量子化され、入力手段へフィードバックされる。ベクトルフィルタの出力のうち信号帯域成分を出力する要素のみを量子化器（401a）で量子化し、フィードバック信号を生成する。このため、量子化器（401a）を削減することが可能となり、回路規模の削減が可能となる。
図18に本発明の第11の実施形態に係る変換装置の機能ブロック図を示す。本実施形態に係る変換装置の構成は、これまでに説明されたいずれかの変換装置において、図18に示されるように、遅延素子（202）、ダウンサンプリング器（203）で構成されるシリアル－パラレル変換器により、入力信号がベクトル信号に変換される構成となっている。このベクトル信号は、遅延素子（205）、加算器（204）および積分器（303a）により構成されるベクトルフィルタに接続され、加算器（313a）により構成されるベクトル変換器で低域成分が抽出される。この信号のみを量子化器（401a）でデジタル信号に変換し、入力段にフィードバックすることができる。
図19に本発明の第12の実施形態に係る変換装置の機能ブロック図を示す。本実施形態の構成は、上記の実施形態による構成を簡略化した構成に対応する。図19において、入力信号は、遅延素子（202）、ダウンサンプリング器（203a）で構成されるシリアル－パラレル変換器によりベクトル信号に変換される。このベクトル信号は、遅延素子（205）、加算器（204）、加算器（313a）により構成されるベクトル変換器により低域成分が抽出された後、積分器（303a）に入力される。積分器（303a）の出力する信号は、量子化器（401a）でデジタル信号に変換され、入力段にフィードバックされる。
このように構成することにより、前述の実施形態において2つの積分器を用いている構成を、1つの積分器を用いる構成とすることが可能となる。これは、前述の実施形態における積分演算とベクトル変換の順序を逆にすることによりこれを実現することが可能となる。一般に線形演算の順序を変更しても、その演算結果は変わらないため、本実施形態においてもその特性は変わらない。したがって、積分器を削減することが可能となり、積分器はアナログ回路規模が大きいので、回路規模のみならず消費電流も削減することが可能となる。
本実施形態では、ベクトルの要素数をMとすると、Mが2の場合を図示したが、Mを増大させた場合においても積分器は1つですむ。本実施形態は、入力信号をベクトル信号に変換することにより変換速度の向上を図ることができる。ただし、ベクトル化することにより、回路規模がM倍に増大する場合がある。前述したように積分器を削減できることから、Mが増加した場合においてもほとんど回路規模を増大させず変換精度を保ったまま変換速度をM倍に向上させることが可能となる。
本発明の第13の実施形態に係る変換装置として、これまでに説明されたいずれかの変換装置を、補償器を有する構成とした変換装置について説明する。図20に、本発明の第13の実施形態に係る変換装置に用いることができる補償器の機能ブロック図を示す。本実施形態においては、補償器は、シリアル－パラレル変換器（201）およびパラレル－シリアル変換器（401）が遅延器を用いて構成される。このため、ベクトルの要素数を増大させた場合ループ内の遅延数が増大し、ループの安定性が損なわれる場合がある。本実施形態では、この遅延による影響を低減するために以下に示した方法により出力の予測を行う。これにより、遅延器がなかった場合の出力を得ることが可能となり、ループの安定化を図ることができる。一般に、フィードバック経路を有する線形システムは次のように表すことができる。
　　x(k) = A x(k-1) + b u(k-1)
　　u(k) = f x(k) = f A x(k-1) + f b u (k-1)
ここで、xは状態変数、uは入力信号、Aはシステム行列、bは入力に対する係数行列、fはフィードバック行列を表す。したがって、この式で示したuを求め、フィードバック信号として用いることで、ループの安定化を図ることが可能となる。図20に示した例おいては、積分器が1段の場合を補償器の構成方法を示している。
図21に本発明の第14の実施形態に係る変換装置のブロック図を示す。本実施形態に係る変換装置の構成は、第13の実施形態の構成を簡略化した構成に対応する。図21において、入力信号はシリアル－パラレル変換器によりベクトル信号に変換される。本実施形態では、シリアル－パラレル変換器は、遅延素子（202）、ダウンサンプリング器（203a）で構成される。このシリアル－パラレル変換器により出力されるベクトル信号は、ベクトル変換器により低域成分が抽出される。本実施形態においては、ベクトル変換器は、遅延素子（205）、加算器（204）、加算器（313a）により構成される。このようなベクトル変換器により抽出された低域成分の信号は、積分器（303a）に入力さる。積分器（303a）の出力は、量子化器（401a）でデジタル信号に変換され、入力段にフィードバックされる。本実施形態においては、フィードバック信号がシリアル－パラレル変換器の後段に入力される構成となっており、フィードバック信号と入力信号との演算は、ダウンサンプリング後の速度の遅いサンプリング時間で行うことが可能となる。これにより回路動作速度を低減することが可能となり、精度の向上および消費電流も削減することも可能となる。
本発明の第15の実施形態に係る変換装置として、これまでに説明されたいずれかの変換装置を、シリアル－パラレル変換器がミキサ手段を有する構成とした変換装置について説明する。図22に本発明の第15の実施形態に係る変換装置に用いることができるシリアル－パラレル変換器の機能ブロック図を示す。入力信号は、ミキサ手段（205）で局部発信器（206a、206b、206m）からの信号と乗算される。乗算されてミキサ手段(205)から出力される信号をダウンサンプラ（203）でサンプリングする。ここで、各局部発信器には周波数は
等しく位相が異なる信号を用いる。特に並列数をMとする場合、それぞれの位相は2π／Mとなるように選択することで、入力信号の成分を正確に変換することが可能となる。
本発明の第16の実施形態に係る変換装置として、これまでに説明されたいずれかの変換装置において、シリアル－パラレル変換器が複数のミキサ手段を有し、入力信号が、位相差が互いに2πの整数分の１となる信号と乗算される構成となっている変換装置について説明する。図23に本発明の第16の実施形態に係る変換装置に用いることができるシリアル－パラレル変換器の機能ブロック図を示す。入力信号は、ミキサ手段（205）で局部発信器（206a、206b、206m）からの信号と乗算される。ここで、各局部発信器には周波数は等しく位相が異なる信号を用いる。特に並列数をMとする場合、それぞれの位相は2π／Mとなるように選択する。言い換えると、各ミキサ手段(205)にて入力信号に乗算される２つの信号の差は、2πの整数分の１の倍数となる。これにより、入力信号の成分を正確に変換することが可能となる。ここでは、サンプリングを行わず、次段のベクトルフィルタに信号を接続する。この際、ベクトルフィルタには、連続時間回路のものを用いる。このように構成することにより、サンプリングは量子化器で行われるようになる。ベクトルフィルタに大きな利得を与えることにより、量子化器で生じる折り返し雑音をこのベクトルフィルタの利得だけフィードバック作用により抑圧することが可能となる。このため、折り返し雑音の影響が低減され、また、本発明のアナログ－デジタル変換装置に折り返し雑音低減用のフィルタへの要求を緩和させることが可能となり、折り返し雑音低減フィルタを不要とすることも可能である。
また、図22および図23に示した実施形態においては、局部発信器の信号として、正弦波の他、アダマール信号やウェーブレット信号を用いることも可能である。
図24に本発明の第17の実施形態に係る変換装置のブロック図を示す。本実施形態に係る変換装置の構成は、第14の実施形態の構成を簡略化した構成に対応する。図24において、入力信号はダウンサンプリング器（203a）でダウンサンプルされた後ベクトル信号に変換される。本実施形態では、シリアル－パラレル変換器は、ダウンサンプリング器（203a）で構成される。このシリアル－パラレル変換器により出力されるベクトル信号は、ベクトル変換器により低域成分が抽出される。本実施形態においては、ベクトル変換器は、遅延素子（205）、加算器（204）および加算器（313a）により構成される。このようなベクトル変換器により抽出された低域成分の信号は、積分器（303a）に入力さる。積分器（303a）の出力は、量子化器（401a）でデジタル信号に変換され出力される。また、量子化器（401a）でデジタル信号に変換される出力は、入力段にフィードバックされる。このとき、量子化器（401a）でデジタル信号に変換される出力は、図24に示すように、ミスマッチシェーパー(802)とDAC(801)とに入力されて入力段にフィードバックすることもできる。
本実施形態においては、シリアル－パラレル変換器が入力信号をダウンサンプリング後の同一信号を用いることで構成されている。オーバーサンプリング型変換器においては、入力信号の帯域幅は、通常サンプリング周波数よりも十分低いため、本実施例のように構成してもその影響は小さい。これにより、サンプリングはダウンサンプル後の周波数で行えばよく回路を容易に構成することが可能となる。また、遅延器も不要となり回路規模の削減を図ることが出来る。
図25に本発明の第18の実施形態に係る変換装置のブロック図を示す。本実施形態に係る変換装置の構成は、第17の実施形態の構成におけるフィードバック経路の構成をデジタル処理化した構成に対応する。図25において、入力信号はダウンサンプリング器（203a）でダウンサンプルされた後ベクトル信号に変換される。このシリアル－パラレル変換器により出力されるベクトル信号は、ベクトル変換器により低域成分が抽出される。本実施形態においては、ベクトル変換器は、遅延素子（205）、加算器（204）、加算器（313a）により構成される。このようなベクトル変換器により抽出された低域成分の信号は、積分器（303a）に入力さる。積分器（303a）の出力は、量子化器（401a）でデジタル信号に変換され、入力段にフィードバックされる。
本実施形態においては、フィードバック経路からの信号に対するベクトル変換を、デジタル回路で構成する。このようにすることで、ベクトル変換をより容易にかつ高精度に構成することが可能となる。ベクトルフィルタは、スイッチト・キャパシタ回路（SC回路）で構成することが出来る。SC回路を用いる場合、入力経路からの信号とフィードバック経路からの信号を別のSC回路で通常構成する。本実施形態では、アナログ回路であるSC回路を入力経路だけに用いる構成とすることが出来、アナログ回路の削減、精度の向上を図ることが可能となる。
図26に本発明の第19の実施形態に係る変換装置の機能ブロック図を示す。入力手段（101）に入力された入力信号より、デジタル－アナログ変換器（DAC）（801）からのフィードバック信号を減算器（901）で減算する。減算された信号がシリアル－パラレル変換器（201）に入力される。言い換えれば、減算器(901)がシリアル－パラレル変換器（201）に対して前置されている。シリアル－パラレル変換器（201）により変換されたパラレル信号は、ベクトルフィルタ（301）に入力される。ベクトルフィルタ（301）により処理された信号は量子化器（401）で量子化される。量子化された信号は、パラレル－シリアル変換器（401）で再びシリアル信号に変換される。また、フィードバック手段（601）によりDAC（801）を介して入力手段(101)へフィードバックされる。
本実施形態は、第1の実施形態における補償器（701）をベクトルフィルタに並列もしくは直列に構成した構成に対応する。内部信号をベクトル化した場合、シリアル－パラレル変換器およびパラレル－シリアル変換器やベクトルフィルタにおける遅延器の影響により、閉ループの安定性が低下する場合がある。補償器は、この影響を低減するために挿入され、その挿入位置はループ内に配置すれば良い。本実施形態では、補償器をベクトルフィルタに接続することにより、ベクトルフィルタ内の内部信号を用いて補償器を構成することが可能となる。これにより、第13の実施形態で示した補償器を容易に構成することが可能となり、ループの安定性の向上を図ることが出来る。また、本実施形態では、図17に示した第10の実施形態のように量子化器を一部または全て省略することも可能である。
図27に本発明の第20の実施形態に係る変換装置の機能ブロック図を示す。本実施形態は、第9の実施形態において、補償器(701)をフィードバックループ内に挿入した構成に対応する。第19の実施形態で説明したように、信号をベクトル化した場合、閉ループの安定性が低下する場合がある。補償器は、この影響を低減するために挿入され、その挿入位置はループ内に配置すれば良い。本実施形態では、補償器をベクトルフィルタに接続することにより、ベクトルフィルタ内の内部信号を用いて補償器を構成することが可能となる。これにより、第13の実施形態で示した補償器を容易に構成することが可能となり、ループの安定性の向上を図ることが出来る。また、補償器は、図面ではベクトルフィルタに接続しているが、ループ内に配置すればよい。例えば、図3のように示したようにフィードバック
経路に配置しても良い。
図28に本発明の第21の実施形態に係る変換装置の機能ブロック図を示す。本実施形態に係る変換装置の構成は、これまでに説明されたいずれかの変換装置において、図21に示されるように、遅延素子（202）、ダウンサンプリング器（203）で構成されるシリアル－パラレル変換器により、入力信号がベクトル信号に変換される構成となっている。このベクトル信号は、遅延素子（205）、加算器（204）および積分器（303a）により構成されるベクトルフィルタに接続され、加算器（313a）により構成されるベクトル変換器で低域成分が抽出される。この信号のみを量子化器（401a）でデジタル信号に変換し、入力段にフィードバックすることができる。また、係数器(402a)および加算器（313a）により補償器が構成され、これによりループの安定性の向上を図ることができる。
本実施形態では、積分器を2段直列に接続することにより、ループフィルタ全体の利得を向上させ、出力における量子化雑音の低減を図ることが可能となる。また、2段目の積分器を1つで構成することが可能で、回路規模の削減を図ることが出来る。本実施形態において、ベクトル変換器を図19に示したように1段目の積分器の前に配置することも可能であり、この場合1段目の積分器を１つで構成することが出来る。
図29に本発明の第22の実施形態に係る変換装置の機能ブロック図を示す。本実施形態は、図17に示した第10の実施形態に係る変換器を複数用い、第1の変換器の量子化器で生じる量子化雑音を第2の変換器で変換し、第1の変換器の出力から第2の出力を減算器(901)で減算することで、第1の変換器の量子化雑音を引き去ることが可能となる。このとき、フィルタ手段（701）の伝達関数を第2の変換器の伝達関数とし、フィルタ手段（702）の伝達関数を第1の変換器の雑音伝達関数と等しくすることにより、第2の変換器の量子化雑音から出力までの雑音伝達関数を第1の変換器の雑音伝達関数に第2の変換器の雑音伝達関数を乗じたものとすることが出来る。ここでは、変換器を2段縦列接続したが、3段以上接続することも可能であり、段数を増やすことで雑音伝達関数の次数を高めることができる。また、説明の都合上第10の実施形態を複数接続したが、これ以外の実施形態を複数接続しても同様の効果を得ることができる。

Claims (15)

  1. 　アナログ入力信号をデジタル信号に変換して出力する変換装置であって、
    　前記変換して出力されるデジタル信号にミスマッチシェーピングを行なった後にデジタル－アナログ変換を行なってフィードバック信号を生成するフィードバック信号生成器と、
    　前記アナログ入力信号より前記フィードバック信号を減算して出力する減算器と、
    　前記減算器の出力する信号を複数のパラレル信号に変換して出力するシリアル－パラレル変換器と、
    　前記シリアル－パラレル変換器の出力する複数のパラレル信号に対する信号処理を行ない複数の信号を出力するベクトルフィルタと、
    　前記ベクトルフィルタの出力する複数の信号を量子化してデジタル信号を出力する量子化器と、
    　前記量子化器が出力するデジタル信号をシリアル信号に変換し出力するパラレル－シリアル変換器と
    を有する変換装置。
  2. 　前記シリアル－パラレル変換器は、前記減算器の出力する信号を、複数の遅延回路が直列に接続された回路に入力し、前記アナログ入力信号および前記複数の遅延回路それぞれの出力信号をダウンサンプリングして前記パラレル信号を生成することを特徴とする請求項１に記載の変換装置。
  3. 　前記パラレル－シリアル変換器は、複数の遅延回路のそれぞれの出力に加算器の入力が接続された回路を複数個直列接続して構成され、前記量子化器が出力する複数のデジタル信号のそれぞれを前記加算器のそれぞれに入力してシリアル信号に変換することを特徴とする請求項１に記載の変換装置。
  4. 　前記ベクトルフィルタは、連続時間回路を用いて構成されていることを特徴とする請求項１に記載の変換装置。
  5. 　前記ベクトルフィルタは、入力段と出力段とを含み多段接続されて構成され、前記入力段と前記出力段とは線形変換器を用いて構成されていることを特徴とする請求項１に記載の変換装置。
  6. 　前記量子化器は、複数の内部量子化器を含み、前記複数の内部量子化器のそれぞれのビット数は異なることを特徴とする請求項１に記載の変換装置。
  7. 　前記ベクトルフィルタは、前記シリアル－パラレル変換器の出力する複数のパラレル信号をクロスカップル回路に入力し、前記クロスカップル回路の出力を積分器に入力し、前記積分器の出力を出力することを特徴とする請求項１に記載の変換装置。
  8. 　前記ベクトルフィルタは、前記シリアル－パラレル変換器の出力する複数のパラレル信号の和と差とを出力することを特徴とする請求項１に記載の変換装置。
  9. 　前記シリアル－パラレル変換器は、前記アナログ入力信号に、周波数が等しく位相が異なる複数の信号それぞれを乗算してダウンサンプリングを行なうことを特徴とする請求項１に記載の変換装置。
  10. 　前記シリアル－パラレル変換器は、前記アナログ入力信号に、周波数が等しく位相差が２πの整数分の１の倍数となって異なる複数の信号それぞれを乗算して前記複数のパラレル信号として出力し、
    　前記ベクトルフィルタは、連続時間回路を用いて構成され、
    　前記量子化器でダウンサンプリングを行なうことを特徴とする請求項１に記載の変換装置。
  11. 　アナログ入力信号をデジタル信号に変換して出力する変換装置であって、
    　前記変換して出力されるデジタル信号にミスマッチシェーピングを行なった後にデジタル－アナログ変換を行なってフィードバック信号を生成するフィードバック信号生成器と、
    　前記アナログ入力信号より前記フィードバック信号を減算して出力する減算器と、
    　前記減算器の出力する信号を複数のパラレル信号に変換して出力するシリアル－パラレル変換器と、
    　前記シリアル－パラレル変換器の出力する複数のパラレル信号に対する信号処理を行い複数の信号を出力するベクトルフィルタと、
    　前記ベクトルフィルタの出力する複数の信号にベクトル変換を行い出力するベクトル変換器と、
    　前記ベクトル変換器の出力する複数の信号を量子化してデジタル信号を出力する量子化器と、
    　前記量子化器の出力するデジタル信号に、前記ベクトル変換器が行なうベクトル変換の逆変換を行ない出力する逆ベクトル変換器と、
    　前記逆ベクトル変換器が出力するデジタル信号をシリアル信号に変換し出力するパラレル－シリアル変換器と
    を有する変換装置。
  12. 　前記量子化器は、前記ベクトル変換器の出力する複数の信号の一部を量子化して出力することを特徴とする請求項１１に記載の変換装置。
  13. 　アナログ入力信号をデジタル信号に変換して出力する変換装置であって、
    　前記変換して出力されるデジタル信号にミスマッチシェーピングを行なった後にデジタル－アナログ変換を行なってフィードバック信号を生成するフィードバック信号生成器と、
    　前記アナログ入力信号より前記フィードバック信号を減算して出力する減算器と、
    　前記減算器の出力する信号を、複数の遅延回路が直列に接続された回路に入力し、前記アナログ入力信号および前記複数の遅延回路それぞれの出力信号をダウンサンプリングして複数のパラレル信号に変換して出力するシリアル－パラレル変換器と、
    　前記シリアル－パラレル変換器の出力する複数のパラレル信号に対する信号処理を行い複数の信号を出力するベクトルフィルタと、
    　前記シリアル－パラレル変換器の出力する複数のパラレル信号をクロスカップル回路に入力し、前記クロスカップル回路の出力を積分器に入力し、前記積分器の出力の和を出力するベクトル変換器と、
    　前記ベクトル変換器の出力する信号を量子化してデジタル信号を出力する量子化器と、を有する変換装置。
  14. 　アナログ入力信号をデジタル信号に変換して出力する変換装置であって、
    　前記変換して出力されるデジタル信号にミスマッチシェーピングを行なった後にデジタル－アナログ変換を行なってフィードバック信号を生成するフィードバック信号生成器と、
    　前記アナログ入力信号より前記フィードバック信号を減算して出力する減算器と、
    　前記減算器の出力する信号を、複数の遅延回路が直列に接続された回路に入力し、前記アナログ入力信号および前記複数の遅延回路それぞれの出力信号をダウンサンプリングして複数のパラレル信号に変換して出力するシリアル－パラレル変換器と、
    　前記シリアル－パラレル変換器の出力する複数のパラレル信号に対する信号処理を行い複数の信号を出力するベクトルフィルタと、
    　前記シリアル－パラレル変換器の出力する複数のパラレル信号をクロスカップル回路に入力し、前記クロスカップル回路の出力の和を積分器に入力し、前記積分器の出力を出力するベクトル変換器と、
    　前記ベクトル変換器の出力する信号を量子化してデジタル信号を出力する量子化器と、を有する変換装置。
  15. 　アナログ入力信号をデジタル信号に変換して出力する変換装置であって、
    　前記変換して出力されるデジタル信号にミスマッチシェーピングを行なった後にデジタル－アナログ変換を行なってフィードバック信号を生成するフィードバック信号生成器と、
    　前記アナログ入力信号を複数のパラレル信号に変換して出力するシリアル－パラレル変換器と、
    　前記シリアル－パラレル変換器の出力する複数のパラレル信号それぞれから前記フィードバック信号を減算して複数のパラレル信号を出力する減算器と、
    　前記減算器の出力する複数のパラレル信号に対して信号処理を行なって出力するベクトルフィルタと、
    　前記ベクトルフィルタの出力する信号を量子化してデジタル信号を出力する量子化器と、
    を有する変換装置。
PCT/JP2011/050813 2010-01-19 2011-01-19 変換装置 WO2011090045A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/552,270 US8933833B2 (en) 2010-01-19 2012-07-18 Conversion device

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010-009318 2010-01-19
JP2010009318 2010-01-19
JP2011008397A JP5610533B2 (ja) 2010-01-19 2011-01-19 変換装置
JP2011-008397 2011-01-19

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/552,270 Continuation US8933833B2 (en) 2010-01-19 2012-07-18 Conversion device

Publications (1)

Publication Number Publication Date
WO2011090045A1 true WO2011090045A1 (ja) 2011-07-28

Family

ID=44306847

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/050813 WO2011090045A1 (ja) 2010-01-19 2011-01-19 変換装置

Country Status (3)

Country Link
US (1) US8933833B2 (ja)
JP (1) JP5610533B2 (ja)
WO (1) WO2011090045A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2524547B (en) * 2014-03-26 2020-12-09 Univ Of Westminster Delta Sigma modulators
US9197283B1 (en) * 2014-12-18 2015-11-24 Raytheon Company Reconfigurable wideband channelized receiver
EP3119001B1 (en) 2015-07-14 2018-05-16 Nxp B.V. A sigma-delta modulator
EP3579418A4 (en) * 2017-08-07 2020-06-10 Shenzhen Goodix Technology Co., Ltd. DIGITAL TO ANALOG CONVERSION CIRCUIT OF VECTOR QUANTIFICATION FOR SUPER-SAMPLING CONVERTER
US10135475B1 (en) * 2017-10-11 2018-11-20 The Boeing Company Dynamic low-latency processing circuits using interleaving
CN110504969B (zh) * 2018-05-18 2023-03-24 创意电子股份有限公司 模拟数字转换器装置与待测信号产生方法
US11544061B2 (en) * 2020-12-22 2023-01-03 International Business Machines Corporation Analog hardware matrix computation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004007702A (ja) * 2002-05-30 2004-01-08 Texas Instruments Inc アナログ信号を表す少なくとも１つのディジタル出力を生成する装置
JP2006013705A (ja) * 2004-06-23 2006-01-12 Handotai Rikougaku Kenkyu Center:Kk 複素バンドパスδσａｄ変調器、ａｄ変換回路及びディジタル無線受信機
WO2007135928A1 (ja) * 2006-05-21 2007-11-29 Trigence Semiconductor, Inc. デジタルアナログ変換装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6930625B1 (en) * 2004-06-04 2005-08-16 Realtek Semiconductor Corp Multi-thread parallel processing sigma-delta ADC

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004007702A (ja) * 2002-05-30 2004-01-08 Texas Instruments Inc アナログ信号を表す少なくとも１つのディジタル出力を生成する装置
JP2006013705A (ja) * 2004-06-23 2006-01-12 Handotai Rikougaku Kenkyu Center:Kk 複素バンドパスδσａｄ変調器、ａｄ変換回路及びディジタル無線受信機
WO2007135928A1 (ja) * 2006-05-21 2007-11-29 Trigence Semiconductor, Inc. デジタルアナログ変換装置

Also Published As

Publication number Publication date
JP5610533B2 (ja) 2014-10-22
US20130093607A1 (en) 2013-04-18
US8933833B2 (en) 2015-01-13
JP2011172215A (ja) 2011-09-01

Similar Documents

Publication Publication Date Title
JP5610533B2 (ja) 変換装置
US9680497B2 (en) Conversion of a discrete-time quantized signal into a continuous-time, continuously variable signal
US9048865B2 (en) Conversion of a discrete time quantized signal into a continuous time, continuously variable signal
JP6147706B2 (ja) サンプリング／量子化変換器
EP2514098B1 (en) Conversion of a discrete-time quantized signal into a continuous-time, continuously variable signal
US20170353191A1 (en) Delta-sigma modulator, analog-to-digital converter and associated signal conversion method based on multi stage noise shaping structure
US5838272A (en) Error correcting sigma-delta modulation decoding
US7453382B2 (en) Method and apparatus for A/D conversion
US10181860B1 (en) Reducing residue signals in analog-to-digital converters
JP2010171484A (ja) 半導体集積回路装置
JP2012160816A (ja) Δς変調器および信号処理システム
US9685975B2 (en) Distributed combiner for parallel discrete-to-linear converters
US9391634B1 (en) Systems and methods of low power decimation filter for sigma delta ADC
US5682160A (en) High-order delta sigma analog-to-digital converter with unit-delay integrators
CN108134608B (zh) 三角积分调变器与信号转换方法
JP6316751B2 (ja) 変換器
Adrian et al. Design of a 5 GS/s fully-digital digital-to-analog converter
US11870453B2 (en) Circuits and methods for a noise shaping analog to digital converter
GB2381970A (en) Dynamic element matching
Kulka et al. Implementation of digital sigma-delta modulators for high-resolution audio digital-to-analog converters based on field programmable gate array
Yuan Wideband sigma-delta modulators
Yesufu et al. An algorithm for high precision delta-sigma digital-to-analog converters
Liu et al. Design Techniques for Mash Continuous-Time Delta-Sigma Modulators
TW201431299A (zh) 串接威特比位元流產生器
Beydoun et al. A new interpolation technique for time interleaved A/D converters

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11734651

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 1201003689

Country of ref document: TH

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC

122 Ep: pct application non-entry in european phase

Ref document number: 11734651

Country of ref document: EP

Kind code of ref document: A1