JP2004007702A - アナログ信号を表す少なくとも１つのディジタル出力を生成する装置 - Google Patents
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Abstract
【課題】量子化雑音パワーが最小でありかつミスマッチにより生成されるトーンを避ける中心周波数を設定することのできるΣΔ変調器を提供する。
【解決手段】ΣΔ変調器はアナログ信号Ｘを受ける。変調器の変調装置３１０は２個の信号変換装置３１８，３２０を含み、それぞれはアナログ信号部３２８，３６８とディジタル信号部３３８，３７８とを有する。各信号変換装置３１８，３２０は第１の位相差の位相オフセットを有するアナログ信号Ｘ１，Ｙ２を受ける。２つのフィードバック部は一方の信号変換装置の出力位置と他方の信号変換装置のアナログ信号部との間にそれぞれ結合して、第２の位相差の位相オフセットを有するフィードバック信号を送る。ディジタル出力信号Ｙは２個の信号変換装置３１８，３２０の出力信号の和である。
【選択図】 図５
【解決手段】ΣΔ変調器はアナログ信号Ｘを受ける。変調器の変調装置３１０は２個の信号変換装置３１８，３２０を含み、それぞれはアナログ信号部３２８，３６８とディジタル信号部３３８，３７８とを有する。各信号変換装置３１８，３２０は第１の位相差の位相オフセットを有するアナログ信号Ｘ１，Ｙ２を受ける。２つのフィードバック部は一方の信号変換装置の出力位置と他方の信号変換装置のアナログ信号部との間にそれぞれ結合して、第２の位相差の位相オフセットを有するフィードバック信号を送る。ディジタル出力信号Ｙは２個の信号変換装置３１８，３２０の出力信号の和である。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明はアナログ・ディジタル変換装置に関するもので、特にアナログ・ディジタル変換に用いられるシグマ・デルタ（ΣΔ）変調装置に関する。
【０００２】
【従来の技術】
最近の通信技術の発達により、アナログ・ディジタル信号変換を受信器チャンネル内で従来より早い段階で行うことが注目されるようになった。中間周波数（ＩＦ）か無線周波数（ＲＦ）の早い段階でアナログ・ディジタル（Ａ／Ｄ）変換を行うと、プログラム可能性が向上しまた多標準システムを簡単に実現することができる。最近かかる多標準システムの要求が高まっている。最近の通信システムでは、所定の信号帯域内に同相信号と直交信号（Ｉ／Ｑ信号）とが共存するのが普通である。従来技術の通信チャンネルは、Ａ／Ｄ変換の前に帯域信号を２つの低域Ｉ／Ｑチャンネルに変換する。種々のアナログ・チャンネルの間にミスマッチがあるとシステムの性能が劣化する可能性がある。ＩＦでＡ／Ｄ変換すれば強いディジタルＩ／Ｑ分離が可能になる。また早い段階で変換すれば、アナログ・フィルタ設計の要件が緩和され、いくつかの高価な外部の構成要素を除外することができる。
【０００３】
帯域通過ΣΔ変調器には複数の既知の構造がある。１つの方法は、低域プロトタイプを変換することによりまたは一般化されたフィルタ近似により伝達関数を得ることである。得られた伝達関数は、例えばスイッチ・キャパシタ回路などの適当な回路技術を用いて実現することができる。かかる直接的な設計方法には２つの大きな欠点がある。第１に、かかる設計には正確な回路構成要素が必要なので、設計は精密で一般に高価な構成要素に強く依存する。現在利用可能な技術では高解像度の帯域通過ΣΔ変調器を設計することは極めて困難である。第２の欠点は、現在の市場に存在する製品の信号帯域幅がますます大きくなりつつあることに関係がある。したがって、現在の市場で用いられる全ての回路は、許容されるオーバーサンプリング比を得るために非常に高い周波数で動作することが可能でなければならない。
【０００４】
帯域通過ΣΔ変調器における別の既知の設計方法は時間インターリーブ（ｔｉｍｅ−ｉｎｔｅｒｌｅａｖｅｄ）マルチパス法である。ｎパス構造は伝達関数に対して実質的にＺ−１→Ｚ−ｎの変換を行うので、各パスが低域通過または高域通過ΣΔ変調を行えば、合成されたシステムは帯域通過システムになる。この方法では、安定で線形の低域通過または高域通過ΣΔ変調器の設計に用いる方法を帯域通過ΣΔ変調器に用いることができる。かかる設計の多くは高度に精密な回路構成要素を必要としない。
【０００５】
マルチパスΣΔシステムの別の利点は、各パスは有効なサンプリング周波数の一部で動作すればよいことである。これにより、７０ＭＨｚ−４００ＭＨｚの中間周波数（ＩＦ）を有する現代の通信システムで用いられる実用的なΣΔ変調器の設計が可能になる。また、演算増幅器のパワーは動作速度の２乗に比例するので、ｎパス構造はパワーを大幅に節減することができる。
【０００６】
第３世代の移動電話などの応用は大きな帯域幅を必要とするチャンネルを用いる。また、かかるシステムの基地局構造は、ディジタル信号処理に柔軟性を与えるために高い中間周波数を用いる。かかる理由から、非常に大きな帯域幅（例えば、かかるシステムに用いられる中間周波数、８００−１００ＭＨｚ程度まで）と高い解像度とを有するアナログ・ディジタル変換器を用いることが望ましい。別の方法として、帯域通過データ変換器を用いて、中間周波数と信号帯域との比で許容されるオーバーサンプリングを利用することができある。しかしかかるシステムの基地局は複数の第３世代のチャンネルを変換する必要があり、その信号帯域は５ＭＨｚ程度なので、オーバーサンプリングは比較的小さな値に制限される。
【０００７】
高速バイポーラ技術を用いることにより、設定者は、高いサンプリング・レート（一般に約１００ＭＨｚ以上）と優れた直線性とを持つ、一般にパイプライン構造で用いられる高解像度ナイキスト・レートのアナログ・ディジタル変換を実現することができる。しかし全ナイキスト帯域にわたって高い直線性を実現することは大きな設計課題であり、通常、高価なオンチップ・トリミングや複雑な較正動作を必要とする。
【０００８】
中間周波数（ＩＦ）信号のアナログ・ディジタル変換を行うのに帯域通過ΣΔ変換器を用いると、上に説明したようなナイキスト・レート構造に関して利点がある。例えば、かかる応用に用いる構成要素をＣＭＯＳ（相補形金属酸化膜シリコン）技術を用いて製作することができる。ＣＭＯＳデバイスを用いる複雑なディジタル回路と変調器とを統合することができる。また、得られるアナログ・ディジタル変換器（ＡＤＣ）のコストは、バイポーラ構成要素を用いるよりＣＭＯＳデバイスを用いる方が低い。
【０００９】
或るタイプのスイッチ・キャパシタ帯域通過ΣΔ変調器は、高いＩＦおよび高い解像度の要求を満たすのに適さない制約を有する。かかる変調器のいくつかの例が次の文献に記述されている。（１）「１０．７ＭＨｚのスイッチ・キャパシタ帯域通過デルタ・シグマＡ／Ｄ変調（Ｓｗｉｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ Ｂａｎｄｐａｓｓ Ｄｅｌｔａ−Ｓｉｇｍａ Ａ／Ｄ Ｍｏｄｕｌａｔｉｏｎ ａｔ １０．７ ＭＨｚ）」、Ｆｒａｎｋ Ｗ． Ｓｉｎｇｏｒ， Ｗ． Ｍａｒｔｉｎ Ｓｎｅｌｇｒｏｖｅ， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ． ３０， Ｎｏ． ３， Ｍａｒｃｈ １９９５， ｐｐ．１８４−１９２、（２）「４０ＭＨｚのＩＦの４次の二重サンプリングＳＣ帯域通過ΣΔ変調器（Ａ ４０ ＭＨｚ ＩＦ Ｆｏｕｒｔｈ−Ｏｒｄｅｒ Ｄｏｕｂｌｅ−Ｓａｍｐｌｅｄ ＳＣ ＢａｎｄｐａｓｓΣΔ Ｍｏｄｕｌａｔｏｒ）」、Ｓｅｙｆｉ Ｂａｚａｒｊａｎｉ， Ｍａｒｔｉｎ Ｓｎｅｌｇｒｏｖｅ， １９９７ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， Ｊｕｎｅ ９−１２， １９９７， Ｈｏｎｇ Ｋｏｎｇ， ｐｐ． ７３−７６、（３）「オペアンプ数を削減した４次の帯域通過デルタ・シグマ変調器（Ａ ＦｏｕｒｔｈＯｒｄｅｒ Ｂａｎｄｐａｓｓ Ｄｅｌｔａ−Ｓｉｇｍａ Ｍｏｄｕｌａｔｏｒ ｗｉｔｈ Ｒｅｄｕｃｅｄ Ｎｕｍｂｅｒ ｏｆ Ｏｐ Ａｍｐｓ）」、Ｂａｎｇ−Ｓｕｐ Ｓｏｎｇ， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ． ３０， Ｎｏ． １２， Ｄｅｃｅｍｂｅｒ １９９５， ｐｐ． １３０９−１３１５、（４）「２０ＭＨｚのディジタルＩＦ抽出用の２パス帯域通過ΣΔ変調器（Ａ Ｔｗｏ−Ｐａｔｈ ＢａｎｄｐａｓｓΣΔ Ｍｏｄｕｌａｔｏｒ ｆｏｒ ＤｉｇｉｔａｌＩＦ Ｅｘｔｒａｃｔｉｏｎ ａｔ ２０ ＭＨｚ）」、Ａｄｒｉａｎ Ｋ． Ｏｎｇ， Ｂｒｕｃｅ Ａ． Ｗｏｏｌｅｙ， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ． ３２， Ｎｏ． １２， Ｄｅｃｅｍｂｅｒ １９９７， ｐｐ． １９２０−１９３４、（５）「ＣＭＯＳを用いた８１ＭＨｚのＩＦ受信機（Ａｎ ８１−ＭＨｚ ＩＦ Ｒｅｃｅｉｖｅｒ ｉｎ ＣＭＯＳ）」、Ａｒｍｏｎｄ Ｈａｉｒａｐｅｔｉａｎ， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ． ３１， Ｎｏ． １２， Ｄｅｃｅｍｂｅｒ １９９６， ｐｐ． １９８１−１９８６、（６）「３０ｍＷの擬似Ｎパスのシグマ・デルタ帯域通過変調器（Ａ ３０ｍＷ Ｐｓｅｕｄｏ−Ｎ−Ｐａｔｈ Ｓｉｇｍａ−Ｄｅｌｔａ Ｂａｎｄ−Ｐａｓｓ Ｍｏｄｕｌａｔｏｒ）」、Ｆａｂｒｉｚｉｏ Ｆｒａｎｃｅｓｃｏｎｉ， Ｇｉｕｓｅｐｐｅ Ｃａｉｕｌｏ， Ｖａｌｅｎｔｉｎｏ Ｌｉｂｅｒａｌｉ， Ｆｒａｎｃｏ Ｍａｌｏｂｅｒｔｉ， １９９６ ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ． ６０−６１、（７）「ＵＭＴＳ／ＧＳＭ二重標準ＩＦ受信用の１３．５ｍＷ、１８５メガサンプル／秒のΣΔ変調器（Ａ １３．５ｍＷ， １８５ Ｍｓａｍｐｌｅ／ｓΣΔ−Ｍｏｄｕｌａｔｏｒ ｆｏｒ ＵＭＴＳ／ＧＳＭ Ｄｕａｌ−Ｓｔａｎｄａｒｄ ＩＦ Ｒｅｃｅｐｔｉｏｎ）」、Ｔｈｏｍａｓ Ｂｕｒｇｅ， Ｑｉｕｔｉｎｇ Ｈｕａｎｇ， ２００１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ／Ｓｅｓｓｉｏｎ ３。上記の文献に記述されている代表的なΣΔ変調器は、中間周波数（ＩＦ）よりかなり高いクロック周波数を必要とするか、または変調装置内のパス・ミスマッチにより通過帯域内にトーンが生成される。
【００１０】
【発明が解決しようとする課題】
一般に２パス変調器では、トーンはゼロ，ｆｓ／４，ｆｓ／２，３ｆｓ／４，ｆｓの付近で生成される。ただし、ｆｓはサンプリング周波数である。中心周波数ｆ０は、装置の量子化雑音パワーが最小値でありかつパス・ミスマッチにより生成されるトーンから離れた周波数にすることが望ましい。
上に説明した望ましい特徴を達成する、すなわち、量子化雑音パワーが最小でありかつミスマッチにより生成されるトーンを避ける適当なナイキスト・レベルに中心周波数を確立する、アナログ・ディジタル変換装置が必要である。本発明の装置は２個のΣΔ変調器で構成する新しい相互結合構造を用いて上述の２つの望ましい機能を実現する。
【００１１】
【課題を解決するための手段】
アナログ入力信号を表す少なくとも１つのディジタル信号を生成する機器は、（ａ）第１の信号変換装置であって、第１の入力位置に結合する第１のアナログ信号処理部と、第１のアナログ信号処理部と第１の出力位置との間に結合する第１のディジタル信号処理部とを含み、アナログ入力信号から得られた第１のサンプリングされたアナログ信号を第１の入力位置に受ける、第１の信号変換装置と、（ｂ）第２の信号変換装置であって、第２の入力位置に結合する第２のアナログ信号処理部と、第２のアナログ信号処理部と第２の出力位置との間に結合する第２のディジタル信号処理部とを含み、アナログ入力信号から得られた第２のサンプリングされたアナログ信号を第２の入力位置に受け、第１のサンプリングされたアナログ信号と第２のサンプリングされたアナログ信号とは第１の位相差の位相オフセットを有する、第２の信号変換装置と、（ｃ）第１の出力位置と第２のアナログ処理部との間に結合し、第１の出力位置から第２のアナログ処理部に送られる第１のフィードバック信号に第１の遅延を表明する、第１のフィードバック装置と、（ｄ）第２の出力位置と第１のアナログ処理部との間に結合し、第２の出力位置から第１のアナログ処理部に送られる第２のフィードバック信号に第２の遅延を表明し、第１の遅延と第２の遅延は第２の位相差の位相オフセットを有する、第２のフィードバック装置とを含む。第１の位相差と第２の位相差とは、少なくとも１つの所定の周波数の合成ディジタル出力信号のパワー密度スペクトルに影響を与える。合成ディジタル出力信号は、第１の信号変換装置が第１の出力位置に出す第１のディジタル出力信号と、第２の信号変換装置が第２の出力位置に出す第２のディジタル出力信号との和から得られる。
【００１２】
したがって本発明の目的は、量子化雑音パワーが最小でありかつミスマッチにより生成されるトーンを避ける適当なナイキスト・レベルに中心周波数を設定することのできる、アナログ入力信号を表す少なくとも１つのディジタル信号を生成する機器を提供することである。
本発明の他の目的や機能は、添付の図を参照すれば以下の明細書と特許請求の範囲から明らかになる。本発明の好ましい実施の形態を示す種々の図面において、同じ要素は同じ参照番号を用いて示す。
【００１３】
【発明の実施の形態】
図１は、簡単な従来技術の帯域通過ΣΔ変調機器を示す略電気回路図である。図１において、帯域通過ΣΔ変調機器１０は実質的に、前にこの明細書の「従来の技術」の項に示した文献（１）「１０．７ＭＨｚのスイッチ・キャパシタ帯域通過デルタ・シグマＡ／Ｄ変調（Ｓｗｉｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ Ｂａｎｄｐａｓｓ Ｄｅｌｔａ−Ｓｉｇｍａ Ａ／Ｄ Ｍｏｄｕｌａｔｉｏｎ ａｔ １０．７ ＭＨｚ）」、Ｆｒａｎｋ Ｗ． Ｓｉｎｇｏｒ， Ｗ． Ｍａｒｔｉｎ Ｓｎｅｌｇｒｏｖｅ、に記述されているΣΔ変調機器を表す。ΣΔ変調機器１０は入力位置１２にアナログ信号ＶＩＮを受ける。信号ＶＩＮは信号結合器すなわち加算器１４の正ノード１６に与えられる。信号結合器１４は出力線１８を介して出力信号をフィルタ２０に与える。フィルタ２０は出力線２８を介して積分信号出力を比較器３０に与える。比較器３０は基準電圧ＶＲＥＦを入力ノード３２に受ける。比較器３０はフィルタ２０から出力線２８を介して受ける信号と基準電圧ＶＲＥＦとを比較して、比較の結果を表すディジタル出力信号ＶＯＵＴを出力位置３４に生成する。出力信号ＶＯＵＴはフィードバック線４０を介して信号結合器１４の負ノード４２に与えられる。
【００１４】
図２は、図１に示す従来技術の帯域通過ΣΔ変調機器の量子化雑音パワーと周波数との望ましい関係を示すグラフである。図２で、グラフ５０の第１の軸５４は量子化雑音パワーを表し、第２の軸５６は周波数を表す。曲線５２は、周波数と機器１０（図１）が生成する量子化雑音パワーとの望ましい関係を表し、曲線５２は最小量子化雑音パワー位置５８が実質的に周波数ｆ０にあること示す。量子化雑音はアナログ入力信号と、機器が生成したアナログ入力信号を表すディジタル信号との差を表す。周波数ｆ０は、中間周波数（ＩＦ）の中心周波数であって機器１０の設計動作点である。したがって、曲線５２は機器１０の設計動作点であるＩＦ帯域の中心周波数ｆ０で量子化雑音パワーが最小（好ましくは実質的にゼロ）である望ましい目標を示す。
【００１５】
最小量子化雑音パワー位置（例えば、図２の位置５８）を中心動作周波数（例えば、図２の周波数ｆ０）に置くためにこれまで試みられた１つの方法はｎパス構成のΣΔ変調器を用いることである。かかるｎパス構成を用いると一般に多数の最小パワー位置が生成され、この中から望ましい中心動作周波数を選ぶことができる。
【００１６】
図３は、マルチパスΣΔ変調機器の従来技術の実施の形態を示す略図である。図３で、ｎパス変換機器１１０はアナログ入力信号ＶＩＮを入力位置１１２に受ける。機器１１０は入力信号ＶＩＮを受ける２つの信号パス１１４，１１６を有する。信号パス１１４はΣΔ変調装置１２２を含む。信号パス１１６はΣΔ変調装置１２４と信号遅延装置１２６とを含む。信号遅延装置１２６は信号に１サイクルの遅延を与えるので、信号パス１１６はΣΔ変調装置１２４への信号を遅延させる。このように、ΣΔ変調装置１２２は入力位置１１２に現れる信号に対して遅延しない信号を受け、ΣΔ変調装置１２４は入力位置１１２に現れる信号に対して１サイクル遅延した信号を受ける。
【００１７】
ΣΔ変調器１２２，１２４は出力信号Ｖ０１、Ｖ０２を生成し、これらの出力信号を選択装置１５０，１５２に与える。第１の制御信号φ１が選択装置１５０に与えられ、選択装置１５０は接地端子１５１で接地に結合する。第２の制御信号φ２が選択装置１５２に与えられ、選択装置１５２は接地端子１５３で接地に結合する。選択装置１５０は第１の信号レベルにある第１の制御信号φ１に応答して出力信号Ｖ１を結合装置１６０に与え、または選択装置１５０は第２の信号レベルにある第１の制御信号φ１に応答してゼロ信号（選択装置１５０を接地に接続することを表す）を結合装置１６０に与える。選択装置１５２は第１の信号レベルにある第２の制御信号φ２に応答して出力信号Ｖ２を結合装置１６０に与え、または選択装置１５２は第２の信号レベルにある第２の制御信号φ２に応答してゼロ信号（選択装置１５２を接地に接続することを表す）を結合装置１６０に与える。機器１１０を動作させる適当な信号レベルに制御信号φ１、φ２を設定するのは、制御ユニット（図３に図示しない）が所定のプログラムまたは他の手段により行う。結合装置１６０は入力信号Ｖ１、Ｖ２を結合して出力位置１６２に出力信号ＶＯＵＴを生成する。
【００１８】
図４は、図３に示す従来技術のマルチパスΣΔ変調機器の量子化雑音パワーと周波数との関係を表すグラフである。図４で、グラフ２５０の第１の軸２５４は量子化雑音パワーを表し、第２の軸２５６は周波数を表す。曲線２５２は周波数と機器１１０（図３）が生成する量子化雑音パワーとの関係を表す。曲線５２は最小量子化雑音パワー位置２６０，２６２を示し、機器１１０がｆｓ／４と３ｆｓ／４（ｆｓは機器１１０が用いるサンプリング周波数）で最小量子化雑音パワーを生成することを示す。折返し雑音（ａｌｉａｓｉｎｇ）を防ぐためにナイキスト・サンプリングを用いて、中心周波数ｆ０をｆｓ／２以下の周波数に選択することができる。
【００１９】
前に述べたように、トーンは一般に機器内のパス間（例えば、図３の機器１１０内の信号パス１１４，１１６）のミスマッチにより生じる。２パス・システムでは、かかるトーンはゼロ，ｆｓ／４，ｆｓ／２，３ｆｓ／４，ｆｓ付近に生成される。ただし、ｆｓはサンプリング周波数である。したがって図４に示すように、トーンは周波数範囲２７０（ゼロ付近），２７２（周波数ｆｓ／４付近），２７４（周波数ｆｓ／２付近），２７６（周波数３ｆｓ／４付近），２７８（サンプリング周波数ｆｓ付近）に生成される。機器１１０の大きな欠点は、まさにトーンが生成される周波数で量子化雑音パワーが最小になることである。そのため、量子化雑音パワーが最小でｎパス機器１１０の性能が最も高くかつ機器１１０のの動作を妨げるトーンから離れた位置に中心動作周波数ｆ０を選択することができない。
【００２０】
曲線２５２は、機器１１０にｎパス構造を用いると複数の最小量子化雑音パワー位置２６０，２６２を作ることが可能であることを示す。しかし任意の量子化雑音パワー位置２６０と一致するように中心周波数ｆ０を選択すると、機器１１０の効率的な動作に逆効果になる。最小量子化雑音パワー位置２６２は周波数ｆｓ／２より上なので、中心周波数ｆ０を求めるときの候補ではない。最小量子化雑音パワー位置２６０，２６２が中心周波数ｆ０から離れた周波数で起こるときは、中心周波数ｆ０で機器１１０が用いるパワーは最小より大きい。しかし中心周波数ｆ０を最小量子化雑音パワー位置２６０に置くと、機器１１０のミスマッチにより生成されるトーンからの妨害を招く。かかる状態では、機器１１０を最も経済的に動作させることができない。図２に関して前に説明したように、最小量子化雑音パワー位置２６０，２６２が実質的に中心周波数ｆ０で起こるようにすることは重要な設計目標である。また、設計する機器を運転することにより自己生成されるトーンなどの他の雑音源が最小量子化雑音パワー位置に現れないようにすることも重要である。
【００２１】
図５は本発明の装置の好ましい実施の形態を示す略図である。図５で、アナログ・ディジタル変換機器３１０はサンプリングされたアナログ入力信号Ｘ１，Ｘ２を入力位置３１２，３１４に受ける。入力信号Ｘ１とＸ２は半クロック・サイクルだけ時間がずれている。機器３１０は１つの基板３１７上に第１のΣΔ変調回路３１８と第２のΣΔ変調回路３２０とを含む。
【００２２】
第１のΣΔ変調回路３１８は入力位置３１２に結合する。信号Ｘ１は第１の入力位置３１２から信号結合器すなわち加算器３２２の正ノード３２４に与えられる。信号結合器３２２は出力線３２６を介して出力信号を遅延フィルタ３２８に与える。遅延フィルタ３２８は出力線３３０を介して信号を信号結合器すなわち加算器３３２の正ノード３３４に与える。遅延フィルタ３２８の出力線３３０に現れる信号は信号結合器３２２から出力線３２６に現れる信号より１サイクル遅れる。信号結合器３３２は出力線３３６を介して出力信号を積分器３３８に与える。積分器３３８は出力線３３６に現れる信号を積分して、出力線３３９を介して積分信号出力を量子化器３４０に与える。量子化器３４０は信号結合器３４２と誤差発生器３４４とを含む。誤差発生器３４４は線３３９に現れる信号内の量子化誤差を表す誤差信号を線３４６に生成する。信号結合器３４２は線３３９に現れる積分信号と線３４６に現れる誤差信号とを結合して、出力線３５０にディジタル出力信号を生成する。線３５０に現れるディジタル出力信号Ｙ１は出力位置３５２に与えられ、またフィードバック線３５４を介して信号結合器３２２の負ノード３５６にも与えられる。また誤差発生器３４４は、機器３１０を用いたカスケード構成用の信号Ｅ１を出すため、誤差出力位置３４７に送る誤差信号を線３４５に与える。
【００２３】
第２のΣΔ変調回路３２０は入力位置３１４に結合する。信号Ｘ２は第２の入力位置３１４から信号結合器すなわち加算器３６２の正ノード３６４に与えられる。信号結合器３６２は出力線３６６を介して出力信号を遅延フィルタ３６８に与える。遅延フィルタ３６８は出力線３７０を介して信号を信号結合器すなわち加算器３７２の正ノード３７４に与える。遅延フィルタ３６８の出力線３７０に現れる信号は信号結合器３６２から出力線３６６に現れる信号より１サイクル遅れる。信号結合器３７２は出力線３７６を介して出力信号を積分器３７８に与える。積分器３７８は出力線３７６に現れる信号を積分して、出力線３７９を介して積分信号出力を量子化器３８０に与える。量子化器３８０は信号結合器３８２と誤差発生器３８４とを含む。誤差発生器３８４は線３７９に現れる信号内の量子化誤差を表す誤差信号を線３８６に生成する。信号結合器３８２は線３７９に現れる積分信号と線３８６に現れる誤差信号とを結合して、出力線３９０にディジタル出力信号を生成する。線３９０に現れるディジタル出力信号Ｙ２は出力位置３９２に与えられ、またフィードバック線３９４を介して信号結合器３６２の負ノード３９６にも与えられる。また誤差発生器３８４は、機器３１０を用いたカスケード構成用の信号Ｅ２を出すため、誤差出力位置３８７に送る誤差信号を線３８５に与える。
【００２４】
第１のΣΔ変調回路３１８と第２のΣΔ変調回路３２０との間に新しい相互接続を行う。誤差発生器３４４は線４００を介して誤差信号を遅延ユニット４０２に与える。遅延ユニット４０２は線４００を介して受ける信号に遅延を与え、信号結合器３７２の負ノード４０６に与える遅延フィードバック信号を線４０４に出す。誤差発生器３８４は線４１０を介して誤差信号を遅延ユニット４１２に与える。遅延ユニット４１２は線４１０を介して受ける信号に遅延を与え、信号結合器３３２の負ノード４１６に与える遅延フィードバック信号を線４１４に出す。遅延ユニット４０２が与える遅延は遅延ユニット４１２が与える遅延より１サイクル大きい。好ましくは、遅延ユニット４０２は１サイクル遅延を与え、遅延ユニット４１２はゼロ遅延を与える。
【００２５】
機器３１０（図５）は２次の相互結合２パスΣΔ変調器である。従来技術の２パスΣΔ変調器と比較すると機器３１０の大きな違いは相互結合手段にある。これにより第１のパス（ΣΔ変調回路３１８）の量子化誤差Ｅ１は１クロック遅れて（遅延ユニット４０２、遅延ａｚ−１）フィードバックとして第２のパス（ΣΔ変調回路３２０）に与えられ、第２のパス（ΣΔ変調回路３２０）の量子化誤差Ｅ２はクロック遅れなしに（遅延ユニット４１２、遅延ａｚ０）フィードバックとして第１のパス（ΣΔ変調回路３１８）に与えられる。入力位置３１４の入力信号Ｘ２は入力位置３１２の入力信号Ｘ１より半クロック遅れているために第２のΣΔ変調回路３２０は第１のΣΔ変調回路３１８より半クロック・サイクル遅れるので、各パスの誤差は半クロック・サイクル遅れて他方のパスのフィードバック信号として与えられる。
【００２６】
図６は図５に示す機器の量子化雑音パワーと周波数との関係を表すグラフである。図６で、グラフ４５０の第１の軸４５４は量子化雑音パワーを表し、第２の軸４５６は周波数を表す。曲線４５２は周波数と機器３１０（図５）が生成する量子化雑音パワーとの関係を表す。曲線４５２は最小量子化雑音パワー位置４６０，４６２を示し、機器３１０がｆｓ／３と２ｆｓ／３（ｆｓは機器３１０が用いるサンプリング周波数）で最小量子化雑音パワーを生成することを示す。折返し雑音を防ぐためにナイキスト・サンプリングを用いて、中心周波数ｆ０をｆｓ／２以下の周波数に選択することができる。
【００２７】
前に述べたように、トーンは一般に機器内のパス間（例えば、図５の機器３１０内の変調回路３１８，３２０）のミスマッチにより生じる。かかるトーンはゼロ，ｆｓ／４，ｆｓ／２，３ｆｓ／４，ｆｓ付近に生成される。ただし、ｆｓはサンプリング周波数である。したがって図６に示すように、トーンは周波数範囲４７０（ゼロ付近），４７２（周波数ｆｓ／４付近），４７４（周波数ｆｓ／２付近），４７６（周波数３ｆｓ／４付近），４７８（サンプリング周波数ｆｓ付近）に生成される。
【００２８】
機器３１０の性能が極めて優れている点は、最小量子化雑音パワー位置４６０，４６２が、トーンが生成されるところ（すなわち、周波数範囲４７０，４７２，４７４，４７６、４７８）からかなり離れた周波数で起こることである。そのため、量子化雑音パワーが最小で機器３１０の性能が最も効率的でありかつ機器３１０の動作を妨げるトーンから離れた位置に中心動作周波数ｆ０を選択することができる。曲線４５２は、機器３１０に相互接続ｎパス構造を用いると複数の最小量子化雑音パワー位置４６０，４６２を作ることが可能であることを示す。中心周波数ｆ０はｆｓ／２より小さい値に選択してナイキスト・サンプリングを行いやすくしてよい。したがって、中心周波数ｆ０を周波数ｆｓ／３（量子化雑音パワー最小位置４６０に一致する）に設定してよく、これは周波数範囲４７２，４７４で生成されるトーンから離れている。
【００２９】
中心周波数ｆ０が最小量子化雑音パワー位置４６０に一致する周波数で起こるので、機器３１０が中心周波数ｆ０で生成する量子化雑音パワーは最小である。また中心周波数ｆ０を最小量子化雑音パワー位置に置けば、周波数範囲４７２（周波数ｆｓ／４付近）と周波数範囲４７４（周波数ｆｓ／２付近）に存在する機器３１０が自己生成するトーンからの妨害を防ぐことができる。かかる条件のもとあれば、機器３１０を最も経済的に動作させることができる。
【００３０】
機器３１０により２つの重要な設計目標が達成される。すなわち、最小量子化雑音パワー位置４６０が実質的に中心周波数ｆ０で起こることと、機器３１０が自己生成するトーンが最小量子化雑音パワー位置４６０またはその付近に現れないことである。
【００３１】
以下の式はａ＝１（図５の遅延ユニット４０２）と仮定したときの第１のパス（ΣΔ変調回路３１８）の伝達関数を表す。
式［１］を書き直すと、
システム・クロック周波数を使用するために式［２］の記号を変えると、式［２］は次のようになる。
【００３２】
同様に、ａ＝１（図５の遅延ユニット４１２）と仮定したときの第２のパス（ΣΔ変調回路３２０）の伝達関数は式［３］と同じ形の次式で表される。
【００３３】
１次のΣΔアナログ・ディジタル変換器は、機器３１０（図５）を用いて、この変換器の入力にダウンサンプリングを与え、またその出力にアップサンプリングを与えることにより構築することができる。図７にかかる変換器を示す。
図７は、アナログ・ディジタル信号変換を行うシステム内に図５に示す機器を用いる場合の略図を示す。図７で、アナログ・ディジタル変換機器７００は図５に関して説明したものと同じ相互接続変換装置７０１を含む。相互接続変換装置７０１は入力位置７０２，７０４と出力位置７０６，７０８とを有する。変換装置７０１と同じ構造の複数の変換装置をカスケードに結合して用いるために、誤差信号出力位置７０７，７０９も有する。
【００３４】
アナログ入力信号Ｘは入力位置７１０に与えられる。入力位置７１０は第１のダウンサンプリング・ユニット７１２と第２のダウンサンプリング・ユニット７１４に結合して入力信号Ｘを与える。信号Ｘは遅延ユニット７１１により半サイクル遅れる。ダウンサンプリング・ユニット７１２，７１４は入力信号Ｘを２倍にダウンサンプリングする。このように、変換装置７０１への入力信号Ｘ１、Ｘ２はサンプリングされたアナログ信号であり、信号Ｘ２は信号Ｘ１に対して１クロック・サイクル遅れる。
【００３５】
変換装置は機器３１０（図５）に関して述べたのと実質的に同じ方法で入力信号Ｘ１、Ｘ２を処理して、誤差信号Ｅ１，Ｅ２を誤差信号出力位置７０７，７０９に出し、ディジタル出力信号Ｙ１，Ｙ２を出力位置７０６，７０８に出す。ディジタル出力信号Ｙ１はアップサンプリング・ユニット７２０に与えられる。ディジタル出力信号Ｙ２はアップサンプリング・ユニット７２２に与えられる。アップサンプリング・ユニット７２０，７２２はディジタル出力信号Ｙ１，Ｙ２を２倍にアップサンプリングする。アップサンプリングされた信号はアップサンプリング・ユニット７２２から信号結合器すなわち加算器７２６に与えられる。アップサンプリング・ユニット７２０はアップサンプリングされた信号を遅延ユニット７２４に与え、遅延ユニット７２４はアップサンプリング・ユニット７２０から与えられたアップサンプリングされた信号に遅延を与える。この遅延は、サンプリングされた入力信号Ｘ１から得られる信号（Ｙ１）に遅延ユニット７２４が与える。遅延ユニット７１１が与える遅延はサンプリングされた入力信号Ｘ２に与えることに注意。したがって、遅延ユニット７１１が与える遅延（入力信号Ｘ２に与える）と遅延ユニット７２４が与える遅延（出力信号Ｙ１に与える）は実質的に互いにオフセットしている。信号結合器７２６は結合されたディジタル出力信号Ｙを出力位置７２８に出す。出力信号Ｙはアナログ入力信号Ｘのディジタル表現である。
【００３６】
アナログ・ディジタル変換機器７００は次式で表されるシステム伝達関数を示す。
式［３］と［４］を代入すると、
高次のアナログ・ディジタル変換は複数の変換機器３１０をカスケード結合で結合することにより行うことができる。かかる高次の変換は鋭いピークを発生して、変換する信号の選択性を高める。高次の変換だけでは量子化雑音パワー最小位置またはトーンの位置に影響を与えない。
【００３７】
図８は、アナログ・ディジタル変換を行うための、本発明の機器の３ユニットの多重カスケード結合を示す略図である。図８で、アナログ・ディジタル変換機器８００は図５に関して説明したものと同じ相互結合変換装置８０１を含む。相互結合変換装置８０１は入力位置８０２，８０４を有する。また相互結合変換装置８０１は出力位置８０６，８０８と誤差信号出力位置８０７，８０９とを有する。
【００３８】
アナログ入力信号Ｘは入力位置８１０に与えられる。入力位置８１０は第１のダウンサンプリング・ユニット８１２と第２のダウンサンプリング・ユニット８１４に結合して入力信号Ｘを与える。信号Ｘは遅延ユニット８１１により半サイクル遅れる。ダウンサンプリング・ユニット８１２，８１４は入力信号Ｘを２倍にダウンサンプリングする。このように、変換装置８０１への入力信号Ｘ１，Ｘ２はサンプリングされたアナログ信号であり、信号Ｘ２は信号Ｘ１に対して１クロック・サイクル遅れる。
【００３９】
変換装置８０１は機器３１０（図５）に関して述べたのと実質的に同じ方法で入力信号Ｘ１，Ｘ２を処理して、誤差信号ｅ１を誤差信号出力位置８０７に出し、誤差信号ｅ２を誤差信号出力位置８０９に出す。また変換装置８０１は入力信号Ｘ１，Ｘ２を処理して、ディジタル出力信号Ｙ１１を出力位置８０６に出し、ディジタル出力信号Ｙ２１を出力位置８０８に出す。ディジタル出力信号Ｙ１１はアップサンプリング・ユニッ８２０に与えられる。ディジタル出力信号Ｙ２１はアップサンプリング・ユニット８２２に与えられる。アップサンプリング・ユニット８２０，８２２はディジタル出力信号Ｙ１１，Ｙ２１を２倍にアップサンプリングする。アップサンプリングされた信号はアップサンプリング・ユニット８２２から信号結合器すなわち加算器８２６に与えられる。アップサンプリング・ユニット８２０はアップサンプリングされた信号を遅延ユニット８２４に与え、遅延ユニット８２４はアップサンプリング・ユニット８２０から与えられるアップサンプリングされた信号に遅延を与える。この遅延は、サンプリングされた入力信号Ｘ１から得られる信号（Ｙ１１）に遅延ユニット８２４が与える。遅延ユニット８１１が与える遅延はサンプリングされた入力信号Ｘ２に与えることに注意。したがって、遅延ユニット８１１が与える遅延（入力信号Ｘ２に与える）と遅延ユニット８２４が与える遅延（出力信号Ｙ１１に与える）は実質的に互いにオフセットしている。信号結合器８２６は結合された第１の反復ディジタル出力信号Ｙ１を出力位置８２８に出す。第１の反復出力信号Ｙ１はサンプリングされたアナログ入力信号Ｘ１，Ｘ２の第１の反復ディジタル表現である。フィルタ・ユニット８２９は第１の反復出力信号Ｙ１に遅延Ｚ−４を与え、調整された第１の反復出力信号を線８３０に出して信号結合器すなわち加算器８７２に与える。
【００４０】
アナログ・ディジタル変換機器８００は更に、図５に関して説明したものと同じ相互結合変換装置８３１を含む。相互結合変換装置８３１は入力位置８３２，８３４を有する。また相互結合変換装置８３１は出力位置８３６，８３８と誤差信号出力位置８３７，８３９とを有する。
入力信号ｅ１は変換装置８０１の誤差信号出力位置８０７から入力位置８３２に与えられる。入力信号ｅ２は変換装置８０１の誤差信号出力位置８０９から入力位置８３４に与えられる。信号ｅ２は信号ｅ１より１クロック・サイクル遅れている。
【００４１】
変換装置８３１は機器３１０（図５）に関して述べたのと実質的に同じ方法で入力信号ｅ１，ｅ２を処理して、誤差信号ｅ３を誤差信号出力位置８３７に出し、誤差信号ｅ４を誤差信号出力位置８３９に出す。また変換装置８３１は入力信号ｅ１，ｅ２を処理してディジタル出力信号Ｙ１２を出力位置８３６に出し、ディジタル出力信号Ｙ２２を出力位置８３８に出す。ディジタル出力信号Ｙ１２はアップサンプリング・ユニット８４０に与えられる。ディジタル出力信号Ｙ２２はアップサンプリング・ユニット８４２に与えられる。アップサンプリング・ユニット８４０，８４２はディジタル出力信号Ｙ１２，Ｙ２２を２倍にアップサンプリングする。アップサンプリングされた信号はアップサンプリング・ユニット８４２から信号結合器すなわち加算器８４６に与えられる。アップサンプリング・ユニット８４０はアップサンプリングされた信号を遅延ユニット８４４に与え、遅延ユニット８４４はアップサンプリング・ユニット８４０から与えられるアップサンプリングされた信号に遅延を与える。この遅延は、入力信号ｅ１から得られる信号（Ｙ１２）に遅延ユニット８４４が与える。信号結合器８４６は結合された第２の反復ディジタル出力信号Ｙ２を出力位置８４８に出す。第２の反復出力信号Ｙ２はサンプリングされたアナログ入力信号Ｘ１，Ｘ２の第２の反復ディジタル表現である。フィルタ・ユニット８４９は第２の反復出力信号Ｙ２に遅延［（１＋Ｚ−１＋Ｚ−２）Ｚ−２］を与え、調整された第２の反復出力信号を線８５０に出して信号結合器すなわち加算器８７２に与える。
【００４２】
アナログ・ディジタル変換機器８００は更に、図５に関して説明したものと同じ相互結合変換装置８５１を含む。相互結合変換装置８５１は入力位置８５２，８５４を有する。また相互結合変換装置８５１は出力位置８５６，８５８と誤差信号出力位置８５７，８５９とを有する。
入力信号ｅ３は変換装置８３１の誤差信号出力位置８３７から入力位置８５２に与えられる。入力信号ｅ４は変換装置８３１の誤差信号出力位置８３９から入力位置８５４に与えられる。信号ｅ４は信号ｅ３より１クロック・サイクル遅れている。
【００４３】
変換装置８５１は機器３１０（図５）に関して述べたのと実質的に同じ方法で入力信号ｅ３，ｅ４を処理して、誤差信号ｅ５を誤差信号出力位置８５７に出し、誤差信号ｅ６を誤差信号出力位置８５９に出す。必要であれば、誤差信号ｅ５，ｅ６は更にカスケード接続を行うのに用いることができる（図８には図示しない）。また変換装置８５１は入力信号ｅ３，ｅ４を処理してディジタル出力信号Ｙ１３を出力位置８５６に出し、ディジタル出力信号Ｙ２３を出力位置８５８に出す。ディジタル出力信号Ｙ１３はアップサンプリング・ユニット８６０に与えられる。ディジタル出力信号Ｙ２３はアップサンプリング・ユニット８６２に与えられる。アップサンプリング・ユニット８６０，８６２はディジタル出力信号Ｙ１３，Ｙ２３を２倍にアップサンプリングする。アップサンプリングされた信号はアップサンプリング・ユニット８６２から信号結合器すなわち加算器８６６に与えられる。アップサンプリング・ユニット８６０はアップサンプリングされた信号を遅延ユニット８６４に与え、遅延ユニット８６４はアップサンプリング・ユニット８６０から与えられるアップサンプリングされた信号に遅延を与える。この遅延は、入力信号ｅ３から得られる信号（Ｙ１３）に遅延ユニット８６４が与える。信号結合器８６６は結合された第３の反復ディジタル出力信号Ｙ３を出力位置８６８に出す。第３の反復出力信号Ｙ３はサンプリングされたアナログ入力信号Ｘ１，Ｘ２の第３の反復ディジタル表現である。フィルタ・ユニット８６９は第３の反復出力信号Ｙ３に遅延［（１＋Ｚ−１＋Ｚ−２）２］を与え、調整された第３の反復出力信号を線８７０に出して信号結合器すなわち加算器８７２に与える。
【００４４】
信号結合器８７２は線８３０に現れる調整された第１の反復出力信号と線８５０に現れる調整された第２の反復出力信号と線８７０に現れる調整された第３の反復出力信号とを結合して出力ノード８７４に出力信号Ｙを出す。出力信号Ｙは入力ノード８１０に現れる入力信号Ｘのディジタル表現である。
【００４５】
詳細な図面と特定の例で本発明の好ましい実施の形態を説明したが、これらは単なる例であって、本発明の機器はここに開示された正確な詳細や条件に制限されるものではなく、特許請求の範囲に規定されている本発明の精神から逸れることなく種々の変更を行うことができる。
【００４６】
以上の説明に関して更に以下の項を開示する。
（１） それぞれの中心周波数で特徴付けられるアナログ入力信号を表す少なくとも１つのディジタル出力信号を生成する機器であって、
（ａ） 複数の変換ユニットであって、前記複数の変換ユニットのそれぞれの変換ユニットはそれぞれの入力位置と、それぞれの積分器入力位置を有するそれぞれの積分器部と、前記少なくとも１つのディジタル出力信号のそれぞれのディジタル出力信号を出すそれぞれの出力位置とを含む、複数の変換ユニットと、
（ｂ） それぞれの前記出力位置に結合し、前記それぞれのディジタル出力信号に関連する誤差を決定するそれぞれの誤差決定ユニットと、
（ｃ） 前記それぞれの誤差決定入力に結合するそれぞれのフィードバック・ユニットであって、第１の前記それぞれの変換ユニットに結合する第１の前記それぞれのフィードバック・ユニットは第２の前記それぞれの変換ユニット内の前記それぞれの積分器入力位置に結合し、前記第２のそれぞれの変換ユニットに結合する第２の前記それぞれのフィードバック・ユニットは前記第１のそれぞれの変換ユニット内の前記それぞれの積分器入力位置に結合し、前記それぞれのフィードバック・ユニットは前記それぞれのフィードバック・ユニットが処理する信号にそれぞれの所定の量の遅延を表明する、それぞれのフィードバック・ユニットと、
を備える、アナログ入力信号を表す少なくとも１つのディジタル出力信号を生成する機器。
【００４７】
（２） 前記誤差は量子化誤差である、第１項記載のアナログ入力信号を表す少なくとも１つのディジタル出力信号を生成する機器。
（３） 前記それぞれのフィードバック・ユニット毎の前記それぞれの所定の遅延は一般に前記中心周波数で合成ディジタル出力信号のパワー密度スペクトルを最小にするように選択され、前記合成ディジタル出力信号は前記第１のそれぞれの変換ユニットに関連する第１のそれぞれのディジタル出力信号と前記第２のそれぞれの変換ユニットに関連する第２のそれぞれのディジタル出力信号との和から得られる、第１項記載のアナログ入力信号を表す少なくとも１つのディジタル出力信号を生成する機器。
【００４８】
（４） 前記第１のそれぞれのフィードバック・ユニットが表明する前記所定の遅延の量は前記第２のそれぞれのフィードバック・ユニットが表明する前記所定の遅延の量とは等しくない、第３項記載のアナログ入力信号を表す少なくとも１つのディジタル出力信号を生成する機器。
（５） 前記誤差は量子化誤差である、第４項記載のアナログ入力信号を表す少なくとも１つのディジタル出力信号を生成する機器。
【００４９】
（６） アナログ信号を表すディジタル信号を生成する機器は２個の信号変換装置を含み、それぞれは入力位置に結合するアナログ信号部と、アナログ信号部と出力位置との間に結合するディジタル信号部とを有する。各信号変換装置は第１の位相差の位相オフセットを有するサンプリングされたアナログ信号を受ける。２個のフィードバック装置は一方の信号変換装置の出力位置と他方の信号変換装置のアナログ信号部との間にそれぞれ結合して、第２の位相差の位相オフセットを有するフィードバック信号を送る。第１の位相差と第２の位相差とは、少なくとも１つの所定の周波数の合成ディジタル出力信号のパワー密度スペクトルに影響を与える。合成ディジタル出力信号は２個の信号変換装置がその出力位置に出すディジタル出力信号の和である。
【図面の簡単な説明】
【図１】簡単な従来技術の帯域通過ΣΔ変調機器を示す略電気回路図。
【図２】図１に示す従来技術の帯域通過ΣΔ変調機器の量子化雑音パワーと周波数との望ましい関係を表すグラフ。
【図３】代表的な従来技術のマルチパスΣΔ変調機器の実施の形態を示す略図。
【図４】図３に示す従来技術のマルチパスΣΔ変調機器の量子化雑音パワーと周波数との関係を示すグラフ。
【図５】本発明の機器の好ましい実施の形態を示す略図。
【図６】図５に示す機器の量子化雑音パワーと周波数との関係を示すグラフ。
【図７】アナログ・ディジタル信号変換を行うシステム内に図５に示す機器を用いた代表的な使用例を示す略図。
【図８】アナログ・ディジタル信号変換を行う本発明の機器の３ユニットの多重カスケード結合を示す略図。
【符号の説明】
３１０ Ａ／Ｄ変換機器
３１８，３２０ 信号変調装置
３２８，３６８ アナログ信号部
３３８，３７８ ディジタル信号部
【発明の属する技術分野】
本発明はアナログ・ディジタル変換装置に関するもので、特にアナログ・ディジタル変換に用いられるシグマ・デルタ（ΣΔ）変調装置に関する。
【０００２】
【従来の技術】
最近の通信技術の発達により、アナログ・ディジタル信号変換を受信器チャンネル内で従来より早い段階で行うことが注目されるようになった。中間周波数（ＩＦ）か無線周波数（ＲＦ）の早い段階でアナログ・ディジタル（Ａ／Ｄ）変換を行うと、プログラム可能性が向上しまた多標準システムを簡単に実現することができる。最近かかる多標準システムの要求が高まっている。最近の通信システムでは、所定の信号帯域内に同相信号と直交信号（Ｉ／Ｑ信号）とが共存するのが普通である。従来技術の通信チャンネルは、Ａ／Ｄ変換の前に帯域信号を２つの低域Ｉ／Ｑチャンネルに変換する。種々のアナログ・チャンネルの間にミスマッチがあるとシステムの性能が劣化する可能性がある。ＩＦでＡ／Ｄ変換すれば強いディジタルＩ／Ｑ分離が可能になる。また早い段階で変換すれば、アナログ・フィルタ設計の要件が緩和され、いくつかの高価な外部の構成要素を除外することができる。
【０００３】
帯域通過ΣΔ変調器には複数の既知の構造がある。１つの方法は、低域プロトタイプを変換することによりまたは一般化されたフィルタ近似により伝達関数を得ることである。得られた伝達関数は、例えばスイッチ・キャパシタ回路などの適当な回路技術を用いて実現することができる。かかる直接的な設計方法には２つの大きな欠点がある。第１に、かかる設計には正確な回路構成要素が必要なので、設計は精密で一般に高価な構成要素に強く依存する。現在利用可能な技術では高解像度の帯域通過ΣΔ変調器を設計することは極めて困難である。第２の欠点は、現在の市場に存在する製品の信号帯域幅がますます大きくなりつつあることに関係がある。したがって、現在の市場で用いられる全ての回路は、許容されるオーバーサンプリング比を得るために非常に高い周波数で動作することが可能でなければならない。
【０００４】
帯域通過ΣΔ変調器における別の既知の設計方法は時間インターリーブ（ｔｉｍｅ−ｉｎｔｅｒｌｅａｖｅｄ）マルチパス法である。ｎパス構造は伝達関数に対して実質的にＺ−１→Ｚ−ｎの変換を行うので、各パスが低域通過または高域通過ΣΔ変調を行えば、合成されたシステムは帯域通過システムになる。この方法では、安定で線形の低域通過または高域通過ΣΔ変調器の設計に用いる方法を帯域通過ΣΔ変調器に用いることができる。かかる設計の多くは高度に精密な回路構成要素を必要としない。
【０００５】
マルチパスΣΔシステムの別の利点は、各パスは有効なサンプリング周波数の一部で動作すればよいことである。これにより、７０ＭＨｚ−４００ＭＨｚの中間周波数（ＩＦ）を有する現代の通信システムで用いられる実用的なΣΔ変調器の設計が可能になる。また、演算増幅器のパワーは動作速度の２乗に比例するので、ｎパス構造はパワーを大幅に節減することができる。
【０００６】
第３世代の移動電話などの応用は大きな帯域幅を必要とするチャンネルを用いる。また、かかるシステムの基地局構造は、ディジタル信号処理に柔軟性を与えるために高い中間周波数を用いる。かかる理由から、非常に大きな帯域幅（例えば、かかるシステムに用いられる中間周波数、８００−１００ＭＨｚ程度まで）と高い解像度とを有するアナログ・ディジタル変換器を用いることが望ましい。別の方法として、帯域通過データ変換器を用いて、中間周波数と信号帯域との比で許容されるオーバーサンプリングを利用することができある。しかしかかるシステムの基地局は複数の第３世代のチャンネルを変換する必要があり、その信号帯域は５ＭＨｚ程度なので、オーバーサンプリングは比較的小さな値に制限される。
【０００７】
高速バイポーラ技術を用いることにより、設定者は、高いサンプリング・レート（一般に約１００ＭＨｚ以上）と優れた直線性とを持つ、一般にパイプライン構造で用いられる高解像度ナイキスト・レートのアナログ・ディジタル変換を実現することができる。しかし全ナイキスト帯域にわたって高い直線性を実現することは大きな設計課題であり、通常、高価なオンチップ・トリミングや複雑な較正動作を必要とする。
【０００８】
中間周波数（ＩＦ）信号のアナログ・ディジタル変換を行うのに帯域通過ΣΔ変換器を用いると、上に説明したようなナイキスト・レート構造に関して利点がある。例えば、かかる応用に用いる構成要素をＣＭＯＳ（相補形金属酸化膜シリコン）技術を用いて製作することができる。ＣＭＯＳデバイスを用いる複雑なディジタル回路と変調器とを統合することができる。また、得られるアナログ・ディジタル変換器（ＡＤＣ）のコストは、バイポーラ構成要素を用いるよりＣＭＯＳデバイスを用いる方が低い。
【０００９】
或るタイプのスイッチ・キャパシタ帯域通過ΣΔ変調器は、高いＩＦおよび高い解像度の要求を満たすのに適さない制約を有する。かかる変調器のいくつかの例が次の文献に記述されている。（１）「１０．７ＭＨｚのスイッチ・キャパシタ帯域通過デルタ・シグマＡ／Ｄ変調（Ｓｗｉｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ Ｂａｎｄｐａｓｓ Ｄｅｌｔａ−Ｓｉｇｍａ Ａ／Ｄ Ｍｏｄｕｌａｔｉｏｎ ａｔ １０．７ ＭＨｚ）」、Ｆｒａｎｋ Ｗ． Ｓｉｎｇｏｒ， Ｗ． Ｍａｒｔｉｎ Ｓｎｅｌｇｒｏｖｅ， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ． ３０， Ｎｏ． ３， Ｍａｒｃｈ １９９５， ｐｐ．１８４−１９２、（２）「４０ＭＨｚのＩＦの４次の二重サンプリングＳＣ帯域通過ΣΔ変調器（Ａ ４０ ＭＨｚ ＩＦ Ｆｏｕｒｔｈ−Ｏｒｄｅｒ Ｄｏｕｂｌｅ−Ｓａｍｐｌｅｄ ＳＣ ＢａｎｄｐａｓｓΣΔ Ｍｏｄｕｌａｔｏｒ）」、Ｓｅｙｆｉ Ｂａｚａｒｊａｎｉ， Ｍａｒｔｉｎ Ｓｎｅｌｇｒｏｖｅ， １９９７ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， Ｊｕｎｅ ９−１２， １９９７， Ｈｏｎｇ Ｋｏｎｇ， ｐｐ． ７３−７６、（３）「オペアンプ数を削減した４次の帯域通過デルタ・シグマ変調器（Ａ ＦｏｕｒｔｈＯｒｄｅｒ Ｂａｎｄｐａｓｓ Ｄｅｌｔａ−Ｓｉｇｍａ Ｍｏｄｕｌａｔｏｒ ｗｉｔｈ Ｒｅｄｕｃｅｄ Ｎｕｍｂｅｒ ｏｆ Ｏｐ Ａｍｐｓ）」、Ｂａｎｇ−Ｓｕｐ Ｓｏｎｇ， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ． ３０， Ｎｏ． １２， Ｄｅｃｅｍｂｅｒ １９９５， ｐｐ． １３０９−１３１５、（４）「２０ＭＨｚのディジタルＩＦ抽出用の２パス帯域通過ΣΔ変調器（Ａ Ｔｗｏ−Ｐａｔｈ ＢａｎｄｐａｓｓΣΔ Ｍｏｄｕｌａｔｏｒ ｆｏｒ ＤｉｇｉｔａｌＩＦ Ｅｘｔｒａｃｔｉｏｎ ａｔ ２０ ＭＨｚ）」、Ａｄｒｉａｎ Ｋ． Ｏｎｇ， Ｂｒｕｃｅ Ａ． Ｗｏｏｌｅｙ， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ． ３２， Ｎｏ． １２， Ｄｅｃｅｍｂｅｒ １９９７， ｐｐ． １９２０−１９３４、（５）「ＣＭＯＳを用いた８１ＭＨｚのＩＦ受信機（Ａｎ ８１−ＭＨｚ ＩＦ Ｒｅｃｅｉｖｅｒ ｉｎ ＣＭＯＳ）」、Ａｒｍｏｎｄ Ｈａｉｒａｐｅｔｉａｎ， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ． ３１， Ｎｏ． １２， Ｄｅｃｅｍｂｅｒ １９９６， ｐｐ． １９８１−１９８６、（６）「３０ｍＷの擬似Ｎパスのシグマ・デルタ帯域通過変調器（Ａ ３０ｍＷ Ｐｓｅｕｄｏ−Ｎ−Ｐａｔｈ Ｓｉｇｍａ−Ｄｅｌｔａ Ｂａｎｄ−Ｐａｓｓ Ｍｏｄｕｌａｔｏｒ）」、Ｆａｂｒｉｚｉｏ Ｆｒａｎｃｅｓｃｏｎｉ， Ｇｉｕｓｅｐｐｅ Ｃａｉｕｌｏ， Ｖａｌｅｎｔｉｎｏ Ｌｉｂｅｒａｌｉ， Ｆｒａｎｃｏ Ｍａｌｏｂｅｒｔｉ， １９９６ ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ． ６０−６１、（７）「ＵＭＴＳ／ＧＳＭ二重標準ＩＦ受信用の１３．５ｍＷ、１８５メガサンプル／秒のΣΔ変調器（Ａ １３．５ｍＷ， １８５ Ｍｓａｍｐｌｅ／ｓΣΔ−Ｍｏｄｕｌａｔｏｒ ｆｏｒ ＵＭＴＳ／ＧＳＭ Ｄｕａｌ−Ｓｔａｎｄａｒｄ ＩＦ Ｒｅｃｅｐｔｉｏｎ）」、Ｔｈｏｍａｓ Ｂｕｒｇｅ， Ｑｉｕｔｉｎｇ Ｈｕａｎｇ， ２００１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ／Ｓｅｓｓｉｏｎ ３。上記の文献に記述されている代表的なΣΔ変調器は、中間周波数（ＩＦ）よりかなり高いクロック周波数を必要とするか、または変調装置内のパス・ミスマッチにより通過帯域内にトーンが生成される。
【００１０】
【発明が解決しようとする課題】
一般に２パス変調器では、トーンはゼロ，ｆｓ／４，ｆｓ／２，３ｆｓ／４，ｆｓの付近で生成される。ただし、ｆｓはサンプリング周波数である。中心周波数ｆ０は、装置の量子化雑音パワーが最小値でありかつパス・ミスマッチにより生成されるトーンから離れた周波数にすることが望ましい。
上に説明した望ましい特徴を達成する、すなわち、量子化雑音パワーが最小でありかつミスマッチにより生成されるトーンを避ける適当なナイキスト・レベルに中心周波数を確立する、アナログ・ディジタル変換装置が必要である。本発明の装置は２個のΣΔ変調器で構成する新しい相互結合構造を用いて上述の２つの望ましい機能を実現する。
【００１１】
【課題を解決するための手段】
アナログ入力信号を表す少なくとも１つのディジタル信号を生成する機器は、（ａ）第１の信号変換装置であって、第１の入力位置に結合する第１のアナログ信号処理部と、第１のアナログ信号処理部と第１の出力位置との間に結合する第１のディジタル信号処理部とを含み、アナログ入力信号から得られた第１のサンプリングされたアナログ信号を第１の入力位置に受ける、第１の信号変換装置と、（ｂ）第２の信号変換装置であって、第２の入力位置に結合する第２のアナログ信号処理部と、第２のアナログ信号処理部と第２の出力位置との間に結合する第２のディジタル信号処理部とを含み、アナログ入力信号から得られた第２のサンプリングされたアナログ信号を第２の入力位置に受け、第１のサンプリングされたアナログ信号と第２のサンプリングされたアナログ信号とは第１の位相差の位相オフセットを有する、第２の信号変換装置と、（ｃ）第１の出力位置と第２のアナログ処理部との間に結合し、第１の出力位置から第２のアナログ処理部に送られる第１のフィードバック信号に第１の遅延を表明する、第１のフィードバック装置と、（ｄ）第２の出力位置と第１のアナログ処理部との間に結合し、第２の出力位置から第１のアナログ処理部に送られる第２のフィードバック信号に第２の遅延を表明し、第１の遅延と第２の遅延は第２の位相差の位相オフセットを有する、第２のフィードバック装置とを含む。第１の位相差と第２の位相差とは、少なくとも１つの所定の周波数の合成ディジタル出力信号のパワー密度スペクトルに影響を与える。合成ディジタル出力信号は、第１の信号変換装置が第１の出力位置に出す第１のディジタル出力信号と、第２の信号変換装置が第２の出力位置に出す第２のディジタル出力信号との和から得られる。
【００１２】
したがって本発明の目的は、量子化雑音パワーが最小でありかつミスマッチにより生成されるトーンを避ける適当なナイキスト・レベルに中心周波数を設定することのできる、アナログ入力信号を表す少なくとも１つのディジタル信号を生成する機器を提供することである。
本発明の他の目的や機能は、添付の図を参照すれば以下の明細書と特許請求の範囲から明らかになる。本発明の好ましい実施の形態を示す種々の図面において、同じ要素は同じ参照番号を用いて示す。
【００１３】
【発明の実施の形態】
図１は、簡単な従来技術の帯域通過ΣΔ変調機器を示す略電気回路図である。図１において、帯域通過ΣΔ変調機器１０は実質的に、前にこの明細書の「従来の技術」の項に示した文献（１）「１０．７ＭＨｚのスイッチ・キャパシタ帯域通過デルタ・シグマＡ／Ｄ変調（Ｓｗｉｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ Ｂａｎｄｐａｓｓ Ｄｅｌｔａ−Ｓｉｇｍａ Ａ／Ｄ Ｍｏｄｕｌａｔｉｏｎ ａｔ １０．７ ＭＨｚ）」、Ｆｒａｎｋ Ｗ． Ｓｉｎｇｏｒ， Ｗ． Ｍａｒｔｉｎ Ｓｎｅｌｇｒｏｖｅ、に記述されているΣΔ変調機器を表す。ΣΔ変調機器１０は入力位置１２にアナログ信号ＶＩＮを受ける。信号ＶＩＮは信号結合器すなわち加算器１４の正ノード１６に与えられる。信号結合器１４は出力線１８を介して出力信号をフィルタ２０に与える。フィルタ２０は出力線２８を介して積分信号出力を比較器３０に与える。比較器３０は基準電圧ＶＲＥＦを入力ノード３２に受ける。比較器３０はフィルタ２０から出力線２８を介して受ける信号と基準電圧ＶＲＥＦとを比較して、比較の結果を表すディジタル出力信号ＶＯＵＴを出力位置３４に生成する。出力信号ＶＯＵＴはフィードバック線４０を介して信号結合器１４の負ノード４２に与えられる。
【００１４】
図２は、図１に示す従来技術の帯域通過ΣΔ変調機器の量子化雑音パワーと周波数との望ましい関係を示すグラフである。図２で、グラフ５０の第１の軸５４は量子化雑音パワーを表し、第２の軸５６は周波数を表す。曲線５２は、周波数と機器１０（図１）が生成する量子化雑音パワーとの望ましい関係を表し、曲線５２は最小量子化雑音パワー位置５８が実質的に周波数ｆ０にあること示す。量子化雑音はアナログ入力信号と、機器が生成したアナログ入力信号を表すディジタル信号との差を表す。周波数ｆ０は、中間周波数（ＩＦ）の中心周波数であって機器１０の設計動作点である。したがって、曲線５２は機器１０の設計動作点であるＩＦ帯域の中心周波数ｆ０で量子化雑音パワーが最小（好ましくは実質的にゼロ）である望ましい目標を示す。
【００１５】
最小量子化雑音パワー位置（例えば、図２の位置５８）を中心動作周波数（例えば、図２の周波数ｆ０）に置くためにこれまで試みられた１つの方法はｎパス構成のΣΔ変調器を用いることである。かかるｎパス構成を用いると一般に多数の最小パワー位置が生成され、この中から望ましい中心動作周波数を選ぶことができる。
【００１６】
図３は、マルチパスΣΔ変調機器の従来技術の実施の形態を示す略図である。図３で、ｎパス変換機器１１０はアナログ入力信号ＶＩＮを入力位置１１２に受ける。機器１１０は入力信号ＶＩＮを受ける２つの信号パス１１４，１１６を有する。信号パス１１４はΣΔ変調装置１２２を含む。信号パス１１６はΣΔ変調装置１２４と信号遅延装置１２６とを含む。信号遅延装置１２６は信号に１サイクルの遅延を与えるので、信号パス１１６はΣΔ変調装置１２４への信号を遅延させる。このように、ΣΔ変調装置１２２は入力位置１１２に現れる信号に対して遅延しない信号を受け、ΣΔ変調装置１２４は入力位置１１２に現れる信号に対して１サイクル遅延した信号を受ける。
【００１７】
ΣΔ変調器１２２，１２４は出力信号Ｖ０１、Ｖ０２を生成し、これらの出力信号を選択装置１５０，１５２に与える。第１の制御信号φ１が選択装置１５０に与えられ、選択装置１５０は接地端子１５１で接地に結合する。第２の制御信号φ２が選択装置１５２に与えられ、選択装置１５２は接地端子１５３で接地に結合する。選択装置１５０は第１の信号レベルにある第１の制御信号φ１に応答して出力信号Ｖ１を結合装置１６０に与え、または選択装置１５０は第２の信号レベルにある第１の制御信号φ１に応答してゼロ信号（選択装置１５０を接地に接続することを表す）を結合装置１６０に与える。選択装置１５２は第１の信号レベルにある第２の制御信号φ２に応答して出力信号Ｖ２を結合装置１６０に与え、または選択装置１５２は第２の信号レベルにある第２の制御信号φ２に応答してゼロ信号（選択装置１５２を接地に接続することを表す）を結合装置１６０に与える。機器１１０を動作させる適当な信号レベルに制御信号φ１、φ２を設定するのは、制御ユニット（図３に図示しない）が所定のプログラムまたは他の手段により行う。結合装置１６０は入力信号Ｖ１、Ｖ２を結合して出力位置１６２に出力信号ＶＯＵＴを生成する。
【００１８】
図４は、図３に示す従来技術のマルチパスΣΔ変調機器の量子化雑音パワーと周波数との関係を表すグラフである。図４で、グラフ２５０の第１の軸２５４は量子化雑音パワーを表し、第２の軸２５６は周波数を表す。曲線２５２は周波数と機器１１０（図３）が生成する量子化雑音パワーとの関係を表す。曲線５２は最小量子化雑音パワー位置２６０，２６２を示し、機器１１０がｆｓ／４と３ｆｓ／４（ｆｓは機器１１０が用いるサンプリング周波数）で最小量子化雑音パワーを生成することを示す。折返し雑音（ａｌｉａｓｉｎｇ）を防ぐためにナイキスト・サンプリングを用いて、中心周波数ｆ０をｆｓ／２以下の周波数に選択することができる。
【００１９】
前に述べたように、トーンは一般に機器内のパス間（例えば、図３の機器１１０内の信号パス１１４，１１６）のミスマッチにより生じる。２パス・システムでは、かかるトーンはゼロ，ｆｓ／４，ｆｓ／２，３ｆｓ／４，ｆｓ付近に生成される。ただし、ｆｓはサンプリング周波数である。したがって図４に示すように、トーンは周波数範囲２７０（ゼロ付近），２７２（周波数ｆｓ／４付近），２７４（周波数ｆｓ／２付近），２７６（周波数３ｆｓ／４付近），２７８（サンプリング周波数ｆｓ付近）に生成される。機器１１０の大きな欠点は、まさにトーンが生成される周波数で量子化雑音パワーが最小になることである。そのため、量子化雑音パワーが最小でｎパス機器１１０の性能が最も高くかつ機器１１０のの動作を妨げるトーンから離れた位置に中心動作周波数ｆ０を選択することができない。
【００２０】
曲線２５２は、機器１１０にｎパス構造を用いると複数の最小量子化雑音パワー位置２６０，２６２を作ることが可能であることを示す。しかし任意の量子化雑音パワー位置２６０と一致するように中心周波数ｆ０を選択すると、機器１１０の効率的な動作に逆効果になる。最小量子化雑音パワー位置２６２は周波数ｆｓ／２より上なので、中心周波数ｆ０を求めるときの候補ではない。最小量子化雑音パワー位置２６０，２６２が中心周波数ｆ０から離れた周波数で起こるときは、中心周波数ｆ０で機器１１０が用いるパワーは最小より大きい。しかし中心周波数ｆ０を最小量子化雑音パワー位置２６０に置くと、機器１１０のミスマッチにより生成されるトーンからの妨害を招く。かかる状態では、機器１１０を最も経済的に動作させることができない。図２に関して前に説明したように、最小量子化雑音パワー位置２６０，２６２が実質的に中心周波数ｆ０で起こるようにすることは重要な設計目標である。また、設計する機器を運転することにより自己生成されるトーンなどの他の雑音源が最小量子化雑音パワー位置に現れないようにすることも重要である。
【００２１】
図５は本発明の装置の好ましい実施の形態を示す略図である。図５で、アナログ・ディジタル変換機器３１０はサンプリングされたアナログ入力信号Ｘ１，Ｘ２を入力位置３１２，３１４に受ける。入力信号Ｘ１とＸ２は半クロック・サイクルだけ時間がずれている。機器３１０は１つの基板３１７上に第１のΣΔ変調回路３１８と第２のΣΔ変調回路３２０とを含む。
【００２２】
第１のΣΔ変調回路３１８は入力位置３１２に結合する。信号Ｘ１は第１の入力位置３１２から信号結合器すなわち加算器３２２の正ノード３２４に与えられる。信号結合器３２２は出力線３２６を介して出力信号を遅延フィルタ３２８に与える。遅延フィルタ３２８は出力線３３０を介して信号を信号結合器すなわち加算器３３２の正ノード３３４に与える。遅延フィルタ３２８の出力線３３０に現れる信号は信号結合器３２２から出力線３２６に現れる信号より１サイクル遅れる。信号結合器３３２は出力線３３６を介して出力信号を積分器３３８に与える。積分器３３８は出力線３３６に現れる信号を積分して、出力線３３９を介して積分信号出力を量子化器３４０に与える。量子化器３４０は信号結合器３４２と誤差発生器３４４とを含む。誤差発生器３４４は線３３９に現れる信号内の量子化誤差を表す誤差信号を線３４６に生成する。信号結合器３４２は線３３９に現れる積分信号と線３４６に現れる誤差信号とを結合して、出力線３５０にディジタル出力信号を生成する。線３５０に現れるディジタル出力信号Ｙ１は出力位置３５２に与えられ、またフィードバック線３５４を介して信号結合器３２２の負ノード３５６にも与えられる。また誤差発生器３４４は、機器３１０を用いたカスケード構成用の信号Ｅ１を出すため、誤差出力位置３４７に送る誤差信号を線３４５に与える。
【００２３】
第２のΣΔ変調回路３２０は入力位置３１４に結合する。信号Ｘ２は第２の入力位置３１４から信号結合器すなわち加算器３６２の正ノード３６４に与えられる。信号結合器３６２は出力線３６６を介して出力信号を遅延フィルタ３６８に与える。遅延フィルタ３６８は出力線３７０を介して信号を信号結合器すなわち加算器３７２の正ノード３７４に与える。遅延フィルタ３６８の出力線３７０に現れる信号は信号結合器３６２から出力線３６６に現れる信号より１サイクル遅れる。信号結合器３７２は出力線３７６を介して出力信号を積分器３７８に与える。積分器３７８は出力線３７６に現れる信号を積分して、出力線３７９を介して積分信号出力を量子化器３８０に与える。量子化器３８０は信号結合器３８２と誤差発生器３８４とを含む。誤差発生器３８４は線３７９に現れる信号内の量子化誤差を表す誤差信号を線３８６に生成する。信号結合器３８２は線３７９に現れる積分信号と線３８６に現れる誤差信号とを結合して、出力線３９０にディジタル出力信号を生成する。線３９０に現れるディジタル出力信号Ｙ２は出力位置３９２に与えられ、またフィードバック線３９４を介して信号結合器３６２の負ノード３９６にも与えられる。また誤差発生器３８４は、機器３１０を用いたカスケード構成用の信号Ｅ２を出すため、誤差出力位置３８７に送る誤差信号を線３８５に与える。
【００２４】
第１のΣΔ変調回路３１８と第２のΣΔ変調回路３２０との間に新しい相互接続を行う。誤差発生器３４４は線４００を介して誤差信号を遅延ユニット４０２に与える。遅延ユニット４０２は線４００を介して受ける信号に遅延を与え、信号結合器３７２の負ノード４０６に与える遅延フィードバック信号を線４０４に出す。誤差発生器３８４は線４１０を介して誤差信号を遅延ユニット４１２に与える。遅延ユニット４１２は線４１０を介して受ける信号に遅延を与え、信号結合器３３２の負ノード４１６に与える遅延フィードバック信号を線４１４に出す。遅延ユニット４０２が与える遅延は遅延ユニット４１２が与える遅延より１サイクル大きい。好ましくは、遅延ユニット４０２は１サイクル遅延を与え、遅延ユニット４１２はゼロ遅延を与える。
【００２５】
機器３１０（図５）は２次の相互結合２パスΣΔ変調器である。従来技術の２パスΣΔ変調器と比較すると機器３１０の大きな違いは相互結合手段にある。これにより第１のパス（ΣΔ変調回路３１８）の量子化誤差Ｅ１は１クロック遅れて（遅延ユニット４０２、遅延ａｚ−１）フィードバックとして第２のパス（ΣΔ変調回路３２０）に与えられ、第２のパス（ΣΔ変調回路３２０）の量子化誤差Ｅ２はクロック遅れなしに（遅延ユニット４１２、遅延ａｚ０）フィードバックとして第１のパス（ΣΔ変調回路３１８）に与えられる。入力位置３１４の入力信号Ｘ２は入力位置３１２の入力信号Ｘ１より半クロック遅れているために第２のΣΔ変調回路３２０は第１のΣΔ変調回路３１８より半クロック・サイクル遅れるので、各パスの誤差は半クロック・サイクル遅れて他方のパスのフィードバック信号として与えられる。
【００２６】
図６は図５に示す機器の量子化雑音パワーと周波数との関係を表すグラフである。図６で、グラフ４５０の第１の軸４５４は量子化雑音パワーを表し、第２の軸４５６は周波数を表す。曲線４５２は周波数と機器３１０（図５）が生成する量子化雑音パワーとの関係を表す。曲線４５２は最小量子化雑音パワー位置４６０，４６２を示し、機器３１０がｆｓ／３と２ｆｓ／３（ｆｓは機器３１０が用いるサンプリング周波数）で最小量子化雑音パワーを生成することを示す。折返し雑音を防ぐためにナイキスト・サンプリングを用いて、中心周波数ｆ０をｆｓ／２以下の周波数に選択することができる。
【００２７】
前に述べたように、トーンは一般に機器内のパス間（例えば、図５の機器３１０内の変調回路３１８，３２０）のミスマッチにより生じる。かかるトーンはゼロ，ｆｓ／４，ｆｓ／２，３ｆｓ／４，ｆｓ付近に生成される。ただし、ｆｓはサンプリング周波数である。したがって図６に示すように、トーンは周波数範囲４７０（ゼロ付近），４７２（周波数ｆｓ／４付近），４７４（周波数ｆｓ／２付近），４７６（周波数３ｆｓ／４付近），４７８（サンプリング周波数ｆｓ付近）に生成される。
【００２８】
機器３１０の性能が極めて優れている点は、最小量子化雑音パワー位置４６０，４６２が、トーンが生成されるところ（すなわち、周波数範囲４７０，４７２，４７４，４７６、４７８）からかなり離れた周波数で起こることである。そのため、量子化雑音パワーが最小で機器３１０の性能が最も効率的でありかつ機器３１０の動作を妨げるトーンから離れた位置に中心動作周波数ｆ０を選択することができる。曲線４５２は、機器３１０に相互接続ｎパス構造を用いると複数の最小量子化雑音パワー位置４６０，４６２を作ることが可能であることを示す。中心周波数ｆ０はｆｓ／２より小さい値に選択してナイキスト・サンプリングを行いやすくしてよい。したがって、中心周波数ｆ０を周波数ｆｓ／３（量子化雑音パワー最小位置４６０に一致する）に設定してよく、これは周波数範囲４７２，４７４で生成されるトーンから離れている。
【００２９】
中心周波数ｆ０が最小量子化雑音パワー位置４６０に一致する周波数で起こるので、機器３１０が中心周波数ｆ０で生成する量子化雑音パワーは最小である。また中心周波数ｆ０を最小量子化雑音パワー位置に置けば、周波数範囲４７２（周波数ｆｓ／４付近）と周波数範囲４７４（周波数ｆｓ／２付近）に存在する機器３１０が自己生成するトーンからの妨害を防ぐことができる。かかる条件のもとあれば、機器３１０を最も経済的に動作させることができる。
【００３０】
機器３１０により２つの重要な設計目標が達成される。すなわち、最小量子化雑音パワー位置４６０が実質的に中心周波数ｆ０で起こることと、機器３１０が自己生成するトーンが最小量子化雑音パワー位置４６０またはその付近に現れないことである。
【００３１】
以下の式はａ＝１（図５の遅延ユニット４０２）と仮定したときの第１のパス（ΣΔ変調回路３１８）の伝達関数を表す。
同様に、ａ＝１（図５の遅延ユニット４１２）と仮定したときの第２のパス（ΣΔ変調回路３２０）の伝達関数は式［３］と同じ形の次式で表される。
１次のΣΔアナログ・ディジタル変換器は、機器３１０（図５）を用いて、この変換器の入力にダウンサンプリングを与え、またその出力にアップサンプリングを与えることにより構築することができる。図７にかかる変換器を示す。
図７は、アナログ・ディジタル信号変換を行うシステム内に図５に示す機器を用いる場合の略図を示す。図７で、アナログ・ディジタル変換機器７００は図５に関して説明したものと同じ相互接続変換装置７０１を含む。相互接続変換装置７０１は入力位置７０２，７０４と出力位置７０６，７０８とを有する。変換装置７０１と同じ構造の複数の変換装置をカスケードに結合して用いるために、誤差信号出力位置７０７，７０９も有する。
【００３４】
アナログ入力信号Ｘは入力位置７１０に与えられる。入力位置７１０は第１のダウンサンプリング・ユニット７１２と第２のダウンサンプリング・ユニット７１４に結合して入力信号Ｘを与える。信号Ｘは遅延ユニット７１１により半サイクル遅れる。ダウンサンプリング・ユニット７１２，７１４は入力信号Ｘを２倍にダウンサンプリングする。このように、変換装置７０１への入力信号Ｘ１、Ｘ２はサンプリングされたアナログ信号であり、信号Ｘ２は信号Ｘ１に対して１クロック・サイクル遅れる。
【００３５】
変換装置は機器３１０（図５）に関して述べたのと実質的に同じ方法で入力信号Ｘ１、Ｘ２を処理して、誤差信号Ｅ１，Ｅ２を誤差信号出力位置７０７，７０９に出し、ディジタル出力信号Ｙ１，Ｙ２を出力位置７０６，７０８に出す。ディジタル出力信号Ｙ１はアップサンプリング・ユニット７２０に与えられる。ディジタル出力信号Ｙ２はアップサンプリング・ユニット７２２に与えられる。アップサンプリング・ユニット７２０，７２２はディジタル出力信号Ｙ１，Ｙ２を２倍にアップサンプリングする。アップサンプリングされた信号はアップサンプリング・ユニット７２２から信号結合器すなわち加算器７２６に与えられる。アップサンプリング・ユニット７２０はアップサンプリングされた信号を遅延ユニット７２４に与え、遅延ユニット７２４はアップサンプリング・ユニット７２０から与えられたアップサンプリングされた信号に遅延を与える。この遅延は、サンプリングされた入力信号Ｘ１から得られる信号（Ｙ１）に遅延ユニット７２４が与える。遅延ユニット７１１が与える遅延はサンプリングされた入力信号Ｘ２に与えることに注意。したがって、遅延ユニット７１１が与える遅延（入力信号Ｘ２に与える）と遅延ユニット７２４が与える遅延（出力信号Ｙ１に与える）は実質的に互いにオフセットしている。信号結合器７２６は結合されたディジタル出力信号Ｙを出力位置７２８に出す。出力信号Ｙはアナログ入力信号Ｘのディジタル表現である。
【００３６】
アナログ・ディジタル変換機器７００は次式で表されるシステム伝達関数を示す。
【００３７】
図８は、アナログ・ディジタル変換を行うための、本発明の機器の３ユニットの多重カスケード結合を示す略図である。図８で、アナログ・ディジタル変換機器８００は図５に関して説明したものと同じ相互結合変換装置８０１を含む。相互結合変換装置８０１は入力位置８０２，８０４を有する。また相互結合変換装置８０１は出力位置８０６，８０８と誤差信号出力位置８０７，８０９とを有する。
【００３８】
アナログ入力信号Ｘは入力位置８１０に与えられる。入力位置８１０は第１のダウンサンプリング・ユニット８１２と第２のダウンサンプリング・ユニット８１４に結合して入力信号Ｘを与える。信号Ｘは遅延ユニット８１１により半サイクル遅れる。ダウンサンプリング・ユニット８１２，８１４は入力信号Ｘを２倍にダウンサンプリングする。このように、変換装置８０１への入力信号Ｘ１，Ｘ２はサンプリングされたアナログ信号であり、信号Ｘ２は信号Ｘ１に対して１クロック・サイクル遅れる。
【００３９】
変換装置８０１は機器３１０（図５）に関して述べたのと実質的に同じ方法で入力信号Ｘ１，Ｘ２を処理して、誤差信号ｅ１を誤差信号出力位置８０７に出し、誤差信号ｅ２を誤差信号出力位置８０９に出す。また変換装置８０１は入力信号Ｘ１，Ｘ２を処理して、ディジタル出力信号Ｙ１１を出力位置８０６に出し、ディジタル出力信号Ｙ２１を出力位置８０８に出す。ディジタル出力信号Ｙ１１はアップサンプリング・ユニッ８２０に与えられる。ディジタル出力信号Ｙ２１はアップサンプリング・ユニット８２２に与えられる。アップサンプリング・ユニット８２０，８２２はディジタル出力信号Ｙ１１，Ｙ２１を２倍にアップサンプリングする。アップサンプリングされた信号はアップサンプリング・ユニット８２２から信号結合器すなわち加算器８２６に与えられる。アップサンプリング・ユニット８２０はアップサンプリングされた信号を遅延ユニット８２４に与え、遅延ユニット８２４はアップサンプリング・ユニット８２０から与えられるアップサンプリングされた信号に遅延を与える。この遅延は、サンプリングされた入力信号Ｘ１から得られる信号（Ｙ１１）に遅延ユニット８２４が与える。遅延ユニット８１１が与える遅延はサンプリングされた入力信号Ｘ２に与えることに注意。したがって、遅延ユニット８１１が与える遅延（入力信号Ｘ２に与える）と遅延ユニット８２４が与える遅延（出力信号Ｙ１１に与える）は実質的に互いにオフセットしている。信号結合器８２６は結合された第１の反復ディジタル出力信号Ｙ１を出力位置８２８に出す。第１の反復出力信号Ｙ１はサンプリングされたアナログ入力信号Ｘ１，Ｘ２の第１の反復ディジタル表現である。フィルタ・ユニット８２９は第１の反復出力信号Ｙ１に遅延Ｚ−４を与え、調整された第１の反復出力信号を線８３０に出して信号結合器すなわち加算器８７２に与える。
【００４０】
アナログ・ディジタル変換機器８００は更に、図５に関して説明したものと同じ相互結合変換装置８３１を含む。相互結合変換装置８３１は入力位置８３２，８３４を有する。また相互結合変換装置８３１は出力位置８３６，８３８と誤差信号出力位置８３７，８３９とを有する。
入力信号ｅ１は変換装置８０１の誤差信号出力位置８０７から入力位置８３２に与えられる。入力信号ｅ２は変換装置８０１の誤差信号出力位置８０９から入力位置８３４に与えられる。信号ｅ２は信号ｅ１より１クロック・サイクル遅れている。
【００４１】
変換装置８３１は機器３１０（図５）に関して述べたのと実質的に同じ方法で入力信号ｅ１，ｅ２を処理して、誤差信号ｅ３を誤差信号出力位置８３７に出し、誤差信号ｅ４を誤差信号出力位置８３９に出す。また変換装置８３１は入力信号ｅ１，ｅ２を処理してディジタル出力信号Ｙ１２を出力位置８３６に出し、ディジタル出力信号Ｙ２２を出力位置８３８に出す。ディジタル出力信号Ｙ１２はアップサンプリング・ユニット８４０に与えられる。ディジタル出力信号Ｙ２２はアップサンプリング・ユニット８４２に与えられる。アップサンプリング・ユニット８４０，８４２はディジタル出力信号Ｙ１２，Ｙ２２を２倍にアップサンプリングする。アップサンプリングされた信号はアップサンプリング・ユニット８４２から信号結合器すなわち加算器８４６に与えられる。アップサンプリング・ユニット８４０はアップサンプリングされた信号を遅延ユニット８４４に与え、遅延ユニット８４４はアップサンプリング・ユニット８４０から与えられるアップサンプリングされた信号に遅延を与える。この遅延は、入力信号ｅ１から得られる信号（Ｙ１２）に遅延ユニット８４４が与える。信号結合器８４６は結合された第２の反復ディジタル出力信号Ｙ２を出力位置８４８に出す。第２の反復出力信号Ｙ２はサンプリングされたアナログ入力信号Ｘ１，Ｘ２の第２の反復ディジタル表現である。フィルタ・ユニット８４９は第２の反復出力信号Ｙ２に遅延［（１＋Ｚ−１＋Ｚ−２）Ｚ−２］を与え、調整された第２の反復出力信号を線８５０に出して信号結合器すなわち加算器８７２に与える。
【００４２】
アナログ・ディジタル変換機器８００は更に、図５に関して説明したものと同じ相互結合変換装置８５１を含む。相互結合変換装置８５１は入力位置８５２，８５４を有する。また相互結合変換装置８５１は出力位置８５６，８５８と誤差信号出力位置８５７，８５９とを有する。
入力信号ｅ３は変換装置８３１の誤差信号出力位置８３７から入力位置８５２に与えられる。入力信号ｅ４は変換装置８３１の誤差信号出力位置８３９から入力位置８５４に与えられる。信号ｅ４は信号ｅ３より１クロック・サイクル遅れている。
【００４３】
変換装置８５１は機器３１０（図５）に関して述べたのと実質的に同じ方法で入力信号ｅ３，ｅ４を処理して、誤差信号ｅ５を誤差信号出力位置８５７に出し、誤差信号ｅ６を誤差信号出力位置８５９に出す。必要であれば、誤差信号ｅ５，ｅ６は更にカスケード接続を行うのに用いることができる（図８には図示しない）。また変換装置８５１は入力信号ｅ３，ｅ４を処理してディジタル出力信号Ｙ１３を出力位置８５６に出し、ディジタル出力信号Ｙ２３を出力位置８５８に出す。ディジタル出力信号Ｙ１３はアップサンプリング・ユニット８６０に与えられる。ディジタル出力信号Ｙ２３はアップサンプリング・ユニット８６２に与えられる。アップサンプリング・ユニット８６０，８６２はディジタル出力信号Ｙ１３，Ｙ２３を２倍にアップサンプリングする。アップサンプリングされた信号はアップサンプリング・ユニット８６２から信号結合器すなわち加算器８６６に与えられる。アップサンプリング・ユニット８６０はアップサンプリングされた信号を遅延ユニット８６４に与え、遅延ユニット８６４はアップサンプリング・ユニット８６０から与えられるアップサンプリングされた信号に遅延を与える。この遅延は、入力信号ｅ３から得られる信号（Ｙ１３）に遅延ユニット８６４が与える。信号結合器８６６は結合された第３の反復ディジタル出力信号Ｙ３を出力位置８６８に出す。第３の反復出力信号Ｙ３はサンプリングされたアナログ入力信号Ｘ１，Ｘ２の第３の反復ディジタル表現である。フィルタ・ユニット８６９は第３の反復出力信号Ｙ３に遅延［（１＋Ｚ−１＋Ｚ−２）２］を与え、調整された第３の反復出力信号を線８７０に出して信号結合器すなわち加算器８７２に与える。
【００４４】
信号結合器８７２は線８３０に現れる調整された第１の反復出力信号と線８５０に現れる調整された第２の反復出力信号と線８７０に現れる調整された第３の反復出力信号とを結合して出力ノード８７４に出力信号Ｙを出す。出力信号Ｙは入力ノード８１０に現れる入力信号Ｘのディジタル表現である。
【００４５】
詳細な図面と特定の例で本発明の好ましい実施の形態を説明したが、これらは単なる例であって、本発明の機器はここに開示された正確な詳細や条件に制限されるものではなく、特許請求の範囲に規定されている本発明の精神から逸れることなく種々の変更を行うことができる。
【００４６】
以上の説明に関して更に以下の項を開示する。
（１） それぞれの中心周波数で特徴付けられるアナログ入力信号を表す少なくとも１つのディジタル出力信号を生成する機器であって、
（ａ） 複数の変換ユニットであって、前記複数の変換ユニットのそれぞれの変換ユニットはそれぞれの入力位置と、それぞれの積分器入力位置を有するそれぞれの積分器部と、前記少なくとも１つのディジタル出力信号のそれぞれのディジタル出力信号を出すそれぞれの出力位置とを含む、複数の変換ユニットと、
（ｂ） それぞれの前記出力位置に結合し、前記それぞれのディジタル出力信号に関連する誤差を決定するそれぞれの誤差決定ユニットと、
（ｃ） 前記それぞれの誤差決定入力に結合するそれぞれのフィードバック・ユニットであって、第１の前記それぞれの変換ユニットに結合する第１の前記それぞれのフィードバック・ユニットは第２の前記それぞれの変換ユニット内の前記それぞれの積分器入力位置に結合し、前記第２のそれぞれの変換ユニットに結合する第２の前記それぞれのフィードバック・ユニットは前記第１のそれぞれの変換ユニット内の前記それぞれの積分器入力位置に結合し、前記それぞれのフィードバック・ユニットは前記それぞれのフィードバック・ユニットが処理する信号にそれぞれの所定の量の遅延を表明する、それぞれのフィードバック・ユニットと、
を備える、アナログ入力信号を表す少なくとも１つのディジタル出力信号を生成する機器。
【００４７】
（２） 前記誤差は量子化誤差である、第１項記載のアナログ入力信号を表す少なくとも１つのディジタル出力信号を生成する機器。
（３） 前記それぞれのフィードバック・ユニット毎の前記それぞれの所定の遅延は一般に前記中心周波数で合成ディジタル出力信号のパワー密度スペクトルを最小にするように選択され、前記合成ディジタル出力信号は前記第１のそれぞれの変換ユニットに関連する第１のそれぞれのディジタル出力信号と前記第２のそれぞれの変換ユニットに関連する第２のそれぞれのディジタル出力信号との和から得られる、第１項記載のアナログ入力信号を表す少なくとも１つのディジタル出力信号を生成する機器。
【００４８】
（４） 前記第１のそれぞれのフィードバック・ユニットが表明する前記所定の遅延の量は前記第２のそれぞれのフィードバック・ユニットが表明する前記所定の遅延の量とは等しくない、第３項記載のアナログ入力信号を表す少なくとも１つのディジタル出力信号を生成する機器。
（５） 前記誤差は量子化誤差である、第４項記載のアナログ入力信号を表す少なくとも１つのディジタル出力信号を生成する機器。
【００４９】
（６） アナログ信号を表すディジタル信号を生成する機器は２個の信号変換装置を含み、それぞれは入力位置に結合するアナログ信号部と、アナログ信号部と出力位置との間に結合するディジタル信号部とを有する。各信号変換装置は第１の位相差の位相オフセットを有するサンプリングされたアナログ信号を受ける。２個のフィードバック装置は一方の信号変換装置の出力位置と他方の信号変換装置のアナログ信号部との間にそれぞれ結合して、第２の位相差の位相オフセットを有するフィードバック信号を送る。第１の位相差と第２の位相差とは、少なくとも１つの所定の周波数の合成ディジタル出力信号のパワー密度スペクトルに影響を与える。合成ディジタル出力信号は２個の信号変換装置がその出力位置に出すディジタル出力信号の和である。
【図面の簡単な説明】
【図１】簡単な従来技術の帯域通過ΣΔ変調機器を示す略電気回路図。
【図２】図１に示す従来技術の帯域通過ΣΔ変調機器の量子化雑音パワーと周波数との望ましい関係を表すグラフ。
【図３】代表的な従来技術のマルチパスΣΔ変調機器の実施の形態を示す略図。
【図４】図３に示す従来技術のマルチパスΣΔ変調機器の量子化雑音パワーと周波数との関係を示すグラフ。
【図５】本発明の機器の好ましい実施の形態を示す略図。
【図６】図５に示す機器の量子化雑音パワーと周波数との関係を示すグラフ。
【図７】アナログ・ディジタル信号変換を行うシステム内に図５に示す機器を用いた代表的な使用例を示す略図。
【図８】アナログ・ディジタル信号変換を行う本発明の機器の３ユニットの多重カスケード結合を示す略図。
【符号の説明】
３１０ Ａ／Ｄ変換機器
３１８，３２０ 信号変調装置
３２８，３６８ アナログ信号部
３３８，３７８ ディジタル信号部
Claims (1)
- それぞれの中心周波数で特徴付けられるアナログ入力信号を表す少なくとも１つのディジタル出力信号を生成する機器であって、
（ａ） 複数の変換ユニットであって、前記複数の変換ユニットのそれぞれの変換ユニットはそれぞれの入力位置と、それぞれの積分器入力位置を有するそれぞれの積分器部と、前記少なくとも１つのディジタル出力信号のそれぞれのディジタル出力信号を出すそれぞれの出力位置とを含む、複数の変換ユニットと、
（ｂ） それぞれの前記出力位置に結合し、前記それぞれのディジタル出力信号に関連する誤差を決定するそれぞれの誤差決定ユニットと、
（ｃ） 前記それぞれの誤差決定入力に結合するそれぞれのフィードバック・ユニットであって、第１の前記それぞれの変換ユニットに結合する第１の前記それぞれのフィードバック・ユニットは第２の前記それぞれの変換ユニット内の前記それぞれの積分器入力位置に結合し、前記第２のそれぞれの変換ユニットに結合する第２の前記それぞれのフィードバック・ユニットは前記第１のそれぞれの変換ユニット内の前記それぞれの積分器入力位置に結合し、前記それぞれのフィードバック・ユニットは前記それぞれのフィードバック・ユニットが処理する信号にそれぞれの所定の量の遅延を表明する、それぞれのフィードバック・ユニットと、
を備える、アナログ入力信号を表す少なくとも１つのディジタル出力信号を生成する機器。
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