JP4538641B2 - 高精度マルチバンドパスδς変調器 - Google Patents

Description

本発明は、Ｎ個のゼロ点を持つマルチバンドパスフィルタを用いたΔΣ変調器に関し、特に、変調器内のフィードバック回路系にマルチビットのＤＡＣ（Digital Analog Converter：デジタルアナログ変換器）を用いた高精度のマルチバンドパスΔΣ変調器に関する。

近年、携帯電話や無線ＬＡＮ（Local Area Network）等の通信システムのＲＦ受信回路において、マルチバンドパスフィルタを用いたΔΣ変調器の適用が検討されている。これは、マルチバンドパスΔΣ変調器を用いると、アナログデジタル変換器（ＡＤＣ：Analog Digital Converter）内部における量子化ノイズが信号帯域内で小さくなって、デジタル出力の精度を向上させることができるからである（この手法をノイズ・シェープという）。また、ΔΣ変調器は、アナログ回路規模が小さく、かつ精度の低いデバイスで高精度のＡＤ変換を実現するという利点もある。

このように、ΔΣ変調器は、従来から、高速のオーバーサンプリングとノイズ・シェープ手法により高精度なＡＤ変換器を実現できる方式として、特に音声用のＡＤ変換方式として広く使われているものであるが、更なる高精度化を追求するためにマルチビットのΔΣ変調器を用いた場合には、変調器内のＤＡＣの非線形性がノイズ・シェープされないという問題が生じる。このため、ＡＤＣ全体の精度を劣化させてしまうという不都合があった。

図３４は、マルチビットＤＡＣの非線形性によるノイズの発生を説明するためのブロック図であり、図３４（ａ）はブロック構成図、図３４（ｂ）はその等価回路を表している。

図３４（ａ）に示されるように、入力されるアナログ信号Ｘ（Ｚ）は、減算器１００の一方の入力に供給される。減算器１００の出力はＮ次のマルチバンドフィルタ１０１（伝達関数をＨ（Ｚ）とする）に供給され、ここで帯域内の信号成分のみが取り出されてマルチビットＡＤＣ１０２に供給される。このマルチビットＡＤＣ１０２は、入力されたアナログ信号をデジタル信号に変換するものであるが、図３４（ｂ）に示すように、ＡＤ変換に伴って量子化ノイズＥ（Ｚ）が加えられる。この量子化ノイズは、ビット数が大きくなるほど小さいものとなる。したがって、マルチビットＡＤＣは１ビットＡＤＣに比べて量子化ノイズは小さくなる。

ＡＤ変換されたデジタル出力Ｙ（Ｚ）は、マルチビットのＤＡＣ１０３を介して減算器１００の他方の入力に供給される。このマルチビットＤＡＣ１０３には、δノイズが重畳されている（図３４（ｂ）を参照）。このδノイズは、マルチビットＤＡＣ１０３が本質的に持っている非線形性ノイズであり、ＤＡＣ１０３を構成する素子、例えばコンデンサのばらつきに起因するノイズである。図３４（ｂ）に示される等価回路からＹ（Ｚ）とＸ（Ｚ）の関係は数式（１）のようになる。

ここで、非線形性ノイズδ（Ｚ）について説明しておく。図３５は、１ビットＤＡＣのデジタルアナログ変換特性（直線）とマルチビットのときのデジタルアナログ変換特性（折れ線）を比較して示したものである。図示の如く、１ビットＤＡＣでは非線形ノイズは現れないが、マルチビットＤＡＣを用いると非線形ノイズが出てくる。これはマルチビットＤＡＣを構成する素子の非線形性に起因する誤差によるものである。

マルチビットＤＡＣ１０３の構造の一例と動作説明を図３６に示す。図３６（ａ）に示されるように、マルチビットＤＡＣ１０３は、８つのキャパシタＣ_０〜Ｃ_７と、演算増幅器（オペアンプ）１０４と、帰還コンデンサＣ_ｓと、スイッチＳ_０〜Ｓ_７から構成される。これらのキャパシタＣ_０〜Ｃ_７はすべてが完全に等しく製造されるわけではなく、その容量値には多少のバラツキが生じる。このバラツキに起因するミスマッチをｅ_０、ｅ_１・・・ｅ_７とし、Ｃ_０〜Ｃ_７の平均値Ｃとすると、Ｃ_０＝Ｃ＋ｅ_０、Ｃ_１＝Ｃ＋ｅ_１、・・・Ｃ_７＝Ｃ＋ｅ_７と表現することができる。

そして、入力信号０〜７までのいずれかの値が入力に供給されると、その数に相当するコンデンサ（キャパシタ）が充電され、それらの充電されたキャパシタが演算増幅器の反転端子と出力端子に接続される帰還コンデンサ（キャパシタ）Ｃｓを介して出力される。ここで、入力信号が‘ｍ’（例えばｍ＝３）であれば、図のスイッチＳ_０、Ｓ_１、Ｓ_２がオンになってコンデンサＣ_０、Ｃ_１、Ｃ_２に基準電圧Ｖ_refが充電される。このコンデンサに充電された電圧は帰還コンデンサＣ_ｓを通して出力電圧Ｖ_outとして取り出される。
このときの出力Ｖ_outは、数式（２）で示される。

このマルチビットＤＡＣ１０３を用いることによる非線形ノイズδは、ＤＡＣ１０３のキャパシタＣ_０〜Ｃ_７の値にバラツキに起因するものであるが、これはマルチビットＤＡＣの特性上、入力デジタル信号がどんな値であっても、Ｃ_０、Ｃ_１・・・Ｃ_６，Ｃ_７の順に充電されていくからである。つまり、図３６（ｂ）に示されるように、入力として４、３、２、２・・・という値が順次供給される場合、スイッチはＳ_０からＳ_７の順に入力された数に対応してオンされるため、キャパシタＣ_０、Ｃ_１・・・は常にオン状態になることが多く、Ｃ_７、Ｃ_６・・・はオン状態になることが少ないことに起因している。

このような問題を解決するため、図３７（ａ）に示されるように、接続されるキャパシタＣ_０〜Ｃ_７を、リング状に形成してマルチビットＤＡＣの動作を説明する手法がとられている。この手法によれば、最初に‘４’が入力されたときは、キャパシタＣ_０〜Ｃ_３がオンになり、次に、‘３’が入力されると、キャパシタＣ_４〜Ｃ_６がオンになるようにする。このように８つのキャパシタＣ_０〜Ｃ_７を順次オンしていくことにより、上記の問題を解決することができるのである。図３７（ｂ）はこのようなＤＡＣの動作を説明するための図である。この手法自体は、設計上の効率の悪さの点で実用に供されているものではないが、電流セルがリング状に配列するセグメント型ＤＡＣとして論文上では既に知られているものである。（非特許文献１を参照）。

傘コウ、小林、川上、和田「複素バンドパスΔΣＡＤ変調器用マルチビットＤＡＣ非線形性のノイズ・シェープ・アルゴリズム」（第１６回 回路とシステム 軽井沢ワークショップ講演論文集85頁〜90頁） S.Bommalingaiahnapallya,R. Bommalingaiahnapallya,and R.Harjani "EXTENDED NOISE-SHAPING IN CASCADED N-TONE ΣΔCONVERTERS" , (Fifth International Conference on Advanced AD and DA Conversion, Techniques and Their Applications, Limerick Ireland (July 2005).)

しかしながら、非特許文献１に記載のものは、バンドパスΔΣＡＤ変調器用マルチビットＤＡＣの非戦形成のノイズシェープに適用されるものであり、その有効性は単一の信号帯域のみであった。また、非特許文献２に記載されたマルチビットΔΣ変調器では、高精度化するために必要なアナログの部品が増えて、その結果、ハードウェア量及び消費電力が大きくなってしまうという問題があった。

本発明は、マルチバンドパス型の複数の信号帯域に対して有効であって、かつマルチビットＤＡＣを使用して低次のフィルタで全体のハードウェア量・消費電力を小さくするとともに、マルチビットＤＡＣの非線形性ノイズをマルチビットＤＡＣと並列にデジタル回路（ポインタ）を設けることにより減少させることを目的とするものである。

上記目的を達成するため、本発明のΔΣ変調器は、アナログ信号が供給される減算回路と、この減算回路の出力が供給されるＮ個のゼロ点を持つマルチバンドパスフィルタと、このＮ個のゼロ点を持つマルチバンドパスフィルタの出力が供給され、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、このアナログデジタル変換回路からのデジタル出力をアナログ信号に変換して前記減算回路にフィードバックするデジタルアナログ変換回路からなるΔΣ変調器において、前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を供給する重み付け（ＤＷＡ：Data-Weighted Averaging）ポインタをマルチバンドパスフィルタの中心周波数に合わせて並列に設けることを特徴としている。

また、本発明の好ましい第１の形態としては、Ｎ個のゼロ点を持つマルチバンドパスフィルタがＮ次の信号帯域に直流成分を含まないマルチバンドパスフィルタであり、本発明の好ましい第２の形態としては、Ｎ個のゼロ点を持つマルチバンドパスフィルタがＮ次の信号帯域に直流成分を含むマルチバンドパスフィルタである。

また、本発明の好ましい第３の形態として、アナログ信号が供給される減算回路と、この減算回路の出力が供給されるバンドパスフィルタと、このバンドパスフィルタの出力が供給され、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、アナログデジタル変換回路からのデジタル出力をアナログ信号に変換して前記減算回路にフィードバックするデジタルアナログ変換回路からなるΔΣ変調器において、前記バンドパスフィルタは、サンプリング周波数をｆｓとして、そのフィルタ部分の信号帯域の中心周波数がｆｓ／４以外の中心周波数（例えばｆｓ／６）を持つように設定されており、前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を供給す重み付けポインタをバンドパスフィルタの中心周波数にあわせて並列に備えたことを特徴としている。このように信号周波数を設定すると、ｆｓ／４を中心に折り返したところにイメージ信号が発生するという問題を解消することができ、かつ信号帯域部分での信号対雑音比（ＳＮＤＲ：Signal Noise Distortion Ratio）を向上させることができる。

更に、本発明の好ましい第４の形態としては、アナログ信号が供給される減算回路と、
該減算回路の出力が供給されるマルチバンドパスフィルタと、このマルチバンドパスフィルタの出力が供給され、アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、このアナログデジタル変換回路からのデジタル出力をアナログ信号に変換して減算回路にフィードバックするデジタルアナログ変換回路からなるΔΣ変調器において、マルチバンドパスフィルタは、サンプリング周波数をｆ_ｓとして、そのフィルタ部分の信号帯域の中心周波数がｆ_ｓ／４以外の中心周波数であって、かつ信号帯域の中心周波数を（2ｎ+1）ｆｓ／２Ｎ、またはｎｆｓ／Ｎとしたとき、ｎが特定の奇数となる場合を除いた値（例えば、ｆ_ｓ／１６、５ｆ_ｓ／１６、７ｆ_ｓ／１６（２Ｎ＝１６）が中心周波数）となるように構成されており、デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を供給す重み付けポインタ（ＤＷＡＤＡＣ）をマルチバンドパスフィルタの中心周波数に合わせて並列に設けることを特徴としている。この実施形態に対応するＤＷＡＤＡＣのポインタは８個用意され、これにより、外部の影響で減衰しやすい帯域や他の通信で使われる帯域（この場合では、中心周波数が３ｆ_ｓ／１６となる信号帯域）を意識的に除外して伝送路を形成することができる。すなわち、送受信のキャリアを選択することで伝送路の悪影響を防ぐことができるようになる。

本発明のΔΣ変調器で用いられるＤＷＡＤＡＣによれば、通常のセグメント型ＤＡＣに複数のデジタル回路（ポインタ）を追加することによって実現されるものであるが、このポインタとしては、Ｎ次の信号帯域に直流成分を含まないＮ個のゼロ点を持つマルチバンドパスフィルタ（ハイパスアルゴリズム構成）か、あるいはＮ次の信号帯域に直流成分を含むＮ個のゼロ点を持つマルチバンドパスフィルタ（ローパスアルゴリズム構成）をフィルタの次数に合わせて並列に配置したものが、使用されるフィルタに応じて採用される。

本発明のΔΣ変調器によれば、非線形性の影響を軽減するデジタル回路（ポインタ）を、マルチビットのΔΣＡＤ変調器内のフィードバックループ内に使用されるマルチビットＤＡＣと並列に設けているため、マルチビットＤＡＣの特性からもたらされる非線形ノイズを効率的に除去することができる。

本発明の第１の実施の形態である、Ｎ次の信号帯域に直流成分を含まないＮ個のゼロ点を持つマルチバンドパスフィルタ（ＨＰフィルタ）を用いた場合のΔΣＡＤ変調器のブロック図である。 本発明の第１の実施の形態に用いられるＤＷＡＤＡＣの概略構成を示す図である。 本発明の第１の実施の形態のＤＷＡＤＡＣのポインタを構成するＨＰブロック構成イメージ図である。 図３に示すＨＰブロック構成イメージ図の動作を説明するための図である。 本発明の第１の実施の形態に用いられるＤＷＡＤＡＣのポインタとしてＨＰブロック構成を複数（４個）用いたイメージ図である。 図５に示す本発明のＤＷＡＤＡＣの動作を説明するための図である。 本発明の第１の実施形態においてＨＰフィルタの次数を‘４’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲを示す図である。 本発明の第１の実施形態においてＨＰフィルタの次数を‘１’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲを示す図である。 本発明の第１の実施形態においてＨＰフィルタの次数を‘２’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲを示す図である。 本発明の第１の実施形態においてＨＰフィルタの次数を‘３’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲを示す図である。 本発明の第１の実施形態においてＨＰフィルタの次数を‘５’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲを示す図である。 本発明の第１の実施形態においてＨＰフィルタの次数を‘６’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲを示す図である。 本発明の第１の実施形態においてＨＰフィルタの次数を‘７’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲを示す図である。 本発明の第１の実施形態においてＨＰフィルタの次数を‘８’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲを示す図である。 本発明の第２の実施の形態である、Ｎ次の信号帯域に直流成分を含むＮ個のゼロ点を持つマルチバンドパスフィルタ（ＬＰフィルタ）を用いた場合のΔΣ変調器のブロック構成図である。 本発明の第２の実施の形態のＤＷＡＤＡＣのポインタを構成するＬＰブロック構成イメージ図である。 図１６に示すＬＰブロック構成イメージ図の動作を説明するための図である。 本発明の第２の実施の形態に用いられるＤＷＡＤＡＣのポインタとしてＬＰブロック構成を複数（４個）用いたイメージ図である。 図５に示す本発明のＤＷＡＤＡＣの動作を説明するための図である。 本発明の第２の実施形態においてＬＰフィルタの次数を‘４’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲ（ｂ）を示す図である。 本発明の第２の実施形態においてＬＰフィルタの次数を‘１’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲ（ｂ）を示す図である。 本発明の第２の実施形態においてＬＰフィルタの次数を‘２’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲ（ｂ）を示す図である。 本発明の第２の実施形態においてＬＰフィルタの次数を‘３’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲ（ｂ）を示す図である。 本発明の第２の実施形態においてＬＰフィルタの次数を‘５’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲ（ｂ）を示す図である。 本発明の第２の実施形態においてＬＰフィルタの次数を‘６’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲ（ｂ）を示す図である。 本発明の第２の実施形態においてＬＰフィルタの次数を‘７’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲ（ｂ）を示す図である。 本発明の第２の実施形態においてＬＰフィルタの次数を‘８’とした場合の、出力スペクトラム（ａ）とＯＳＲに対するＳＮＲ（ｂ）を示す図である。 本発明の第３の実施形態の例を示すブロック構成図である。 本発明の第３の実施形態（HPポインタを3個用いた場合）とした場合の動作を説明するための図である。 本発明の第３の実施形態におけるバンドパスフィルタの中心周波数をｆｓ・４以外のｆｓ／６に設定し、HPポインタを３個用いた場合の出力スペクトラム（ａ）とＯＳＲに対するＳＮＲを示す図である。 信号帯域の選定を可能とした本発明の第４の実施形態の例を示すブロック構成図である。 図３１におけるＤＷＡＤＡＣ３８の動作を説明するための図である。 本発明の第４の実施形態における出力スペクトラムと（ａ）ＯＳＲに対するＳＮＲ（ｂ）を示す図である。 従来のマルチビットΔΣＡＤ変調器のブロック構成図（ａ）とその等価回路（ｂ）である。 従来のマルチビットΔΣＡＤ変調器に用いるマルチビットＤＡＣの非線形のイズについて説明するための図である。 従来のＤＡＣの概略構成と動作を説明するための図である。 従来のリング型ＤＡＣイメージとその動作を説明するための図である。

以下、図面に基づいて本発明の一実施の形態であるマルチバンドパスΔΣ変調器について説明する。
図１（ａ）は、Ｎ次の信号帯域に直流成分を含まないＮ個のゼロ点を持つマルチバンドパスフィルタ２を用いたときの、ＤＷＡＤＡＣを用いてアナログデジタル変換を行うようにしてマルチバンドパスΔΣ変調器のブロック構成図であり、図１（ｂ）は、周波数帯域における信号周波数とノイズレベルの関係を示す図である。

本発明の実施の形態例では、図１（ａ）に示すように、入力アナログ信号Ｘ（Ｚ）が一方の端子に供給される減算器１と、減算器１の出力が供給される、Ｎ次の信号帯域に直流成分を含まないＮ個のゼロ点を持つマルチバンドパスフィルタ２（以下、便宜上「ＨＰフィルタ」と略記する。）と、このＨＰフィルタ２の出力をデジタル信号Ｙ（Ｚ）に変換する通常のマルチビットＡＤＣ３と、マルチビットＡＤＣ３の出力をアナログ信号に変換して減算器１の他方の端子に供給するＤＷＡＤＡＣ４とから構成される。

ここで、入力アナログ信号Ｘ（Ｚ）と出力デジタル信号Ｙ（Ｚ）との関係は、ＨＰフィルタの伝達関数は、フィルタの次数をＮとすると、Ｈ（Ｚ）＝−Ｚ^―Ｎ／（１＋Ｚ^―Ｎ）で表すことができるから、数式（１）にこれを代入することにより、数式（３）のように表現できる。

ここで、新たに２つの物理量ＳＴＦ（Signal Transfer Function）とＮＴＦ（Noise Transfer Function）を定義しておく。
このＳＴＦとＮＴＦはそれぞれ（４）式と（５）式で表されるものである。この式から分かるように、ＳＴＦは信号成分に対する出力の割合であり、ＮＴＦはノイズ成分の出力割合を示している。つまり、ＳＴＦとＮＴＦをプラスした値は‘１’となり、これは、出力値が信号成分と雑音成分を足した値であることを示している。

この数式（４）と（５）に伝達関数Ｈ（Ｚ）＝−Ｚ^ーＮ／（１＋Ｚ^―Ｎ）を代入すると、数式（６）と数式（７）のようになる。

図１（ｂ）は、信号周波数ｆ_ｎを中心とした信号帯域に対して、量子化ノイズがどのような関係になって影響を及ぼしているかを示す図である。この信号帯域中心周波数ｆ_ｎは、ｆ_ｎ＝（２ｎ＋１）ｆ_ｓ／２Ｎ（但し、ｎ＝０、１、２、・・・であり、ｆ_ｓはサンプリング周波数、Ｎはフィルタの次数）となる。この図から、信号帯域の中心周波数付近で量子化ノイズが著しく減少していることが分かる。

次に、図１（ａ）で用いられるＤＷＡＤＡＣ４について、その概要を説明する。図２は、ＤＷＡＤＡＣ４の概略的な構成を示したものである。この図２に示されるように、ＤＷＡＤＡＣ４は、入力アナログ信号をデジタル信号に変換する通常のＤＡＣ５とＤＡＣ５を構成するセグメント素子の位置を示すポインタ６とから構成されている。

図３は、ポインタ６とＤＡＣ５の動作を説明するために、模擬的にその構成を示したイメージブロック図であり、ＤＷＡＤＡＣ４は、後述するように、図３の基本構成ブロックが複数個切り替わりながら、デジタルアナログ変換処理を行う回路装置である。

図３の模擬的に示したイメージ図に基づいてハイパスアルゴリズム構成の動作を説明する。図３は、Ｎ次の信号帯域に直流成分を含まないＮ個のゼロ点を持つマルチバンドパスフィルタ（ＨＰフィルタ）を用いた図１に示されるようなΔΣ変調器に適用される、ＤＷＡＤＡＣ４のポインタ６（図２）を構成するＨＰブロックのイメージ構成図である。このＨＰブロックイメージ構成図では、ＤＡＣ８の前段にデジタル微分回路７が設けられ、後段にアナログ積分回路９が設けられる。

入力されるデジタル信号は減算器１０の一方の入力端子に供給される。この減算器１０には１つ前に減算されたデータが遅延回路１１を介して他方の入力端子に供給されている。そして、新たに入力されたデータとの引き算が行われる。減算器１０と遅延回路１１のフィードックループによってデジタル微分回路７が構成される。この微分されたデジタル信号は通常のＤＡＣ８でアナログ信号に変換され、変換されたアナログ信号が加算器１３に供給される。またこのアナログ信号は遅延回路１２を介して加算器１２の他方の端子に要求される。加算器１３と遅延回路１２とからアナログ積分回路９が構成されている。

まず、この図３に示されるようなイメージブロック構成図に基づいて、図２に示すＤＷＡＤＡＣ４の動作を説明する。図４（ａ）〜図４（ｃ）はその動作説明を行うための図であり、図４（ａ）は、ポインタ６を構成するセグメント素子が無限にある場合の動作説明図、図４（ｂ）はセグメント素子を8個に限定したときの動作説明図である。図４（ｃ）は図３のイメージブロック構成図におけるＡ〜Ｄの値がどのように変化するかを示した図である。

図４（ａ）〜（ｃ）に示されるように、入力Ａに「３、２、３、２」の順にデジタル信号が供給されるとする。まず、入力Ａとして‘３’が与えられる。そのとき遅延回路１１の出力は‘０’であるから減算器１０の出力Ｂは‘３’のままとなる。したがって、ＤＡＣ８の出力Ｃも‘３’となり、セグメント素子０、１、２がオンになる（これを図４（ａ）の‘＋’で示す）。

次に、入力Ａに‘２’が供給されると、減算器１０の出力Ｂは、入力データ‘２’から蓄積されている‘３’が引かれるので‘−１’になる。つまりＤＡＣ８の出力Ｃは‘−１’になる。しかし、ＤＡＣ８の後段に設けられて加算器１２において、‘−１’に遅延回路１３の出力である1つ前の値‘３’が加算されるため、加算器１２の出力Ｄは‘２’となり、デジタル入力された（Ａ＝‘２’）がアナログ出力（Ｄ＝‘２’）として出力されることになる。このときＤＡＣ８を構成するセグメント素子１，２がオンになっている。次に、デジタル入力Ａに‘３’が入力されると、減算器１０で1つ前の値‘−１’が減算されるため、減算器１０の出力Ｂは‘４’となる。このためＤＡＣのアナログ出力Ｃは‘４’となるが、この‘４’と1つ前の値‘−１’とが加算器１３で加算されるので、アナログ出力信号Ｄ＝‘３’が出力される。結果として、ＤＡＣのセグメント素子１、２、３がオンになる。

続いてデジタル信号Ａ＝‘２’が加えられると、‘２’から一つ前の値‘４’が減算され、減算器Ｂの出力は‘−２’となり、この‘−２’がＤＡＣ８に供給されてアナログ信号Ｃ（＝‘−２’）に変換される。この変換されたデジタル信号‘−２’は加算器１２で遅延回路１３の出力である一つ前の値‘４’と加算されて、デジタル信号Ｄ（＝‘２’）が出力される。

図４（ｂ）は、上記図４（ａ）説明を、矢印で説明したものであり、最初の入力Ａ（＝‘３’）で、セグメント素子０〜２がオンになり、次の入力Ａ（＝‘２’）で、セグメント素子２の位置を始点として、セグメント素子２、１がオンになることを示している。同様にして、次の入力Ａ（＝‘３’）が供給されると、今度はセグメント素子１を始点にして、セグメント素子１、２、３がオンになる。以下、同様な手順で繰り返される。

図４（ｃ）は、図３のＡ、Ｂ、Ｃ、Ｄの値の関係を示したものである。この図から入力デジタル信号Ａが途中の経過（Ｂ、Ｃ）には関係なく同じ値の出力デジタル信号Ｄに変換されるかが分かる。

次に、図５、図６は、図１に示す本発明の実施の形態例であるＮ次の信号帯域に直流成分を含まないＮ個のゼロ点を持つマルチバンドパスフィルタ（ＨＰフィルタ）を用いたときのΔΣ変調器のＤＷＡＤＡＣ４において、ポインタ６（図３のＨＰイメージブロック構成図）を複数個（例えば４個）備えた場合のイメージ構成例とその動作を説明するための図である。このＤＷＡＤＡＣ４のポインタ６はマルチバンドパスフィルタ２の中心周波数の数に合わせて設定され、このときのポインタの数はマルチバンドパスフィルタ２の次数Ｎに一致するようにＮ個設けられる。なお、ポインタ６を構成する一つひとつのＨＰブロックイメージ構成図は既に図３で説明したものと変わらないので説明を省き、その動作について、図６に基づいて説明する。

この図５に示される複数のＤＡＣ(I）〜(IV)には、入力されるデジタル信号が順番に供給される。すなわち、それぞれのＤＡＣ(I)〜(IV)の前段部分に配置されるデジタル微分回路７ａ〜７ｄには、スイッチ１４を介してデジタル入力Ａが供給される。そして、ＤＡＣ(I)〜(IV)の後段に接続されるアナログ積分回路９ａ〜９ｄはスイッチ１５を介して出力Ｄとして取り出される。例えば、図６に示されるように、デジタル入力として「４、２、６、５、５・・・」の順に入力デジタル信号が供給されると、ＤＡＣ(I)には、‘４’が供給され、ＤＡＣ(II)には‘２’が供給され、ＤＡＣ(III)には‘６’が供給され、ＤＡＣ(IV)には‘５’が供給される。次のデジタル入力‘５’は再びＤＡＣ(I)に供給されることになる。

図１に示されるＨＰフィルタ２の次数が定まり、このフィルタの通過帯域が決まると、ＤＷＡＤＡＣ４ではポインタ６の数がフィルタの次数と同じに設定される。ここでは、ＨＰフィルタ２の次数を４次として、ＤＷＡＤＡＣ４のポインタ６として用いられるＨＰブロック構成をフィルタの次数に合わせて4個用いることとする。

最初に、デジタル入力Ａに‘4’が入力されると、このデジタル入力Ａは、スイッチ１４を介してＤＡＣ(I) に供給されるので、図３及び図４で説明したように、ＤＡＣ(I)のセグメント素子０〜３がオンになる。次に、デジタル信号Ａ（＝‘２’）が入力されると、ＤＡＣ(II)のＨＰブロック構成に信号が入力され、そのセグメント素子０、１がオンになる。続いて、デジタル信号Ａ（＝‘６’）が入力されると、ＤＡＣ(III)のＨＰブロック構成に信号が入力され、そのセグメント素子０〜５がオンになる。更に、次のデジタル信号Ａ（＝‘５’）が入力されると、ＤＡＣ(IV)のＨＰブロック構成に信号が入力され、ＤＡＣ(IV)のセグメント素子０〜４がオンになる。

これでＤＡＣ(I)からＤＡＣ(IV)のすべてにデジタル信号が蓄積されたことになるが、次に入力されるデジタル信号Ａ（＝‘５’）は、最初の信号が入力されたＤＡＣ(I)に入力されることになる。このときＤＡＣ(I)は、図４（ａ）〜（ｃ）で説明したように動作するので、ＤＡＣ(I)ではセグメント素子３、２、１、０、７の順に5つのセグメント素子がオンになる。これはポインタで示された始点３から２、１、０と逆に進み、最後に７で停止したことと等価である。次に、ＤＡＣ(I)に入力信号が入った場合には、７が始点になることになる。

同様に、次にデジタル入力Ａ（＝‘３’）が供給されると、スイッチ１４を介してＤＡＣ(II)に入力され、セグメント素子１、０、７がオンになる。更に、デジタル入力‘７’が供給されると、ＤＡＣ(III)が作動して、5番目のセグメント素子を始点として、５、４、３、２、１、０、７がオンとなる。そして、次にデジタル信号Ａ（＝‘１’）が入力されると、ＤＡＣ(IV)のセグメント素子３だけがオンになる。次に、デジタル信号‘２’が入力されると、ＤＡＣ(I)に戻り、始点７から進んで、セグメント素子７、１がオンになる。このようにして複数のＨＰブロック構成であるＤＡＣ(I)〜(IV)が順次作動してデジタルアナログ変換処理が行われる。

図７（ａ）は、Ｎ次の信号帯域に直流成分を含まないＮ個のゼロ点を持つマルチバンドパスフィルタ（ＨＰフィルタ）の次数を‘４’（Ｎ＝４）として、ＤＷＡＤＡＣ４を4個のＤＡＣ(I)〜(IV)で構成した場合の出力スペクトラム（ｄＢ：出力／周波数）を示した図であり、図７（ｂ）はその時のＯＳＲ（Over sampling Ratio）に対するＳＮＲ（Signal Noise Ratio）の値を示した図である。図７（ｂ）において、（○）は非線形ノイズのない理想状態のＳＮＲを示し、（▽）は非線形ノイズがあってかつ通常のＤＡＣを用いた場合を示す。（×）は本実施の形態例におけるＤＷＡＤＡＣ４を用いた場合の例である。この図７（ｂ）から分かるように、本例のようにＤＷＡＤＡＣを用いた場合には、非線形ノイズがあっても、非線形ノイズがない場合（○）に極めて近いＳＮＲを示している。すなわち、Ｎ次の信号帯域に直流成分を含まないＮ個のゼロ点を持つマルチバンドパスフィルタ（ＨＰフィルタ）を有するマルチバンドパスΔΣ変調器において、フィードバックＤＡＣとして、DWA DACを用いることの有効性を確認することができる。

上述したように、図７はバンドパスフィルタの次数Ｎを‘４’としてシュミレーションしたものであるが、ｎ＝４はあくまでも一例であって、図８〜図１０にはＮを‘１’、‘２’、‘３’にした場合の出力スペクトラムとＳＮＲを示している。また、図１１〜図１４には、ｎの値が‘４’より大きい場合、すなわち‘５’、‘６’、‘７’、‘８’の場合を示している。何れの図を見ても、ＤＷＡＤＡＣを用いた場合には、非線形ノイズがノイズ・シェープされていることが分かる。

次に、本発明の第２の実施の形態例として、Ｎ次の信号帯域に直流成分を含むＮ個のゼロ点を持つマルチバンドパスフィルタ（以下、「ＬＰフィルタ」と略記する。）を用いた例について説明する。
図１５（ａ）は、Ｎ次の信号帯域に直流成分を含むＮ個のゼロ点を持つマルチバンドパスフィルタ２１を用いたときの、ＤＷＡＤＡＣを用いてアナログデジタル変換を行うようにしたマルチバンドパスΔΣ変調器のブロック構成図であり、図１５（ｂ）は、周波数帯域における信号周波数とノイズレベルの関係を示す図である。

この第２の実施の形態例では、図１５（ａ）に示されるように、入力されるアナログ信号Ｘ（Ｚ）は、減算器２０の一方の端子に供給され、ここで出力デジタル信号Ｙ（Ｚ）をアナログ信号に変換した値と減算される。この減算された値のアナログ信号が、Ｎ次の信号帯域に直流成分を含むＮ個のゼロ点を持つマルチバンドパスフィルタ２１（以下、便宜上「ＬＰフィルタ」と略記する。）通してマルチビットＡＤＣ２２に供給される。マルチビットＡＤＣ２２の出力はデジタル信号Ｙ（Ｚ）として出力されるとともに、ＤＷＡＤＡＣ２３に供給され、減算器２０の他方の端子にフィードバックされる。

ここで、Ｎ次の信号帯域に直流成分を含むＮ個のゼロ点を持つマルチバンドパスフィルタ２１の伝達関数は、フィルタの次数をＮとすると、Ｈ（Ｚ）＝Ｚ^―Ｎ／（１−Ｚ^―Ｎ）で表すことができるから、数式（１）にこれを代入することにより、数式（８）のように表現できる。

したがって、ＳＴＦ（Signal Transfer Function）とＮＴＦ（Noise Transfer Function）は、以下の数式（９）、（１０）に示す通りとなる。

数式（９）、（１０）においても、ＳＴＦとＮＴＦの和は‘１’となることは言うまでもない。この式（９）、（１０）において、ＳＴＦ＝１で、ＮＴＦ＝０となる複数の信号帯域の中心周波数ｆ_ｎは、ｆ_ｎ＝ｎｆ_ｓ／Ｎ（但し、ｎ＝０、１、２、・・・であり、ｆ_ｓはサンプリング周波数、Ｎはフィルタの次数）となる。
この図１５（ｂ）から、図１（ｂ）と同様に、信号帯域の中心周波数付近で量子化ノイズが著しく減少していることが分かる。

図１６は、図１５（a）に示されるＮ次の信号帯域に直流成分を含むＮ個のゼロ点を持つマルチバンドパスフィルタを用いたΔΣ変調器に利用される、ＤＷＡＤＡＣ２３のポインタ（ＤＷＡＤＡＣの構成は図２に示すものと同じ、但しポインタ６の構成が異なっている）を構成するＬＰイメージブロック構成図を示すものである。このＬＰイメージブロック構成図では、ＤＡＣ２５の前段にデジタル積分回路２４が設けられ、後段にアナログ微分回路２６が設けられる。

まず、入力デジタル信号Ａが、デジタル積分回路２４の加算器２７に供給される。この加算器２７には１つ前に入力されたデータが遅延回路２８を介して供給されて新たに入力されたデータとの足し算が行われる。この加算器２７と遅延回路２８を介したフィードックループによってデジタル積分回路２４が構成される。この積分されたデジタル信号Ｂは通常のデジタルアナログ変換器２５でアナログ信号Ｃに変換され、変換されたアナログ信号Ｃが減算器３０の一方の端子に供給される。またこのアナログ信号Ｃは遅延回路２９を介して減算器３０の他方の端子に要求される。減算器３０と遅延回路２９とからアナログ微分回路２６が構成されている。したがって、この減算器３０からのアナログ出力信号Ｄは入力されたデータから1つ前に入力されたデータが減算されたアナログ信号、つまり差分（微分）アナログ信号となる。

この回路の動作を図１７（ａ）〜図１７（ｃ）に基づいて説明する。図１７（ａ）はＤＡＣのセグメント素子が無限に存在するときの図であり、図１７（ｂ）はＤＡＣのセグメント素子が8個からなる場合である。この場合は、一巡すると元に戻るＬＰアルゴリズムが実行される。ここでは、デジタル入力Ａとして、‘３’が連続して供給される場合を考えている。最初に、デジタル入力Ａとして‘３’が与えられると、そのとき遅延回路２８の出力は‘０’であるから加算器２７の出力は‘３’のままとなる。したがって、ＤＡＣ素子０、１、２がオンになる（図１７（ａ）の‘＋’を参照）。次に、入力Ａに‘３’が供給されると、加算器２７の出力は遅延回路２８を介して既に蓄積されている‘３’に加算されて‘６’になり、ＤＡＣ２５からは‘６’がアナログ信号Ｃとして出力される。すなわち、ＤＡＣ２５を構成するセグメント素子０〜６がオンになる。

このＤＡＣ２５の出力Ｃは、アナログ微分回路を構成する減算器３０の一方の端子に供給され、同様に減算器３０の他方の端子には一つ前の値が遅延回路２９を介して供給される。このため、減算器３０から得られるアナログ出力Ｄは、入力される‘６’から既に蓄積されている‘３’を引いた値となり、‘３’になる。続いてデジタル入力Ａ（＝‘３’）が供給されると、1つ前の加算器２７の出力‘６’にこの新たに入力された‘３’が加えられるので、加算器２７の出力は‘９’になる。しかし、減算器３０において、このＤＡＣ２５のアナログ出力‘９’から1つ前の値‘６’が引き算されるので、アナログ出力Ｄとしては‘３’が得られる。このように、入力として順次‘３’が加えられると、アナログ出力としては常に‘３’が出力されるのであるが、ＤＡＣ２５のセグメント素子は、まずセグメント素子０〜２がオンになり、次にセグメント素子３〜５がオンになり、そして６〜８がオンになり、続いて９〜１１がオンになってという具合に無限に続いていく。

しかし、ＤＡＣ２５のセグメント素子を無限に備えることは不可能であるから、今仮に８個のセグメント素子を備えたＤＡＣを用いたとして、３番目の６〜８をオンにする際に、セグメント素子をリセットして戻すようにする。つまり、３番目の入力‘３’では、６、７、０のセグメントがオンになるようにする。これを示したのが図１７（ｂ）である。したがって、４番目のデジタル入力Ａ‘３’が加えられると、セグメント素子１〜３がオンすることになる。この方法で８つのセグメントを入力デジタル信号の値の分だけ順次オンしていくのである。この方法は、ＤＡＣ２５を構成するセグメント素子をリング状に構成して順番にオンしていくことで実現することができる。図１７（ｃ）は、図１６に示すＬＰブロック構成図のＡ、Ｂ、Ｃ、Ｄの値の関係を示したものである。この図から入力デジタル信号Ａは、途中の経過（Ｂ、Ｃ）には無関係に同じ値のデジタル信号出力Ｄに変換されることが分かる。

図１８、図１９は、図１５に示す本発明の第２の実施の形態例であるＮ次の信号帯域に直流成分を含むＮ個のゼロ点を持つマルチバンドパスフィルタを用いたΔΣ変調器のＤＷＡＤＡＣにおいて、ポインタを複数個（例えば４個）備えた場合のイメージブロック構成図とその動作説明図である。このＤＷＡＤＡＣ２３でも、ＤＷＡＤＡＣ２３を構成するポインタは、マルチバンドパスフィルタ２１の中心周波数に合わせて並列に設定され、そのときのポインタの数はマルチバンドパスフィルタ２１の次数Ｎに合わせてＮ個が用意される。ここのＬＰブロックイメージ構成図については、既に図１６と図１７に基づいて説明しているので、説明を省き、複数個（４個）用いた場合の動作について、図１９に基づいて説明する。

この図１８に示される複数のＤＡＣ(I)〜(IV)には、入力されるデジタル信号が順番に供給される。すなわち、それぞれのＤＡＣ(I)〜(IV)の前段部分に配置されるデジタル積分回路２４ａ〜２４ｄには、スイッチ３１を介してデジタル入力Ａが供給される。そして、ＤＡＣ(I)〜(IV)の後段に接続されるアナログ微分回路２６ａ〜２６ｄはスイッチ３２と接続され、このスイッチ３２を介してＤＡＣ(I)〜ＤＡＣ(II)からのアナログ出力Ｃがアナログ出力Ｄとして取り出される。例えば、図１９に示されるように、デジタル入力Ａとして「４、２、６、５、５・・・」の順に入力デジタル信号が供給されると、ＤＡＣ(I)には、‘４’が供給され、ＤＡＣ(II)には‘２’が供給され、ＤＡＣ(III)には‘６’が供給され、ＤＡＣ(IV)には‘５’が供給される。次のデジタル入力‘５’は再びＤＡＣ(I)に供給されることになる。これは、４個のＨＰブロック構成図で説明した場合（図５）と同じである。

図１５（ａ）に示されるＮ次の信号帯域に直流成分を含むＮ個のゼロ点を持つマルチバンドパスフィルタ（ＬＰフィルタ）２１の次数Ｎが定まり、このフィルタの通過帯域が決まると、ＤＷＡＤＡＣ２３ではポインタ（図２のポインタ６に相当する）の数がフィルタの次数Ｎと同じに設定される。ここでは、ＬＰフィルタ２１の次数Ｎを４次として、ＤＷＡＤＡＣ２３のポインタとして用いられるＬＰブロックイメージ構成をフィルタの次数に合わせて4個用いることとする。

最初に、デジタル入力Ａに‘4’が入力されると、このデジタル入力Ａは、スイッチ３１を介してＤＡＣ(I)に供給されるので、図１６及び図１７で説明したのと同様に、図１９で示すように、ＤＡＣ(I)のセグメント素子０〜３がオンになる。次に、デジタル信号Ａ（＝‘２’）が入力されると、ＤＡＣ(II)のＬＰブロック構成に信号が入力され、そのセグメント素子０、１がオンになる。続いて、デジタル信号Ａ（＝‘６’）が入力されると、ＤＡＣ(III)のＬＰブロック構成に信号が入力され、そのセグメント素子０〜５がオンになる。更に、次のデジタル信号Ａ（＝‘５’）が入力されると、ＤＡＣ(IV)のＬＰブロック構成に信号が入力され、ＤＡＣ(IV)のセグメント素子０〜４がオンになる。

これでＤＡＣ(I)からＤＡＣ(IV)のすべてにデジタル信号が蓄積されたことになるが、次に入力されるデジタル信号Ａ（＝‘５’）は、最初の信号が入力されたＤＡＣ(I)に入力されることになる。このときＤＡＣ(I)のＬＰブロック構成は、図１７（ａ）〜（ｃ）で説明したように動作するので、ＤＡＣ(I)ではセグメント素子４、５、６、７、０の順に5つのセグメント素子がオンになる。これはポインタで示された始点３から４、５、６、７、と順方向に進み、最後に０に戻ることになる。次に、ＤＡＣ(I)に入力信号が入った場合には、この一番目のセグメント素子０が始点になることになる。

同様に、次にデジタル入力Ａ（＝‘３’）が供給されると、スイッチ３１を介してＤＡＣ(II)に入力され、セグメント素子２、３、４がオンになる。更に、デジタル入力‘７’が供給されると、ＤＡＣ(III)が作動して、5番目のセグメント素子を始点として、６、７、０、１、２、３、４がオンとなる。そして、次にデジタル信号Ａ（＝‘１’）が入力されると、ＤＡＣ(IV)のセグメント素子４が始点となってセグメント素子３だけがオンになる。次に、デジタル信号‘２’が入力されると、ＤＡＣ(I)に戻り、始点０から進んで、セグメント素子１、２がオンになる。このようにして複数のＬＰブロック構成であるＤＡＣ(I)〜(IV)が順次作動してデジタルアナログ変換処理が行われる。

図２０（ａ）は、図１５（ａ）に示す、Ｎ次の信号帯域に直流成分を含むＮ個のゼロ点を持つマルチバンドパスフィルタ２１の次数を‘４’（ｎ＝４）として、ＤＷＡＤＡＣ２３を4個のＤＡＣ(I)〜(IV)で構成した場合の出力スペクトラム（ｄＢ：出力／周波数）を示した図であり、図２０（ｂ）はその時のＯＳＲ（Over sampling Ratio）に対するＳＮＲの値を示した図である。図２０（ｂ）で、（○）は非線形ノイズのない理想状態のＳＮＲを示し、（▽）は非線形ノイズがあってかつ通常のＤＡＣを用いた場合を示す。（×）は本実施の形態例におけるＤＷＡＤＡＣを用いた場合の例である。この図２０（ｂ）から分かるように、本例のようにＤＷＡＤＡＣを用いた場合には、非線形ノイズがあっても、非線形ノイズがない場合（○）に近い値のＳＮＲを示している。すなわち、Ｎ次の信号帯域に直流成分を含むＮ個のゼロ点を持つマルチバンドパスフィルタ２１を用いたΔΣ変調器においても、フィードバックＤＡＣとして、DWA DACを用いることの有効性を確認することができた。

以上の説明では、図１５におけるマルチバンドパスフィルタの次数Ｎを‘４’としてシュミレーションした例を取り上げたが、Ｎ＝４はあくまでも一例であって、図２１〜図２３では‘Ｎ’を‘１’、‘２’、‘３’にした場合の出力スペクトラムとＳＮＲを示している。また、図２４〜図２７には、ｎの値が‘４’より大きい場合、すなわち‘５’、‘６’、‘７’、‘８’の場合を示している。何れの図を見ても、Ｎ次の信号帯域に直流成分を含むＮ個のゼロ点を持つマルチバンドパスフィルタを有するΔΣ変調器においても、直流成分を含まないマルチバンドパスフィルタを有するΔΣ変調器（図１参照）と同様、ＤＷＡＤＡＣを用いた場合には、非線形ノイズがノイズ・シェープされていることが分かる。

本発明のΔΣ変調器は、図２８（ａ）に示すような回路ブロック構成により実現することも可能である。
図２８（ｂ）〜（ｃ）は、ΔΣ変調器を構成する内部回路の非線形性によって信号周波数ｆ_inが信号帯域の中心周波数である、例えばｆ_ｓ／４からずれた場合についてのΔΣ変調器を説明するための図である。

図２８（ｂ）に示すように、上記の原因で入力信号周波数ｆ_in＝（ｆ_ｓ／４）−Δｆとなると、この信号帯域の中心周波数であるｆ_ｓ／４を中心に折り返したところにイメージ信号が発生する。そして、このイメージ信号が信号帯域内に入ってくるため、信号対雑音比（ＳＮＤＲ：Signal Noise Distortion Ratio）を劣化させるという問題を生じてしまうのである。この問題を解決するために信号帯域の中心周波数をｆ_ｓ／４以外のところ、例えばｆ_ｓ／６とする。図２８（ｃ）は、信号帯域の中心周波数をｆ_ｓ／６とした場合の図を示したものである。このように、信号帯域の中心周波数をｆ_ｓ／４以外のところに設定することにより、非線形性によるイメージ成分の折り返しは信号帯域の外に出るようになる。
このようなΔΣ変調器を実現するため、図２８（ａ）に示されるフィルタ３２の伝達関数Ｈ（Ｚ）を数式（１１）のように設定している。

図２８（ａ）に示される回路ブロック構成において、アナログ入力Ｘ（Ｚ）は、減算器３１の一方の端子に供給され、ここで減算器３１の他方の端子に供給されるＤＷＡマルチビットＤＡＣ３４のアナログ出力と減算される。減算器３１の出力はフィルタ３２に供給され、このフィルタ３２の処理を受けてマルチビットＡＤＣ３３に供給される。マルチビットＡＤＣ３３の出力はデジタル出力Ｙ（Ｚ）として取り出されるとともに、ＤＷＡマルチビットＤＡＣ３４に供給され、アナログ信号に変換される。

この伝達関数Ｈ（Ｚ）を用いることにより、信号帯域の中心周波数をｆ_ｓ／６とすることができる。

図２９は、図２８（ａ）に示したΔΣ変調器において、ｆ_ｓ／６（２Ｎ＝６）が中心周波数となるように構成したバンドパスフィルタにマルチバンドパスアルゴリズムを適用した場合のＤＷＡＤＡＣ３４の動作を説明するための図である。この例においては、ＤＷＡＤＡＣ３４のポインタはバンドパスフィルタ３２の中心周波数に合わせて並列に設定され、ポインタの数は、中心周波数ｆ_ｓ／６（２Ｎ＝６）の場合、３個が必要とされる。のこの場合のＤＷＡＤＡＣの動作は、図５に示すようなＤＡＣ(I)からＤＡＣ(III)が入力信号に応じて順番に切り替わると考えて説明することができる。このｆｓ／４以外に信号帯域の中心周波数があるバンドパスフィルタを用いた場合においても、図１（ａ）、図１５（ａ）に示されるマルチバンドパスフィルタを用いた場合のときと同様に、ＤＷＡＤＡＣを用いることができ、それによって非線形ノイズを減少させることが可能となる。

すなわち、入力信号が「４、２、６、５、５、３、７、１、２」の順に供給されると、最初、デジタル入力Ａに‘4’がＤＡＣ(I)に供給され、図２９に示すように、ＤＡＣ(I)のセグメント素子０〜３がオンになる。次に、デジタル信号Ａ（＝‘３’）が入力されると、ＤＡＣ(II)のセグメント素子０、１がオンになる。続いて、デジタル信号Ａ（＝‘６’）が入力されると、ＤＡＣ(III)のセグメント素子０〜５がオンになる。

そして、次のデジタル信号Ａ（＝‘５’）が入力されると、再びＤＡＣ(I)のセグメント素子がオンになるが、このとき、ＤＡＣ(I)ではセグメント素子３を始点として「３、２、１、０、７」の順番に５つのセグメント素子がオンになる。

更にデジタル信号‘５’が入力されると、ＤＡＣ(II)がオンになるが、ＤＡＣ(II)では、セグメント素子１が始点となって、図示の如く、「１、０、７、６、５」の順番にオンになっていく。次に、ＤＡＣ(III)に‘３’が入力される。ＤＡＣ(III)では、「５、４、３」の順にオンになる。続くデジタル信号入力‘７’は、ＤＡＣ(I)に、デジタル入力‘１’はＤＡＣ(II)に、デジタル入力‘２’はＤＡＣ(III)に供給され、同様に、図２９に示すような動作がなされる。

図３０は、図２８（ａ）に示されるような、信号帯域の中心周波数をｆ_ｓ／６にした場合のΔΣ変調器の出力スペクトラム（ｄＢ：出力／周波数）と、その時のＯＳＲ（Over sampling Ratio）に対するＳＮＲ（Signal Noise Ratio）の値を示した図である。図３０（ｂ）において、（○）は非線形ノイズのない理想状態のＳＮＲを示し、（▽）は非線形ノイズがあってかつ通常のＤＡＣを用いた場合を示す。（×）は本実施の形態例におけるＤＷＡＤＡＣ４を用いた場合の例である。この図３０（ｂ）から分かるように、本例のようにＤＷＡマルチビットＤＡＣを用いた場合には、非線形ノイズがあっても、非線形ノイズがない場合（○）に極めて近いＳＮＲを示している。すなわち、ＨＰポインタを３個用いた場合、数式（１１）で示される伝達関数Ｈ（Ｚ）を用いたバンドパスフィルタ３２を用いたバンドパスΔΣ変調器においても、フィードバックＤＡＣとして、DWA DACを用いることの有効性を確認することができる。

ここで、この図２８（ａ）に示される実施の形態では、信号帯域の中心周波数の例として、ｆｓ／６として説明したが、この中心周波数としてはｆｓ／６に限るものではなく、ｆｓ／４以外の周波数であれば任意のものでよい。また、ｆｓ／２以上、ｆｓ以下の中心周波数、例えば３ｆｓ／４、７ｆｓ／８などを信号帯域の中心周波数に用いると、低サンプリング周波数でのAD変換を実現できるという利点もある。この手法をサブサンプリングという。このサブサンプリング手法においても、前記のイメージ信号を回避する場合と同様にマルチバンドパスアルゴリズムのDWADACを用いることでDACの非線形性を低減させることが可能である。

また、図２８（ａ）に示されるバンドパスフィルタ３２の代わりに、例えば、数式（１２）で示される伝達関数のフィルタを用いると、キャリア選択可能なΔΣ変調器を実現することができる。これを実現したブロック構成図を図３１に示す。

なお、この数式（１２）で示される伝達関数を有するフィルタはあくまでも一例であって、設定する帯域に応じて適宜設計できることはいうまでもない。

図３１は、ΔΣ変調器のフィルタ部分の変更によりマルチバンドパスフィルタの信号帯域の中心周波数を選択したものである。このマルチバンドパスΔΣ変調器では、例えばHPフィルタとして8次のフィルタを用いた場合、ｆｓ／１６、３ｆｓ／１６、５ｆｓ／１６、７ｆｓ／１６を信号帯域の中心周波数を持つキャリアの選択が可能である。

まず、何故、信号帯域の中心周波数を特定の周波数だけに選択するキャリア選択が必要であるかを説明する。一般に、通信に用いるΔΣ変調器では伝送路の影響により使用することが難しい帯域が発生し、この使用しない帯域に対してノイズ・シェープしてしまうという問題が起こりうる。このため、信号に対して量子化ノイズが一定に発生するΔΣ変調器では、この使用しない帯域に対しての無駄なノイズ・シェープが他の帯域内でのＳＮＲ（Signal Noise Ratio）の劣化に繋がってしまうという不都合が生じる。この問題を解決するためフィルタ部分の信号帯域の中心周波数を例えばｆｓ／１６、５ｆｓ／１６、７ｆｓ／１６という形で選択することにより、使用しない帯域（例えば、中心周波数が３ｆｓ／１６の帯域）を消すことができる。このように、帯域の選択により、無駄なノイズ・シェープの回避を行うことができ、選択した帯域内でのノイズ・シェープの効果を大きくすることが可能となる。

図３１に示される回路ブロック構成において、アナログ入力Ｘ（Ｚ）は、減算回路３５の一方の端子に供給され、ここで減算回路３５の他方の端子に供給されるＤＷＡマルチビットＤＡＣ３８のアナログ出力と減算される。減算回路３５の出力は、数式（１２）で示される伝達関数を有するフィルタ３６に供給され、このフィルタ３６の処理を受けてマルチビットＡＤＣ３７に供給される。マルチビットＡＤＣ３７の出力はデジタル出力Ｙ（Ｚ）として取り出されるとともに、ＤＷＡマルチビットＤＡＣ３８に供給され、アナログ信号に変換される。

この第４の実施形態に示したΔΣ変調器においては、ｆ_ｓ／１６、５ｆ_ｓ／１６、７ｆ_ｓ／１６が中心周波数となるように選択したマルチバンドパスフィルタにマルチバンドパスアルゴリズムを適用している。この場合のＤＷＡＤＡＣ３８としては、図５に示すようなＤＡＣが、ＤＡＣ(I)からＤＡＣ(VIII)までの８個必要とされ、この８個のポインタが入力信号に応じて順番に切り替わる。この実施形態の場合にもＤＷＡＤＡＣ３８を構成するポインタはマルチバンドパスフィルタ３６の中心周波数に合わせて並列に設定される。このように、この中心周波数を選択したマルチバンドパスフィルタにおいても、図１（ａ）、図１５（ａ）に示されるマルチバンドパスフィルタを用いた場合と同様に、ＤＷＡＤＡＣを用いることができ、それによって非線形ノイズを減少させることが可能となる。
なお、この実施形態では２Ｎ＝１６として、中心周波数がｆ_ｓ／１６、５ｆ_ｓ／１６、７ｆ_ｓ／１６が中心周波数となるように選択したマルチバンドパスフィルタを用いた場合について説明したが、一般的には（2ｎ+1）ｆｓ／２Ｎにおいて、ｎ＝０、１、２、３、・・・とフィルタの次数Ｎとは任意に設定可能である。本例の場合のように、Ｎ＝８とし、ｎ＝０、２、３、として、ｎ＝１となる中心周波数３ｆｓ／１６を中心周波数とする信号帯域を利用しないようにしたのはあくまでも一つの例であって、それに限定されるものではない。

図３２は、ＤＷＡＤＡＣ３８に８個のポインタを用いた場合の動作を説明するための図である。まず、ＤＷＡＤＡＣ３８にデジタル入力が「４、２、６、５、５、３、７、１、２」の順に供給されるものとする。最初、デジタル入力Ａに‘4’がＤＡＣ(I)に供給され、ＤＡＣ(I)のセグメント素子０〜３がオンになる。次に、デジタル信号Ａ（＝‘３’）が入力されると、ＤＡＣ(II)のセグメント素子０、１がオンになる。続いて、デジタル信号Ａ（＝‘６’）が入力されると、ＤＡＣ(III)のセグメント素子０〜５がオンになる。

同様に、「５、５、３、７、１」のデジタル信号が、ＤＡＣ(IV)からＤＡＣ(VIII)に順次供給される。これでデジタル入力がＤＡＣ(I)からＤＡＣ(VIII)まで一巡して入力したことになるので、次のデジタル入力‘２’は、ＤＡＣ(I)に戻って供給される。図３２に示されるように、ＤＡＣ(I)には、すでに‘４’が入力され、ＤＡＣ(I)はそのセグメント素子０〜３がオンになっていて、ポインタはセグメント素子３をさしているので、デジタル入力‘２’に対しては、セグメント素子３を始点として、セグメント素子２がオンになる。つまり、ＤＡＣ(I)は前回の入力の方向とは逆の方向にオンになる。続く入力に対しては、図示されていないが、ＤＡＣ(II)が同様に動作し、順次ＤＡＣ(VIII)まで繰り返される。このように８個のポインタが順次作動することにより、ＤＷＡＤＡＣ３８の動作が実行される。これにより、マルチビットＤＡＣの性質上避けられない非線形ノイズ（δノイズ）が抑制されることになる。

図３３は、図３１に示したΔΣ変調器において、ｆ_ｓ／１６、５ｆ_ｓ／１６、７ｆ_ｓ／１６（２Ｎ＝１６）が中心周波数となるように構成したマルチバンドパスフィルタにHPアルゴリズムポインタを８個適用した場合のΔΣ変調器の出力スペクトラム（ａ）（ｄＢ：出力／周波数）と、その時のＯＳＲに対するＳＮＲ（ｂ）の値を示した図である。図３２（ｂ）において、（○）は非線形ノイズのない理想状態のＳＮＲを示し、（▽）は非線形ノイズがあってかつ通常のＤＡＣを用いた場合を示す。（×）は本実施の形態例におけるＤＷＡＤＡＣ３８を用いた場合の例である。この図３２（ｂ）から分かるように、本例のようにＤＷＡマルチビットＤＡＣを用いた場合には、非線形ノイズがあっても、非線形ノイズがない場合（○）に極めて近いＳＮＲを示している。すなわち、信号帯域を選択したマルチバンドパスフィルタ３６を用いたマルチバンドパスΔΣ変調器においても、フィードバックＤＡＣとして、DWA DACを用いることの有効性を確認することができる。

以上、本発明のΔΣ変調器に対して、Ｎ次の信号帯域に直流成分を含まないＮ個のゼロ点を持つマルチバンドパスフィルタを有するフィルタ（ＨＰフィルタ）を用いた場合と、Ｎ次の信号帯域に直流成分を含むＮ個のゼロ点を持つマルチバンドパスフィルタ（ＬＰフィルタ）を用いた場合について説明した。
また、信号帯域の中心周波数をｆ_ｓ／４とは異なるｆ_ｓ／６とした場合のΔΣ変調器についても説明した。しかしながら、本発明は、ここで説明した実施の形態に限定されるものではなく、請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、種々の変更事例を含むものであることは言うまでもない。

引用符号の説明

１、１０、２０，３０、３１、３５・・・減算器、２・・・Ｎ次の信号帯域に直流成分を含まないＮ個のゼロ点を持つマルチバンドパスフィルタ（ＨＰフィルタ）、３、２２、３３、３７・・・アナログデジタル変換器（ＡＤＣ）、４、２３、３４、３８・・・重み付けデジタルアナログ変換器（ＤＷＡＤＡＣ）、５、８、２５・・・デジタルアナログ変換器（ＤＡＣ）、６・・・ポインタ、７、２６・・・デジタル微分回路（フィルタ）、
９、２４・・・デジタル積分回路（フィルタ）、１１、１３、２８、２９・・・遅延回路、１２、２７・・・加算器、２１・・・Ｎ次の信号帯域に直流成分を含むＮ個のゼロ点を持つマルチバンドパスフィルタ（ＬＰフィルタ）、３２・・・バンドパスフィルタ

Claims (12)

1. アナログ信号が供給される減算回路と、
   該減算回路の出力が供給されるＮ個のゼロ点を持つマルチバンドパスフィルタと、
   該Ｎ個のゼロ点を持つマルチバンドパスフィルタの出力が供給され、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
   該アナログデジタル変換回路からのデジタル出力をアナログ信号に変換して前記減算回路にフィードバックするデジタルアナログ変換回路からなるΔΣ変調器において、
   前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を供給す重み付けポインタを、前記マルチバンドパスフィルタの中心周波数に合わせて並列に
   設けることを特徴とするΔΣ変調器。
2. 前記重み付けポインタは前記マルチバンドフィルタの次数Ｎに対応してＮ個のポインタからなることを特徴とする請求の範囲１に記載のΔΣ変調器。
3. 前記Ｎ個のゼロ点を持つマルチバンドパスフィルタはＮ次の信号帯域に直流成分を含まないマルチバンドパスフィルタであることを特徴とする請求項１又は２に記載のΔΣ変調器。
4. 前記Ｎ個のゼロ点を持つマルチバンドパスフィルタの伝達関数Ｈ（Ｚ）は、次式で表されることを特徴とする請求項３に記載のΔΣ変調器。
   Ｈ（Ｚ）＝−Ｚ^―Ｎ／（１＋Ｚ^―Ｎ）
5. 前記Ｎ個のゼロ点を持つマルチバンドパスフィルタはＮ次の信号帯域に直流成分を含むマルチバンドパスフィルタであることを特徴とする請求項１又は２に記載のΔΣ変調器。
6. 前記Ｎ個のゼロ点を持つマルチバンドパスフィルタの伝達関数Ｈ（Ｚ）は、次式で表されることを特徴とする請求項５に記載のΔΣ変調器。
   Ｈ（Ｚ）＝Ｚ^―Ｎ／（１−Ｚ^―Ｎ）
7. アナログ信号が供給される減算回路と、
   該減算回路の出力が供給されるバンドパスフィルタと、
   該バンドパスフィルタの出力が供給され、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
   該アナログデジタル変換回路からのデジタル出力をアナログ信号に変換して前記減算回路にフィードバックするデジタルアナログ変換回路からなるΔΣ変調器において、
   前記バンドパスフィルタは、サンプリング周波数をｆｓとして、そのフィルタ部分の信号帯域の中心周波数がｆ_ｓ／４以外の中心周波数を持つように設定され、
   前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を供給す重み付けポインタを、前記バンドパスフィルタの中心周波数に合わせて並列に
   設けることを特徴とするΔΣ変調器。
8. 前記バンドパスフィルタの信号帯域の周波数はｆ_ｓ／６であり、伝達関数Ｈ（Ｚ）は、次式で表されることを特徴とする請求項７に記載のΔΣ変調器。
   Ｈ（Ｚ）＝−Ｚ^−２／（１−Ｚ^−１＋Ｚ^−２）
9. 前記重み付けポインタは３個のポインタで形成される請求項８に記載のΔΣ変調器。
10. アナログ信号が供給される減算回路と、
    該減算回路の出力が供給されるマルチバンドパスフィルタと、
    該マルチバンドパスフィルタの出力が供給され、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
    該アナログデジタル変換回路からのデジタル出力をアナログ信号に変換して前記減算回路にフィードバックするデジタルアナログ変換回路からなるΔΣ変調器において、
    前記マルチバンドパスフィルタの信号帯域の中心周波数は、サンプリング周波数をｆ_ｓとして、そのフィルタ部分の信号帯域の中心周波数がｆ_ｓ／４以外の中心周波数であって、かつ信号帯域の中心周波数を（2ｎ+1）ｆ_ｓ／２Ｎまたはｎｆ_ｓ／Ｎとしたとき、ｎが特定値とならない中心周波数となるように構成され、
    前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を供給す重み付けポインタを、前記マルチバンドフィルタの信号帯域の中心周波数に合わせて並列に
    設けることを特徴とするΔΣ変調器。
11. 前記マルチバンドパスフィルタの信号帯域の中心周波数は、ｆ_ｓ／１６、５ｆ_ｓ／１６、７ｆ_ｓ／１６（２Ｎ＝１６）が中心周波数となるように構成され、該マルチバンドパスフィルタの伝達関数Ｈ（Ｚ）は、次式で表されることを特徴とする請求項１０に記載のΔΣ変調器。
    H(Z)＝−Z^{− 6}／{(1−2AZ^−１＋Z^−２)(1−2BZ^−１＋Z^−２)(1−2CZ^−１＋Z^−２)}
    （但し、A=cos22.5°、Ｂ=cos112.5°、Ｃ=cos157.5°とする。）
12. 前記重み付けポインタは８個のポインタで形成されることを特徴とする請求項１１に記載のΔΣ変調器。

Images