JP2013187696A - Δσａｄ変換器および信号処理システム - Google Patents

Abstract

【課題】内部ＡＤ変換器の低消費電力化を達成することが可能なΔΣＡＤ変換器および信号処理システムを提供することにある。
【解決手段】フィードバック系において内部ＡＤ変換器の出力コードに対してデータ加重平均化（ＤＷＡ）処理を行い、処理後のデータを内部ＤＡ変換器に出力するＤＷＡ回路を有し、ＤＷＡ回路は、データシフタと、ポインタ部と、を含み、データシフタは、内部ＡＤ変換器のｎ値の出力コードをポインタ部が示す初期値でソートしなおす機能を含み、記ポインタ部は、内部ＡＤ変換器の出力コードの初期値を更新するポインタを有し、ポインタの動作速度を遅くして初期値の更新を間引く機能を含む。
【選択図】図５

Description

本技術は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等の信号処理系に応用されるΔΣ変調技術に基づくΔΣＡＤ（アナログデジタル）変換器および信号処理システムに関するものである。

図１は、ΔΣＡＤ変換器の基本的な構成を示すブロック図である。

ΔΣＡＤ変換器１０は、フィルタ部１１と、たとえば１〜５ビット（bit）の分解能のＡＤ変換器１２と、ＡＤ変換器１２と同じビット数のＤＡ（デジタルアナログ）変換器１３と、入力段の減算器１４により構成される。
ΔΣＡＤ変換器１０は、フィードバックを用いたシステムであるため、回路の非線形性、ノイズが圧縮され、高分解を実現することができる。

しかしながら、ΔΣＡＤ変換器１０は、アナログ入力部に近い部分ほど、回路の非線形、ノイズを圧縮することができないため、フィルタ部１１の入力回路と内部ＤＡ変換器１３には高い線形性と低ノイズが求められる。
特に、ＤＡ変換器１３の非線形性はノイズフロアを増加させる要因になるため、１ビット以外のＡＤ変換器を使用する場合は、ＤＡ変換器１３の線形性を確保することが重要になる。

換言すると、多ビットのΔΣＡＤ変換器において、内部ＤＡ変換器１３の素子値ミスマッチが原因となって歪みが生じる問題がある。

マルチビット（Multi bit）ＤＡ変換器の線形性を改善する手法として非特許文献１に開示されたデータ加重平均化（Data Weighted Averaging（以下ＤＷＡ））という技術が知られている。
このＤＷＡ技術は、内部ＤＡ変換器の素子をランダムにかつ全素子を均等に使うためにフィードバックのデジタルコードのビットをシフトさせる技術である。

図２は、ＤＷＡにおける素子の選ばれ方を、４値のＤＡ変換器を例にして示す図である。

内部ＡＤ変換器の出力が時系列に１→２→４→３→１となる場合はＤＡ変換器の素子は（１番目）→（２番目と３番目）→（全素子）→（４番目と１番目と２番目）→（３番目）の通り全ての素子が順番に使われる。

図３は、内部ＡＤ変換器およびＤＷＡ回路を示すブロック図である。

図３において、Ｑｎはｎ値の量子化器（図１の内部ＡＤ変換器１２に相当）を表しており、アナログ入力信号(Ｖｉｎ)をｎ値のデジタルコードに変換している。
ＤＷＡの動作はデータシフタ（Data Shifter）１５とポインタ（Pointer）１６で実現されている。
データシフタ１５はｎ値のデータ（サーモメーターコード：Thermometer Code）をポインタ１６の示す初期値でソートしなおす機能を持ち、具体的にはスイッチのマトリックス等で実現される。
また、ポインタ１６は内部ＡＤ変換器１２の出力に応じてサーモメーターコードの初期値を更新していく機能を有している。
図３の構成では、内部ＡＤ変換器１２とポインタ１６の動作クロックは同じ周波数となっている。

Linearity Enhancement of Multibit ΔΣA/D and D/A Converters Using Data Weighted Averaging, Rex T. Baird and Terri S. Fiez, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II: ANALOG AND DIGITAL SIGNAL PROCESSING VOL.42, NO.12, DECEMBER 1995

ところで、図３において、データシフタ１５は、入出力をつなぎ替えているだけなので遅延量は小さい。
一方でポインタ１６の遅延量は無視できる値ではなく、内部ＡＤ変換器１２に入力が入ってから出力が得られるまでの遅延がポインタ１６で決まってしまう。

ΔΣ変調器において内部ＡＤ変換器の遅延量は変調器全体の安定性にかかわる。
したがって、安定動作を保証しようとすると内部ＡＤ変換器の遅延量を抑えるためにポインタブロック内部のセルだけでなく、内部ＡＤ変換器本体の動作速度も上げなければならなくなり消費電力が増大するという不利益がある。

本技術は、内部ＡＤ変換器の低消費電力化を達成することが可能なΔΣＡＤ変換器および信号処理システムを提供することにある。

本技術の第１の観点のΔΣＡＤ変換器は、供給されるアナログ信号をクロックに同期してデジタル信号に変換するｎビットの内部アナログデジタル（ＡＤ）変換器と、上記内部ＡＤ変換器のフィードバック系においてデジタル信号をアナログ信号に変換し、当該アナログ信号を上記内部ＡＤ変換器の入力側に帰還させる少なくとも一つのｎビットの内部デジタルアナログ（ＤＡ）変換器と、上記フィードバック系において上記内部ＡＤ変換器の出力コードに対してデータ加重平均化（ＤＷＡ）処理を行い、処理後のデータを上記内部ＤＡ変換器に出力するＤＷＡ回路と、を有し、上記ＤＷＡ回路は、データシフタと、ポインタ部と、を含み、上記データシフタは、上記内部ＡＤ変換器のｎ値の出力コードを上記ポインタ部が示す初期値でソートしなおす機能を含み、上記ポインタ部は、上記内部ＡＤ変換器の出力コードの初期値を更新するポインタを有し、上記ポインタの動作速度を遅くして初期値の更新を間引く機能を含む。

本技術の第２の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するΔΣアナログデジタル（ＡＤ）変換器を有し、上記ΔΣＡＤ変換器は、供給されるアナログ信号をクロックに同期してデジタル信号に変換するｎビットの内部ＡＤ変換器と、上記内部ＡＤ変換器のフィードバック系においてデジタル信号をアナログ信号に変換し、当該アナログ信号を上記内部ＡＤ変換器の入力側に帰還させる少なくとも一つのｎビットの内部デジタルアナログ（ＤＡ）変換器と、上記フィードバック系において上記内部ＡＤ変換器の出力コードに対してデータ加重平均化（ＤＷＡ）処理を行い、処理後のデータを上記内部ＤＡ変換器に出力するＤＷＡ回路と、を有し、上記ＤＷＡ回路は、データシフタと、ポインタ部と、を含み、上記データシフタは、上記内部ＡＤ変換器のｎ値の出力コードを上記ポインタ部が示す初期値でソートしなおす機能を含み、上記ポインタ部は、上記内部ＡＤ変換器の出力コードの初期値を更新するポインタを有し、上記ポインタの動作速度を遅くして初期値の更新を間引く機能を含む。

本技術によれば、内部ＡＤ変換器の低消費電力化を達成することができる。

ΔΣＡＤ変換器の基本的な構成を示すブロック図である。 ＤＷＡにおける素子の選ばれ方を、４値のＤＡ変換器を例にして示す図である。 内部ＡＤ変換器およびＤＷＡ回路を示すブロック図である。 本実施形態に係るΔΣＡＤ変換器の基本的な構成を示すブロック図である。 本実施形態に係る内部ＡＤ変換器およびＤＷＡ回路を示すブロック図である。 本実施形態に係るＤＷＡ回路においてポインタの動作速度を遅くして初期値の更新を間引く構成例を示すブロック図である。 本技術を適用した連続時間系２次３ビット(７値)低域通過型ΔΣＡＤ変換器（変調器）を示す図である。 本技術を適用した信号処理システムとしての受信装置の構成例を示すブロック図である。

以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．ΔΣＡＤ変換器の基本的構成
２．ΔΣＡＤ変換器の具体的構成例
３．信号処理システムとしての受信装置の構成例

＜１．ΔΣＡＤ変換器の基本的構成＞
図４は、本実施形態に係るΔΣＡＤ変換器の基本的な構成を示すブロック図である。

ΔΣＡＤ変換器１００は、フィルタ部１１０、多（ｎ）ビット、たとえば２〜５ビット（bit）の分解能をもつＡＤ変換器（内部ＡＤ変換器）１２０、およびＡＤ変換器と同じビット数のｎビットのＤＡ変換器（内部ＤＡ変換器）１３０を有する。
さらに、ΔΣＡＤ変換器１００は、データ加重平均化回路（ＤＷＡ回路）１４０、および入力段の減算器（または加算器）１５０を含んで構成される。
ΔΣＡＤ変換器１００は、フィードバックを用いたシステムであるため、回路の非線形性、ノイズが圧縮され、高分解を実現することができる。

内部ＡＤ変換器１２０はｎビットの量子化器Ｑｎとして機能する。
そして、フィードバック系ＦＤＢにおいて、ｎビットの内部ＡＤ変換器１２０の出力とｎビットの内部ＤＡ変換器１３０の入力との間にＤＷＡ回路１４０が配置されている。

フィルタ部１１０は、減算器１５０から供給されるアナログ信号をフィルタリングし、そのアナログ信号を内部ＡＤ変換器１２０に出力する。
内部ＡＤ変換器１２０は、フィルタ部１１０の出力信号をクロックＣＫに同期してデジタル信号に変換し、デジタル信号を外部に出力し、かつフィードバック系ＦＤＢに配置されたＤＷＡ回路１４０に出力する。
内部ＤＡ変換器１３０は、フィードバック系ＦＤＢにおいてＤＷＡ回路１４０によりデータ加重平均化されて、内部ＤＡ変換器の素子ミスマッチに起因する歪み特性劣化が改善されたデジタル信号をアナログ信号に変換する。内部ＤＡ変換器１３０は、そのアナログ信号を減算器１５０に出力する。
減算器１５０は、入力アナログ信号から内部ＤＡ変換器１３０の出力信号を減算し、そのアナログ信号をフィルタ部１１０に供給する。

本実施形態のΔΣＡＤ変換器１００は、多ビットの内部ＡＤ変換器１２０を使用した場合にも、内部ＤＡ変換器１３０の歪み特性劣化を改善することができ、しかも内部ＡＤ変換器１２０の低消費電力化を達成することができる。

次に、内部ＤＡ変換器１３０の素子ミスマッチに起因する歪み特性劣化を改善でき、しかも内部ＡＤ変換器１２０の低消費電力化を達成可能なＤＷＡ回路の構成および機能について説明する。

図５は、本実施形態に係る内部ＡＤ変換器およびＤＷＡ回路を示すブロック図である。

図５において、Ｑｎは図４の内部ＡＤ変換器１２０に相当するｎ値の量子化器を表しており、クロックＣＫに同期してアナログ入力信号(Ｖｉｎ)をｎ値のデジタルコードに変換する機能を有している。
量子化器Ｑｎの出力コードは、たとえばｎ値のサーモメーターコード（Thermometer Code）となっている。

ＤＷＡ回路１４０は、データシフタ（Data Shifter）１４１およびポインタ（Pointer）部１４２を含んで構成されている。

データシフタ１４１は、ｎ値のデータ（サーモメーターコード）をポインタ部１４２のポインタ１４２１が示す初期値でソートしなおす機能を持ち、具体的にはスイッチのマトリックス等で実現される。

ポインタ部１４２は、内部ＡＤ変換器１２０である量子化器Ｑｎの出力に応じてサーモメーターコードの初期値を更新するポインタ１４２１を有する。
そして、本実施形態のポインタ部１４２は、更新した初期値をデータシフタ１４１に出力するに際して、たとえばポインタ１４２１の動作速度を遅くして初期値の更新を間引いて行い、たとえば出力を遅延（Ｄｅｌａｙ）させる機能を有している。
たとえば、ポインタ部１４２は、ポインタ１４２１の更新を内部ＡＤ変換器の動作クロックＣＫよりレートを落として行う。
これにより、内部ＡＤ変換器本体の動作速度も上げることなく、内部ＡＤ変換器の低消費電力化を達成することが可能となっている。

図６は、本実施形態に係るＤＷＡ回路においてポインタの動作速度を遅くして初期値の更新を間引く構成例を示すブロック図である。

図６のＤＷＡ回路１４０Ａは、ポインタ部１４２Ａのポインタ１４２１を更新するためのクロックの供給ラインに１/Ｎ分周器１４２２を配置し、ポインタ１４２１の更新を内部ＡＤ変換器１２０の動作クロックＣＫよりレートを落として行うように構成されている。

比較回路として、図３の回路を例にすると、比較回路においては内部ＡＤ変換器の動作クロックと同じ周波数でＤＷＡ回路のポインタを動作させようとするため遅延量が問題となっている。
そこで、本実施形態においては、ＤＷＡ回路１４０Ａは、ポインタ１４２１のクロック供給ラインの入力側（手前）に分周器１４２２を配置して動作させるクロックを遅くすることでタイミングマージンを稼ぐことができるように構成されている。

本来、ＤＷＡの効果は内部ＤＡ変換器の素子値ミスマッチが原因で生じる歪み成分を雑音に変換し、その雑音のスペクトルに１次のハイパス特性を掛けることで十分に周波数が低い信号帯域内では高いＳＮＲを実現できるということである。
これはΔΣ変調器の雑音伝達特性と同じ特徴を有している。

本技術の副作用としてＤＷＡの動作周波数を１/ＮとしているのでちょうどΔΣ変調器のＯＳＲ(Over Sampling Ratio)を１/Ｎにした場合のノイズシェイピング特性の弱まり方と同様の現象が起こる。

＜２．ΔΣＡＤ変換器の具体的構成例＞
図７は、本技術を適用した連続時間系２次３ビット(７値)低域通過型ΔΣＡＤ変換器（変調器）を示す図である。
図７において、図４〜図６と同一構成部分は同一符号をもって表す。

図７のΔΣＡＤ変換器１００Ｂは、フィルタ部１１０Ｂに対応する部分に初段積分器１１１および２段目積分器１１２が配置されている。
初段積分器１１１は、演算増幅器（オペアンプ）ＯＰＡ１と、オペアンプＯＰＡ１の反転入力端子（―）に接続された抵抗素子Ｒ１と、オペアンプＯＰＡ１の出力と反転入力端子（−）間に接続されたキャパシタＣ１を含んで構成されている。
そして、オペアンプＯＰＡ１の反転入力端子（−）と抵抗素子Ｒ１とキャパシタＣ１との接続部により加算器（減算器）１５１が形成されている。
２段目積分器１１２は、演算増幅器（オペアンプ）ＯＰＡ２と、オペアンプＯＰＡ２の反転入力端子（―）に接続された抵抗素子Ｒ２と、オペアンプＯＰＡ２の出力と反転入力端子（−）間に接続されたキャパシタＣ２を含んで構成されている。
そして、オペアンプＯＰＡ２の反転入力端子（−）と抵抗素子Ｒ２とキャパシタＣ２との接続部により加算器（減算器）１５２が形成されている。

内部ＡＤ変換器１２０Ｂは、３ビット７値の量子化器Ｑ７として配置されている。
内部ＤＡ変換器１３０Ｂは、初段積分器１１１の入力部にアナログデータを帰還させる第１のＤＡＣ１３１と、２段目積分器１１２の入力部にアナログデータを帰還させる第２のＤＡＣ１３２が配置されている。
ＤＷＡ回路１４０Ｂは、基本的に図６と同様の構成を有する。ただし、ここでは分周器１４２２Ｂの１/Ｎが１/２となっている。

ΔΣＡＤ変換器（変調器）１００Ｂは、フィードバック型で構成されており各積分器の入力端子に電流で帰還をかけることで変調器の安定化を図っている。
また、ＤＷＡ回路１４０Ｂのポインタ１４２１に供給するクロックラインには入力側（手前）に１/２分周器１４２２Ｂを挿入し量子化器Ｑ７本体を動作させるクロックＣＫの半分の周波数としている。

本技術はΔΣＡＤ変換器（変調器）内部の量子化器が多値で構成されていれば連続時間であろうと、スイッチトキャパシタを用いた離散時間型であろうといかなる変更を加えることなく適用できる。
同様に、ΔΣＡＤ変換器（変調器）の構成（フィードバックまたは、フィードフォワードまたは両用）や次数やＤＡ変換器の回路トポロジーに関係なく本技術を用いることが可能である。

このΔΣＡＤ変換器は、たとえばテレビジョン放送信号の受信装置に適用することが可能である。

＜３．信号処理システムとしての受信装置の構成例＞
図８は、本技術を適用した信号処理システムとしての受信装置の構成例を示すブロック図である。

受信装置２００は、アンテナ２１０、フロントエンド部２２０、ΔΣＡＤ変換器２３０、および復調部２４０を有する。なお、アンテナ２１０およびフロントエンド部２２０により信号受信部が形成される。
ΔΣＡＤ変換器２３０には、図４や図７に示すΔΣＡＤ変換器が採用される。
なお、ここでは通信機の受信装置の信号処理システムを例示しているが、本技術のΔΣＡＤ変換器は、他の信号処理システム、オーディオ機器や医療計測器等の信号処理システムにも適用することが可能である。

受信装置２００は、アンテナ２１０で受信したテレビジョン放送信号を、フロントエンド部２２０で、不要成分の除去、低雑音増幅器で増幅後、局部発振器の発振信号に基づく信号を用いてミキサで中間周波信号の抽出が行われる。
このフロントエンド部２２０によるアナログ信号がΔΣＡＤ変換器２３０でデジタル信号に変換され、復調部２４０に供給される。
そして、復調部２４０で映像信号および音声信号が復調されて、図示しない表示系、あるいは録画系に出力される。

この受信装置２００によれば、高精度にデジタル放送信号を得ることができる。

以上説明したように、本実施形態によれば、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用されるΔΣＡＤ変換器において次の特徴を有する。
内部ＤＡ変換器の素子ミスマッチに起因する歪み特性劣化対策のＤＷＡ回路においてポインタの更新を間引くことによってＤＷＡ内部のタイミングマージンをとり、これによりΔΣＡＤ変換器（変調器）の内部ＡＤ変換器の低消費電力化が可能となる。

なお、本技術は以下のような構成をとることができる。
（１）供給されるアナログ信号をクロックに同期してデジタル信号に変換するｎビットの内部アナログデジタル（ＡＤ）変換器と、
上記内部ＡＤ変換器のフィードバック系においてデジタル信号をアナログ信号に変換し、当該アナログ信号を上記内部ＡＤ変換器の入力側に帰還させる少なくとも一つのｎビットの内部デジタルアナログ（ＤＡ）変換器と、
上記フィードバック系において上記内部ＡＤ変換器の出力コードに対してデータ加重平均化（ＤＷＡ）処理を行い、処理後のデータを上記内部ＤＡ変換器に出力するＤＷＡ回路と、を有し、
上記ＤＷＡ回路は、
データシフタと、ポインタ部と、を含み、
上記データシフタは、
上記内部ＡＤ変換器のｎ値の出力コードを上記ポインタ部が示す初期値でソートしなおす機能を含み、
上記ポインタ部は、
上記内部ＡＤ変換器の出力コードの初期値を更新するポインタを有し、
上記ポインタの動作速度を遅くして初期値の更新を間引く機能を含む
ΔΣＡＤ変換器。
（２）上記ポインタ部は、
上記ポインタの更新を上記内部ＡＤ変換器の動作クロックよりレートを落として行う
上記（１）記載のΔΣＡＤ変換器。
（３）上記ポインタ部は、
上記内部ＡＤ変換器の動作クロックの周波数を分周して上記ポインタに動作クロックとして供給する分周器を含む
上記（２）記載のΔΣＡＤ変換器。
（４）供給されるアナログ信号をフィルタリングして上記内部ＡＤ変換器に入力するフィルタ部を有し、
上記内部ＤＡ変換器は、
変換後のアナログ信号を上記フィルタ部の入力部に帰還させる
上記（１）から（３）のいずれか一に記載のΔΣＡＤ変換器。
（５）上記フィルタ部は、
少なくとも一段の積分器を含み、
上記内部ＤＡ変換器は、
変換後のアナログ信号を対応する上記積分器の入力部に帰還させる
上記（４）記載のΔΣＡＤ変換器。
（６）アナログ信号処理系からのアナログ信号をデジタル信号に変換するΔΣアナログデジタル（ＡＤ）変換器を有し、
上記ΔΣＡＤ変換器は、
供給されるアナログ信号をクロックに同期してデジタル信号に変換するｎビットの内部ＡＤ変換器と、
上記内部ＡＤ変換器のフィードバック系においてデジタル信号をアナログ信号に変換し、当該アナログ信号を上記内部ＡＤ変換器の入力側に帰還させる少なくとも一つのｎビットの内部デジタルアナログ（ＤＡ）変換器と、
上記フィードバック系において上記内部ＡＤ変換器の出力コードに対してデータ加重平均化（ＤＷＡ）処理を行い、処理後のデータを上記内部ＤＡ変換器に出力するＤＷＡ回路と、を有し、
上記ＤＷＡ回路は、
データシフタと、ポインタ部と、を含み、
上記データシフタは、
上記内部ＡＤ変換器のｎ値の出力コードを上記ポインタ部が示す初期値でソートしなおす機能を含み、
上記ポインタ部は、
上記内部ＡＤ変換器の出力コードの初期値を更新するポインタを有し、
上記ポインタの動作速度を遅くして初期値の更新を間引く機能を含む
信号処理システム。

１００，１００Ｂ・・・ΔΣＡＤ変換器、１１０，１１０Ｂ・・・フィルタ部、１１１・・・初段目積分器、１１２・・・２段目積分器、１２０，１２０Ｂ・・・ＡＤ変換器（内部ＡＤ変換器）、１３０，１３０Ｂ・・・ＤＡ変換器（内部ＡＤ変換器）、１３１・・・第１のＤＡＣ，１３２・・・第２のＤＡＣ、１４０・・・ＤＷＡ回路、１４１・・・データシフタ、１４２，１４２Ａ，１４２Ｂ・・・ポインタ部、１４２１・・・ポインタ、１４２２，１４２２Ａ，１４２２Ｂ・・・分周器、ＦＤＢ・・・フィードバック系、２００・・・受信装置、２３０・・・ΔΣＡＤ変換器。

Claims (6)

1. 供給されるアナログ信号をクロックに同期してデジタル信号に変換するｎビットの内部アナログデジタル（ＡＤ）変換器と、
   上記内部ＡＤ変換器のフィードバック系においてデジタル信号をアナログ信号に変換し、当該アナログ信号を上記内部ＡＤ変換器の入力側に帰還させる少なくとも一つのｎビットの内部デジタルアナログ（ＤＡ）変換器と、
   上記フィードバック系において上記内部ＡＤ変換器の出力コードに対してデータ加重平均化（ＤＷＡ）処理を行い、処理後のデータを上記内部ＤＡ変換器に出力するＤＷＡ回路と、を有し、
   上記ＤＷＡ回路は、
   データシフタと、ポインタ部と、を含み、
   上記データシフタは、
   上記内部ＡＤ変換器のｎ値の出力コードを上記ポインタ部が示す初期値でソートしなおす機能を含み、
   上記ポインタ部は、
   上記内部ＡＤ変換器の出力コードの初期値を更新するポインタを有し、
   上記ポインタの動作速度を遅くして初期値の更新を間引く機能を含む
   ΔΣＡＤ変換器。
2. 上記ポインタ部は、
   上記ポインタの更新を上記内部ＡＤ変換器の動作クロックよりレートを落として行う
   請求項１記載のΔΣＡＤ変換器。
3. 上記ポインタ部は、
   上記内部ＡＤ変換器の動作クロックの周波数を分周して上記ポインタに動作クロックとして供給する分周器を含む
   請求項２記載のΔΣＡＤ変換器。
4. 供給されるアナログ信号をフィルタリングして上記内部ＡＤ変換器に入力するフィルタ部を有し、
   上記内部ＤＡ変換器は、
   変換後のアナログ信号を上記フィルタ部の入力部に帰還させる
   請求項１から３のいずれか一に記載のΔΣＡＤ変換器。
5. 上記フィルタ部は、
   少なくとも一段の積分器を含み、
   上記内部ＤＡ変換器は、
   変換後のアナログ信号を対応する上記積分器の入力部に帰還させる
   請求項４記載のΔΣＡＤ変換器。
6. アナログ信号処理系からのアナログ信号をデジタル信号に変換するΔΣアナログデジタル（ＡＤ）変換器を有し、
   上記ΔΣＡＤ変換器は、
   供給されるアナログ信号をクロックに同期してデジタル信号に変換するｎビットの内部ＡＤ変換器と、
   上記内部ＡＤ変換器のフィードバック系においてデジタル信号をアナログ信号に変換し、当該アナログ信号を上記内部ＡＤ変換器の入力側に帰還させる少なくとも一つのｎビットの内部デジタルアナログ（ＤＡ）変換器と、
   上記フィードバック系において上記内部ＡＤ変換器の出力コードに対してデータ加重平均化（ＤＷＡ）処理を行い、処理後のデータを上記内部ＤＡ変換器に出力するＤＷＡ回路と、を有し、
   上記ＤＷＡ回路は、
   データシフタと、ポインタ部と、を含み、
   上記データシフタは、
   上記内部ＡＤ変換器のｎ値の出力コードを上記ポインタ部が示す初期値でソートしなおす機能を含み、
   上記ポインタ部は、
   上記内部ＡＤ変換器の出力コードの初期値を更新するポインタを有し、
   上記ポインタの動作速度を遅くして初期値の更新を間引く機能を含む
   信号処理システム。

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