KR0181953B1 - 단일 비트 및 다중 비트 양자화를 이용하는 복수차 시그마-델타 아날로그-디지탈 변환기 - Google Patents

단일 비트 및 다중 비트 양자화를 이용하는 복수차 시그마-델타 아날로그-디지탈 변환기 Download PDF

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Abstract

복수차, 복수단 시그마-델타 변조기를 이용하는 오버샘플링 변환기는 비선형성을 방지하는 변조 기단에서 단일-비트 양자화를 이용한다. 양자화 노이즈가 데시메이션 필터로의 변환기 출력 신호에서 나타나는 시그마-델타 변조기단은 오버샘플링 변환기의 분해능을 증가시키기 위해 다중-비트 분해능을 갖는 양자화를 이용한다.

Description

단일 비트 및 다중 비트 양자화를 이용하는 복수차 시그마-델타 아날로그-디지탈 변환기
제1도 및 제2도는 본 발명을 실시하는 3차 시그마-델타 변조기에 있어서, 제1, 2 및 3단계로서 배치된 3개의 1차 시그마-델타 변조기를 구비하는 오버샘플링 아날로그-디지탈 변환기의 개략도.
제3도 및 제4도는 본 발명을 실시하는 3차 시그마-델타 변조기에 있어서 초기 및 최종 단계로서 배치된 2차 시그마-델타 변조기 및 1차 시그마-델타 변조기를 구비하는 오버샘플링 아날로그-디지탈 변조기의 개략도.
제5도, 제6도, 제7도 및 제8도는 제1, 2, 3 및 4도의 오버샘플링 아날로그-디지탈 변환기의 부분적 변형을 각각 도시한 개략도.
제9도는 본 발명의 다른 실시예에서 제1도 또는 제5도 오버샘플링 아날로그-디지탈 변환기의 변형을 도시한 개략도.
제10도는 본 발명의 다른 실시예에서 제2도 또는 제6도 오버샘플링 아날로그-디지탈 변환기의 변형을 도시한 개략도.
제11도는 본 발명의 다른 실시예에서 제3도 또는 제7도 오버샘플링 아날로그-디지탈 변환기의 변형을 도시한 개략도.
제12도는 본 발명의 다른 실시예에서 제4도 또는 제8도 오버샘플링 아날로그-디지탈 변환기의 변형을 도시한 개략도.
제13도는 제1도의 변형을 도시한 개략도.
제14도는 제1도 내지 제8도의 오버샘플링 아날로그-디지탈 변환기를 변경하는데 이용됨으로써 본 발명의 다른 실시예를 나타내며, 시간에 대해 수행하기 위한 디지탈 회로의 등가를 도시한 개략도.
* 도면의 주요부분에 대한 부호의 설명
10, 20, 30 : 1차 시그마-델타 변조기
11, 17, 21, 27 : 아날로그 감산기 12, 22, 32 : 적분기
13, 23, 33 : 아날로그 가산기 14, 34, 44 : 지연 소자
15, 25 : 아날로그-디지탈 변환기 49 : 디지탈 가산기
50 : 데시메이션 필터 16, 26 : 디지탈-아날로그 변환기
43 : 디지탈 감산기
본 발명은 아날로그-디지탈 변환기(ADC)에 관한 것으로, 구체적으로는 복수의 피드백 루프를 갖는 복수차 시그마-델타 변조기를 이용하는 오버샘플링 형태의 아날로그-디지탈 변환기에 관한 것이다.
시그마-델타 변조기(델타-시그마 변조기라고도 칭함)는 아날로그-디지탈 변환기에서 이용되어 왔다. 여기에서 참조로 하는 관련 기술 논문은 다음과 같다.
오버샘플링 변환기 설계 분야의 기술자들은 소정의 오버샘플링 비율 R에 대해 높은 분해능을 얻기 위하여 복수차 시그마-델타 변조기 개발을 시도하여 왔다. 본 발명이 관련된 시그마-델타 변조기의 차수는 입출력 신호들간의 오차(양자화 노이즈 포함)가 그 오차를 판정하는데 사용된 전체 피드백 루프의 시간에 관해 발생하는 횟수와 일치한다. 시그마-델타 변조기는 발생된 오차의 양자화기(또는 아날로그-디지탈 변환기)로부터 출력 신호를 공급하며, 그 신호는 그 변조기내에 양자화기와 함께 포함된 디지탈-아날로그 변환기에 의해 아날로그 신호로 변환된다. 디지탈-아날로그 변환기로부터의 아날로그 신호는 전체 피드백 루프를 폐쇄하기 위한 시간에 대해 발생되는 오차 신호를 생성하는 시그마-델타 변조기의 아날로그 입력 신호와 비교된다.
2차 시그마-델타 변조기는 전체 피드백 루프내에 또 다른 피드백 루프가 있다. 이러한 다른 루프에서 아날로그 형태로 변환된 출력신호가 변조기의 입출력 신호들간의 오차와 비교됨으로써 양자화기에 입력 신호를 발생시키는 또 다른 오차 신호가 생성된다. 데시메이션 필터에 직렬 접속된 종속형 시그마-델타 변조기를 포함하는 시그마-델타 변환기의 차수는 그 변환기에 포함된 종속형 시그마-델타 변조기의 차수의 총합이 된다.
한편, 복수차 시그마-델타 변환기내의 시그마-델타 변조기의 서수는 변환기의 입력 신호가 시그마-델타 변조기 출력 접점에 도달하도록 통과되는 시그마-델타 변조기 수에 의해 직접 판정된다.
대부분의 샘플형 데이타 시그마-델타 변환기는 이산 시간으로 간단히 미분되는 시스템 함수 N(Z)를 갖는 양자화 노이즈 스펙트럼을 여과하는데, N(Z)=(1-Z-1)L로서 여기서 L은 시그마-델타 변조기의 차수를 나타낸다. 통상적으로, 시그마-델타 변환기는 사인파 형태의 양자화 노이즈를 공급하며, N(Z)를 갖는 콘벌루션 형성 이전에 양자화 노이즈는 광대역 플랫 리스폰스를 나타낸다. 이는 출력 노이즈 스펙트럼을
으로 근사시키는데, 여기서은 무형 양자화 노이즈의 전력 스펙트럼밀도(PSD)이다. 시그마-델타 변조기에 따른 추출 필터의 리스폰스에 수반하여 최종 노이즈는 기본 대역, 즉 ω=0으로부터 ω=π/R에 걸쳐 SN(ωT)를 적분함으로써 결정된다. 이러한 노이즈 레벨을 이용하여 통상의 사인파 노이즈 형태를 갖는 시그마-델타 변환기의 이론적 분해능, B는 다음과 같이 비트로 나타낼 수 있다.
B=(L+0.5)log2R-log2[πL(2L+1)-0.5]+(P-1)
상기의 분해능은 변조기 차수 L에서의 각 정수 증가에 대해 오버샘플링의 옥타브당 1비트씩 증가한다.
얻어진 비트 분해능의 수 B는 시그마-델타 변조기에서 이용된 양자화기 비트의 수 P와 선형적인 관계에 있다. 오버샘플링 변조기에서의 전체 분해능을 증가시키기 위해 시그마-델타 변조기에서 다중 비트 양자화를 이용할 수 있다. 그러나, 양자화기에서 디지탈-아날로그 변환기(DAC)의 정확도는 추출 또는 분해능이 이론적으로 얻어질 수 있는 수보다 작게 한정된 후에 오버샘플링 ADC의 수행 레벨과 일치해야 한다.
DAC에서 비선형성의 문제점을 방지하기 위해서는 시그마-델타 변조기의 단일 비트 양자화기 또는 ADC후에 단일 비트 DAC를 이용한다. 이러한 구성에 있어서 DAC 출력의 두 레벨의 오차는 이득 오차 또는 오프셋 오차나 둘 모두를 유도할 수 있다. 그러나, 변환기의 선형성은 일정한 직선이 두 점을 통해서 정합되기 때문에 결코 부합되지는 않는다.
시그마-델타 변조기로 4-비트 양자화기를 유도하려면 양자화기 다음에 사용된 DAC는 직선이 지정된 출발점을 나타내는 소정의 포인트없이 스레드될 수 있는 출력 신호 레벨의 16포인트를 발생시켜 양자화기로부터 4-비트 디지탈수에 대해 응답해야 한다. 지정된 출발점은 완전한 변환기의 최대 디지탈 출력 신호에서 가장 작은 분해능 증가(또는 감소)를 야기시키는 4-비트 양자화기 출력 신호 레벨에서 증가(또는 감소)가 1/2보다 작아야 한다. 그렇지 않으면, 본 기술 분야에서 주지된 바와같이 변환기의 소정의 분해능은 시그마-델타 변조기의 아날로그 입력 신호 범위의 소정 부분에서 유효하지 않게 된다. DAC로부터 이러한 정확성은 얻기 어려우며 비경제적인 4-비트 양자화기가 모놀리식 집적 회로 구성에서 나타나는 경향이 있다. 이때 4-비트 양자화기는 단일 비트 양자화기보다 모놀리식 집적 회로 다이상에 상당히 더큰 영역을 차지한다.
복수차 시그마-델타 변조기에서, 4-비트 양자화기의 복수 이용으로 이러한 결점이 해결된다.
이러한 고찰로 시그마-델타 변조기가 다른 시그마-델타 변조기의 각 양자화기 분해능보다 큰 다중 비트 분해능을 갖는 양자화기와 결합되는 복수차 시그마-델타 변조기를 이용하는 형태의 사인파 노이즈 형상을 갖는 오버샘플링 변환기가 고려된다. 이는 다중 비트 분해능을 갖는 양자화기 이용과 관련된 문제점을 방지한다.
본 발명의 목적은 비트 분해능을 가지며 증분 감지 및 전체 감지시 전환 선형성을 갖는 오버샘플링 변환기를 제공하는데 있다.
본 발명은 복수단을 갖는 복수차 시그마-델타 변조기를 이용하는 형태의 오버샘플링 변환기에서 실시된다. 복수차 시그마-델타 변조기에서 데이메이션 필터의 출력 신호는 양자화 노이즈를 가지며 비선형성의 문제점을 해결하기 위해 단일 비트 양자화를 이용한다. 양자화 노이즈가 데시메이션 필터의 변환기 출력 신호에서 나타나는 시그마-델타 변환기는 오버샘플링 변환기 전체의 분해능을 증가시키기 위해 다중 비트 분해능을 갖는 양자화를 이용한다.
제11도의 오버샘플링 변환기는 1987년 12월, IEEE JOURNAL OF SOLD STATE CIRCITS지의 Vol. SC-22, No. 6, pp.921-929에서 Y. Matsuya등에 의해 A 16-bit oversampling A-D conversion technology using triple integration noise shaping란 제목으로 기술된 바와 유사한 회로 위상을 갖는다. 제1도의 오버샘플링 아날로그-디지탈 변조기에서 복수차 시그마-델타 변조기 부분은 샘플링 데이타 입력 전압 X(nT)의 샘플형 데이타 디지탈 리스폰스를 생성하는데, 이러한 리스폰스는 최대의 아날로그-디지탈 변환 결과치를 공급하는 데시메이션 필터(50)에 제공된다. 제1도의 변조기에서 복수차 시그마-델타 변조기 부분은 제1의 1차 시그마-델타 변조기(10), 제2의 1차 시그마-델타 변조기(20) 및 제3의 1차 시그마-델타 변조기(30)를 포함한다.
제1의 시그마-델타 변조기(10)는 아날로그 샘플형 데이타 입력 전압 X(nT)이 피감수 입력 신호로서 공급되는 아날로그 감산기(11)를 포함한다. 감산기(11)에는 감수 입력 신호로서 제1의 아날로그 피드백 신호 전압이 공급된다. 감산기(11)로부터 출력 신호차의 결과치는 제1의 오차 신호가 되며, 이는 제1의 적분기 출력 전압 I1을 생성하는 제1의 적분기(12)에서의 시간에 대해 적분된다. 제1도에서 이러한 제1적분기(12)는 아날로그 가산기(13) 및 1사이클 지연 소자(14)를 구비한다. 적분기(12)의 출력 전압 I1은 샘플형 데이타 아날로그 입력 신호 X(nT)에 대응하는 제1시그마-델타 변조기(10)에 대해 디지탈 출력 전압 V1을 생성하는 아날로그-디지탈 변환기(15)에서 디지탈화된다. 디지탈-아날로그 변환기(16)는 ADC(15) 출력 전압 V1을 아날로그 형태로 변환시켜 제1의 피드백 루프를 완성하기 위해 감수 입력 신호로서 감산기(11)에 공급되는 제1의 아날로그 피드백 신호 전압을 생성한다. DAC(16)로부터의 제1의 아날로그 피드백 신호 전압은 감수 입력 신호로서 아날로그 감산기(17)로 또한 공급된다. 감산기(17)는 제1시그마-델타 변조기(10)의 음의 양자화 노이즈에 따라 차등 신호를 발생시켜 제2시그마-델타 변조기(20)의 입력 신호 전압으로서 사용된다.
제2시그마-델타 변조기(20)는 제1시그마-델타 변조기(10)의 음의 양자화 노이즈를 피감수 신호로서 수신하는 아날로그 감산기(21)를 포함한다. 감산기(21)에는 감수 입력 신호로서 제2시그마-델타 변조기(20)의 아날로그 피드백 신호 전압이 공급된다. 감산기(23)로부터 출력 신호차의 결과치는 제2오차 신호가 되며, 제2적분기 출력 전압 I2을 발생시키기 위해 제2적분기(22)의 시간에 대해 적분된다.
제1도에서, 이러한 제2적분기(22)는 아날로그 가산기(23) 및 1-사이클 지연 소자(14)를 구비한다. 제1시그마-델타 변조기(10)의 음의 양자화 노이즈에 대응하는 제2시그마-델타 변조기(20)에 대해 디지탈 출력 전압 V2을 발생시키도록 아날로그-디지탈 변환기(25)에서 적분기(22)의 출력 전압 I2이 디지탈화된다. 디지탈-아날로그 변환기(26)는 ADC(25)출력 전압을 아날로그 형태로 변환시켜 제2피드백 루프를 완성하기 위해 감수 입력 신호로서 감산기(21)에 공급되는 제2아날로그 피드백 신호 전압을 발생한다. 제2아날로그 피드백 신호 전압은 감수 입력 신호로서 아날로그 감산기(27)로 또한 공급된다. 감산기(27)는 피감수 입력 전압으로서 제2적분기(22) 출력 전압 I2을 수신하여 제2시그마-델타 변조기(20)의 음의 양자화 노이즈에 따라 제3시그마-델타 변조기(30)에 대해 입력 신호 전압으로 사용되는 차등 신호를 발생한다.
제3시그마-델타 변조기(30)는 제2시그마-델타 변조기(20)의 음의 양자화 신호를 피감수 입력 신호로서 수신하는 아날로그 감산기(31)를 포함한다. 감산기(31)에는 감수 입력 신호로서 제3시그마-델타 변조기(30)의 아날로그 피드백 신호 전압이 공급된다. 감산기(31)로 부터의 출력 신호차 결과치는 제3오차 신호가 되며, 이는 제3적분기 출력 전압 I3을 발생시키기 위해 제3적분기(32)에서의 시간에 대해 적분된다. 제1도에서, 이러한 제3적분기(32)는 아날로그 가산기(33) 및 1-사이클 지연 소자(34)를 구비한다. 제2시그마-델타 변조기(20)의 음의 양자화 노이즈에 대응하는 제3시그마-델타 변조기(30)에 대해 디지탈 출력 전압 V3을 발생시키도록 아날로그-디지탈 변환기(35)에서 적분기(32)의 출력 전압 I3이 디지탈화 된다. 디지탈-아날로그 변환기(36)는 ADC(35) 출력 전압 V3을 감수 입력 신호로서 감산기(31)에 공급되는 아날로그 형태로 변환시켜 제3피드백 루프를 완성한다.
제2시그마-델타 변조기(20)의 V2출력 전압 샘플과 제3시그마-델타 변조기(30)의 V3출력 전압 샘플은 이들과 제1시그마-델타 변조기(10)의 V1출력 전압 샘플이 극한의 아날로그-디지탈 변환치를 제공하는 데시메이션 필터(50)에 대해 입력 신호를 공급하기 위해 소정의 오프셋 지연으로 가산되기 전에 각각 1차 또는 2차 디지탈형으로 미분된다.
유닛 시간 주기 T에 대해 시간 영역에서의 샘플형-데이타 디지탈 리스폰스 결과는
이며, 이에 대응하는 주파수 영역에서의 샘플형-데이타 디지탈 리스폰스는
이다. 여기서 e3는 시간 영역에서 제3시그마-델타 변조기(30)의 양자화 노이즈 오차이고, Z는 이산 시간 주파수 변수이고, E3는 주파수 영역에서 제3시그마-델타 변조기(30)의 양자화 노이즈 오차이다. 3차 노이즈 형성은 제2시그마-델타 변조기(20)를 이용하여 제1시그마-델타 변조기(10) 양자화 노이즈의 소거와 제3시그마-델타 변조기(30)를 이용하여 제2시그마-델타 변조기(20) 양자화 노이즈의 소거로부터 발생한다. 적분기(12,22,32)의 소자 매칭 오차와 개방 루프 이득 한정은 실제 실시에서 이러한 소거를 방지하며, 신호-노이즈 비율을 감소시키는 Y(Z) 출력 전압 샘플로 1차 및 2차형 노이즈를 발생시킨다.
제1도에 도시된 바와 같이, 제1시그마-델타 변조기(10)의 V1출력전압 샘플은 종속형 1-샘플 디지탈 지연 소자(40)에서 2샘플 시간이 지연되며, 제2시그마-델타 변조기(20)의 V2출력 전압 샘플은 1-샘플 디지탈 지연 소자(42)에서 1샘플 시간이 지연된다. 1-샘플 디지탈 지연 소자(40)는 제2시그마-델타 변조기(20)적분기에서의 1-샘플 아날로그 지연 소자(24)에 의해 유도되는 V2의 지연에 대해 보상하도록 V1을 지연하며, 1-샘플 디지탈 지연 소자(41,42)는 제3시그마-델타 변조기(30) 적분기에서의 1-샘플 아날로그 지연 소자(34)에 의해 유도되는 V3의 지연에 대해 보상하도록 V1및 V2를 지연한다. 제2시그마-델타 변조기(20)의 지연된 V2출력 전압 샘플의 시간에 대한 미분은 디지탈 감산기(43) 및 1-샘플 디지탈 지연 소자(44)를 구비하는 미분기에 의해 수행된다. 제3시그마-델타 변조기(30)의 V3출력 전압 샘플의 시간에 대한 1차 미분은 디지탈 감산기(45) 및 1-샘플 디지탈 지연 소자(46)를 구비하는 미분기에 의해 수행된다. V3출력 전압 샘플의 시간에 대한 2차 미분이 되는 감산기(45) 차등 출력 신호의 시간에 대한 1차 미분은 디지탈 감산기(47) 및 1-샘플 디지탈 지연 소자(48)를 구비하는 미분기에 의해 수행된다. 2회 지연된 V1출력 전압 샘플, 미분되어 지연된 V2출력 전압 샘플, 및 2차 미분된 V3출력 전압 샘플은 디지탈 가산기(49)에서 결합된다. 디지탈 가산기(49)에서, 1-샘플 디지탈 지연 소자(40,41)를 통해 공급된 제1시그마-델타 변조기(10)의 양자화 노이즈는 제2시그마-델타 변조기(20)에 의해 디지탈화되고 소자(43,44)에 의해 연속 미분될때 제1시그마-델타 변조기(10)의 음의 양자화 노이즈로써 제거되며, 1-샘플 디지탈 지연 소자(42)에 의해 지연되고 소자들(43,44)에 의해 연속 미분될때 제2시그마-델타 변조기(20)의 양자화 노이즈는 제3시그마-델타 변조기(30)에 의해 디지탈화되고 소자들(46-48)에 의해 연속적으로 2차 미분될때의 제2시그마-델타 변조기(20)의 음의 양자화 노이즈에 의해 제거된다. 이는 제1도의 아날로그-디지탈 변환기에서 디지탈 가산기(49)에 의해 공급된 출력 신호의 소자로서 제3시그마-델타 변조기(30)로부터 데시메이션 필터(50)로의 지연된 3샘플 시간, 및 2차 미분된 양자화 노이즈로서 X(t)만을 남긴다.
아날로그 적분기(12,22,32)는 예를들어; 뉴욕의 John Wiley Sons에 의해 1986년 출판된 Analog MOS Integrated Circuits for Signal Processing의 270-280 페이지에 R. Gregorian 및 G. C. Temes에 의해 기술된 바와같은 스위치식 커패시터 적분기로서 실현될 수 있다. 디지탈 신호에 대해 1-샘플 디지탈 지연 소자는 데이타의 개별 플립-플롭 또는 D 형에 디지탈 신호의 각 비트를 인가함으로써 제공될 수 있다.
본 발명에 의하면, 아날로그-디지탈 변환기(15,25)는 단일-비트 분해능을 가질 수 있으며 디지탈-아날로그 변환기(16,26)는 제1도의 오버샘플링 변환기의 분해능에 악영향을 끼치지 않는 단일-비트 DAC일 수 있는데, 이는 제1시그마-델타 변조기(10)의 양자화 노이즈와 제2시그마-델타 변조기(20)의 양자화 노이즈가 데시메이션 필터(50)에 공급된 신호에서 나타나지 않기 때문이다. 디지탈-아날로그 변환기(16,26)의 DAC 출력의 두 레벨에서의 오차는 이득 오차 또는 오프셋 오차나 둘 모두를 유도할 수 있다. 이러한 오차는 일정한 직선이 두점을 통해 정합되기 때문에 변환기의 선형성을 부합시킬 수 없다. 또한 본 발명에 따르면, 아날로그-디지탈 변환기(35)는 P가 최소한 2, 4가 되는 정수인 P-비트 분해능을 가지며 디지탈-아날로그 변환기(36)는 P-비트 DAC가 된다. 이상적으로 Y(Z)는 양자화 노이즈를 수반하는 (1-Z-1)3E3(Z)만을 갖기 때문에 제3시그마-델타 변조기(30)에서 아날로그-디지탈 변환기(35) 및 디지탈-아날로그 변환기(36)의 비트 분해능은 제1도의 오버샘플링 변환기의 분해능의 초기 행렬식이 된다.
제1도의 변환기는 전자 회로 설계 분야의 기술자에 의해 소정의 변형이 있을 수 있다. 디지탈 감산기(43)는 1-샘플 디지탈 지연 소자(42)가 분리 소자로 되는 대신에 감산기(43)내에 포함될 수 있는 수행시 1-사이클 지연을 나타내는 형태로 될수 있다. 다르게는, 디지탈 가산기(49)는 지연 소자(40)에 의해 1샘플 시간씩 지연되는 V1과 1샘플 시간 후에 합산을 제공하는 V2를 가산하여 1샘플 디지탈 지연 소자(41,42)가 분리 소자로 되지 않고 가산기(49)내에 포함되는 종속형 2-입력 디지탈 가산기를 구비할 수 있다.
디지탈 가산기(49)에서 가산의 부호는 아날로그 감산기(17,27)의 피감수 및 감수 연결의 역으로 변경될 수 있다. 아날로그 감산기(17,27)는 일반적으로 스위치된 커패시터가 피감수 및 감수 연결을 역으로 제공하여 변경하는 스위치식 커패시턴스 방법으로 실현된다. 아날로그 감산기(21,31)는 입력 신호의 음의 합산을 공급하며 아날로그 감산기(17,27) 또는 가산기(49)에서 적절히 변경되는 개별 회로로써 대체될 수 있다.
V1의 선형적 결합, 1차 미분된 V2, 및 2차 미분된 V3는 가산/감산 트리 또는 래더 또는 결합으로 수행될 수 있다.
제14도에 도시된 바와같이, 시간에 대한 2차 미분은 연속 미분으로 하지 않아도 되며, 먼저 소자 45 및 46을 이용하고 소자 47 및 48을 이용한다. 이는 또한 현재의 샘플 V3와 전속의 두 샘플 Z-1V3를 얻는 1-샘플 디지탈 지연 소자(55,56)를 구비하는 탭형 지연 라인 구조를 이용하여 디지탈 가산기(57)에서 V3및 Z-2V3를 합산하여 V3+Z-2V3를 얻고, 비트-플레이스 이동기(58)에서 Z-1V3에 2를 승산하여 2X-1V3를 얻고, 디지탈 감산기(59)에서 V3+Z-2V3로부터 2Z-1V3를 감산하여 (1-Z-1)2V3로 인수분해되는 V3-2Z-1V3+Z-2V3를 얻으며, 시간에 관한 2차 미분에 대해 동일한 전달 함수가 연속적인 미분으로 수행된다.
제2도의 오버샘플링 아날로그-디지탈 변환기는 1988년 6월, PROCEEDINGS 1988 CUSTOM INTEGRATED CIRCUITS CONFERENCE의 pp. 21.2.1-4에서 M. Rebeschini 등에 의해 A 16-bit 160 KHz CMOS A/D Converter Using sigma-delta Modulation란 제목으로 기술된 바와 유사한 회로 위상을 갖는다. 제2도의 오버샘플링 아날로그-디지탈 변환기는 양자화기(ADC) 입력 신호만이 한 단계에서 다음으로 공급되는 제1도의 오버샘플링 아날로그-디지탈 변환기와는 상이하며, 양자화 노이즈를 한 단계에서 다음으로 공급한다. 양자화기(ADC) 입력 신호는 양자화기의 출력 접속에서 디지탈 출력 신호에 대응하는 아날로그 신호이다.
제1변조기(100)의 출력 전압치는
이며, 제2변조기(200)의 입력 전압치는
이다. 이때 제2변조기(200)의 출력 전압치는
이고, 제3변조기(30)의 입력 전압치는 다음과 같다 :
이때 제3변조기(30)의 출력 전압치는 다음과 같다 :
V1은 지연 소자(40,41,51)에서 3사이클씩 지연되어 전압이
로 되며, V2'는 지연소자(42,52)에서 2사이클씩 지연되고 소자 43 및 44에 의해 미분되어 전압이
로 된다. V3'는 소자 45 및 46에 의해 1차 미분되고 소자 47 및 48에 의해 2차 미분되어 전압이
로 된다. 이때 디지탈 가산기(49)로부터 합산 신호에 대응하는 Y(Z)는
이다.
대응하는 시간 영역에서, T의 유닛 시간 주기에 대해. 제2도의 오버샘플링 아날로그-디지탈 변환기의 샘플형 데이타 디지탈 리스폰스는
이며, 전술한 바와같이 e3는 시간 영역에서 제3시그마-델타 변조기(30)의 양자화 노이즈 오차이고 Z는 이산 시간 주파수 변수이고 E3는 주파수 영역에서 제3시그마-델타 변조기(30)의 양자화 노이즈 오차이다. 제1도의 오버샘플링 아날로그-디지탈 변환기에서, 적분기(12,22,32)의 개방 루프 이득의 한정 및 소자 매칭 오차는 1차 및 2차형 노이즈가 Y(Z)출력 전압 샘플로 새게하여 신호-왜곡 비율을 감소시킨다.
제2도의 변환기에 있어서, 제1도의 변환기에서와 같이 본 발명에 따라 아날로그-디지탈 변환기(15) 및 디지탈-아날로그 변환기(16)는 제2도의 변환기의 선형성과 부합되지 않도록 단일 비트 분해능을 가지며, 이는 제1시그마-델타 변조기(10)로부터의 양자화 노이즈가 데시메이션 필터(50)에 공급된 신호에 나타나지 않기 때문에 가능하다. 그리고, 본 발명에 따른 아날로그-디지탈 변환기(25) 및 디지탈-아날로그 변환기(26) 또한 단일 비트 해상도를 가짐으로써 제2도의 변환기의 선형성과 부합하지 않으며, 이는 제2시그마-델타 변조기(20)로 부터의 양자화 노이즈가 데시메이션 필터(50)에 공급된 신호에서 나타나지 않기 때문에 가능하다. 본 발명에 따르면, 아날로그-디지탈 변환기(35)는 P-비트 분해능을 가지며 P는 최소한 2의 정수로서 디지탈-아날로그 변환기(36)는 P-비트 DAC에 대응한다. 이상적으로 Y(Z)는 양자화 노이즈를 수반하는 (1-Z-1)3E3(Z)만을 갖기 때문에 제3시그마-델타 변조기(30)에서 아날로그-디지탈 변환기(35) 및 디지탈-아날로그 변환기(36)의 비트 분해능은 제2도의 오버샘플링 변환기의 분해능의 초기 행렬식이 된다.
제3도의 오버샘플링 아날로그-디지탈 변환기는 1988년 6월, PROCEEDINGS 1988 CUSTOM INTEGRATED CIRCUIT CONFERENCE의 pp. 21.2.1-4에서 L. Longo M. A. Copeland에 의해 A 13-bit ISDN-band ADC using two-stage third order noise shaping으로 기술된 바와 유사한 회로 위상을 갖는다. 초기의 2차 시그마-델타 변조기(60)의 양자화 노이즈는 피드백 루프를 갖는 최종 1차 시그마-델타 변조기(30)에 공급된다. 최종 1차 시그마-델타 변조기(30)의 양자화 노이즈는 최초의 2차 시그마-델타 변조기(60)의 양자화 노이즈를 제거하여 3차 노이즈 형성을 제공하는 신호를 발생시켜 시간에 대해 2차 미분된다.
특히, 2차 시그마-델타 변조기(60)는 피감수 입력 신호로서 아날로그 샘플형 데이타 입력 전압 x(nT)를 수신하는 아날로그 감산기(61)를 포함한다. 감산기(61)는 2차 시그마-델타 변조기(60)의 외부 루프 피드백 신호를 감수 입력 신호로서 수신한다. 감산기(61)로부터의 결과치 출력 신호는 제1오차 신호가 된다. 이러한 제1오차 신호는 피감수 입력신호로서 아날로그 감산기(65)에 인가된 제1적분기 출력 전압 I4을 발생시키기 위해 아날로그 가산기(63) 및 1-샘플 아날로그 지연소자(64)를 구비하는 제1적분기(62)에서 시간에 대해 적분된다. 감산기(65)는 감수 입력 신호로서 2단계 시그마-델타 변조기(60)의 내부 루프 피드백 신호를 수신한다. 감산기(65)로부터의 결과치 출력 신호는 제2적분 출력 전압 I5을 발생시키기 위해 아날로그 가산기(67) 및 1-샘플 아날로그 지연소자(68)를 구비하는 제2적분기(66)에서 시간에 대해 적분된다. 시그마-델타 변조기(60)의 양자화 노이즈는 2차 적분된다. 아날로그-디지탈 변환기(69)는 제2적분기(66) 출력 전압 I5을 2차 시그마-델타 변조기(60)의 디지탈 출력 전압 V6으로 변환한다. 디지탈-아날로그 변환기(71)는 ADC(69)로부터의 V6디지탈 신호를 아날로그 스케일링 소자(72)에서 2씩 승산되어 감산기(61)에 인가된 외부 루프 피드백에서 이용되며, 아날로그 감산기(73)에서 감산되어 결합된 I5를 가지는 감산기(65)에 인가된 내부 루프피드백에서 이용되는 아날로그 형태로 변환한다. 아날로그 감산기(73)는 2차 시그마-델타 변조기(60)의 양자화 노이즈에 따라 차분신호를 발생시켜 최종 시그마-델타 변조기(30)에 입력 신호 전압을 공급한다.
이때 변조기(60)의 출력 응답 V6은 다음과 같다.
최종의 1차 시그마-델타 변조기(30)의 V3출력 전압 샘플은 소자들(46-49)에 의해 디지탈형으로 2차 미분되고, 최초의 2차 시그마-델타 변조기(60)의 V6출력 전압 샘플은 최대의 아날로그-디지탈 변환 결과치를 제공하는 데시메이션 필터(50)에 입력신호를 공급하기 위해 디지탈 가산기(53)에서 2차 미분된 V3출력 전압 샘플에 가산되기 전에 1-샘플 디지탈 지연 소자(40)에 의해 소정의 오프셋 지연을 가지고 공급된다.
시간 영역에서, T의 유닛 시간 주기에 대해, 제3도의 복수차 시그마-델타 변조기의 샘플형-데이타 디지탈 응답은
이며, 이에 대응하는 주파수 영역에서의 샘플형-데이타 디지탈 리스폰스는
이다. 여기서 e3는 시간 영역에서 시그마-델타 변조기(30)의 양자화 노이즈 오차이며, Z는 이산 시간 주파수 변수이고, E3는 주파수 영역에서 시그마-델타 변조기(30)의 양자화 노이즈 오차이다.
이때, 이론상으로 제3도 오버샘플링 변환기의 리스폰스는 제1도 오버샘플링 변환기의 리스폰스와 동일하며, 바람직하지 못한 X(Z) 리스폰스를 발생시키는 최종 시그마 델타 변조기(30)의 3차 미분된 양자화 노이즈만을 갖는다. 제1도 변환기에 대해 제3도 변환기의 장점은 2차 시그마-델타 변조기(60)의 출력에서 노이즈는 2차 형상을 가지고 소자 값을 미스매칭하며 적분기(62,66,32)의 개방 루프 이득 제한으로 후속 시그마-델타 변조기(30)를 통해 2차 노이즈를 발생하는 것이다.
본 발명에 의하면 아날로그-디지탈 변환기(69)는 단일 비트 분해능을 가지며 디지탈-아날로그 변환기(71)는 제3도 오버샘플링 변환기의 분해능에 소정의 악영향을 끼치지 않고 단일 비트 DAC로 될 수 있는데, 이는 초기의 시그마-델타 변조기(60)의 양자화 노이즈가 데시메이션 필터(50)에 공급된 신호에서 나타나지 않기 때문이다. 디지탈-아날로그 변환기(71)의 DAC 출력의 두 레벨에서의 오차는 이득 오차 또는 오프셋 오차 또는 둘 모두를 유도할 수 있으나 이러한 오차들은 변환기의 선형성을 초래할 수는 없다. 또한 본 발명에 따르면 아날로그-디지탈 변환기(35)는 P가 2, 4와 같은 정수인 P-비트 분해능을 가지며, 디지탈-아날로그 변환기(36)는 P-비트 DAC가 된다. 이론상 Y(Z)는 양자화 노이즈를 수반하는 (1-Z-1)3E3(Z) 만을 갖기 때문에, 최종 시그마-델타 변조기(30)에서 아날로그-디지탈 변환기(35) 및 디지탈-아날로그 변환기(36)의 비트 분해능은 제3도 오버샘플링 변환기의 분해능의 초기 결정요소가 된다.
제3도 변환기에서, 아날로그 감산기(73)의 감수 및 피감수 입력이 역전되며 디지탈 가산기(53)는 소자(40)에 의해 1샘플 시간씩 지연된 V6으로부터 V3'를 감산하는 디지탈 감산기로 대체된다.
제4도 오버샘플링 아날로그-디지탈 변환기는 양자화 노이즈보다는 초기의 2차 시그마-델타 변조기(600)의 제2적분기(66) 출력 전압 I5을 최초의 1차 시그마-델타 변조기(30)에 공급한다는 점에서 제3도 오버샘플링 아날로그-디지탈 변환기는 또한 초기 및 최종 시그마-델타 변조기의 디지탈 출력 신호 V6및 V3'를 다른 방식으로 결합한다.
상기 주지된 바와 같이, 2차 시그마-델타 변조기(60,600)의 출력신호 V6(Z)는 다음과 같은 값을 갖는다.
제2적분기 출력 전압 I5은 아날로그-디지탈 변환기(69)의 양자화 노이즈 E6(Z)에 의해 V6과는 다르게 되며 다음의 값을 갖는다.
최초의 1차 시그마-델타 변조기(30)에 입력 신호로서 인가된 제2적분기 출력 전압 I5은 다음의 리스폰스를 야기시킨다.
디지탈 지연 소자(40)에서 1샘플 시간만큼 지연된 후에 디지탈 감산기(54)에서 V3'으로부터 V6의 감산은 차분 출력 신호로서 다음의 리스폰스가 얻어진다.
이때 차분 출력신호 D54는 가산기(53)에서 1-샘플 디지탈 지연 소자(40)로부터 공급된 Z-1V6(Z)에 가산되기 전에 소자들(46-49)을 이용하여 시간에 대해 2차 미분되어 다음의 Y(Z) 리스폰스를 생성한다.
반대 극성 Z-1(1-Z-1)2E6(Z) 항의 소거는 주파수 영역에서 Y(Z) 리스폰스로부터 2차 시그마-델타 변조기(600) 양자화 노이즈를 제거하여 바람직하지 못한 지연 X(Z) 리스폰스 발생으로서 1차 시그마-델타 변조기(30)의 3차 미분 양자화 노이즈만을 남긴다.
이에 대응하는 시간 영역에서, T의 유닛 시간 주기의 항으로 제4도 오버샘플링 아날로그-디지탈 변환기로부터 공급된 샘플형-데이타 디지탈 신호는
이다.
본 발명에 의하면 아날로그-디지탈 변환기는 단일 비트 분해능을 가질 수 있으며 디지탈-아날로그 변환기(71)는 제4도 오버샘플링 변환기의 분해능에 악영향을 끼치지 않는 단일 비트 DAC일수 있는데, 이는 초기 시그마-델타 변조기(600)의 양자화 노이즈가 데시메이션 필터(50)에 공급된 신호에서 나타나지 않기 때문이다. 디지탈-아날로그 변환기(71)의 DAC출력의 두 레벨에서 오차가 이득 오차나 오프셋 오차 또는 둘 모두를 유도할 수 있지만 이러한 오차들은 변환기의 선형성을 초래할 수는 없다. 또한 본 발명에 따르면 아날로그-디지탈 변환기(35)는 P가 2, 4등의 정수인 P-비트 분해능을 가지며, 디지탈-아날로그 변환기(36)는 P-비트 DAC가 된다. 이론상 Y(Z)는 양자화 노이즈를 수반하는 (1-Z-1)3E3(Z)만을 갖기 때문에, 최종 시그마-델타 변조기(30)에서 아날로그-디지탈 변환기(35) 및 디지탈-아날로그 변환기(36)의 비트 분해능은 제4도 오버샘플링 변환기의 분해능의 초기 결정 요소가 된다.
제1도 내지 제4도에 도시된 오버샘플링 변환기는 적분기들(12,22,62,66)로부터의 리스폰스 확장과 관련된 문제점을 방지하기 위해 실제 실시와는 다르게 되어 있다. 적분기는 연산 증폭기가 출력 전압 범위내에서 수행되는 밀러 적분기로서 접속된 연산 증폭기를 포함하며, 적분기들(12,22,32,62,66)로부터의 확장 리스폰스는 각 적분기들내에 나타나는 바람직하지 못한 선형성을 갖게 된다. 확장 적분기 리스폰스는 후속하는 시그마-델타 변조기에 대해 수용 가능한 입력 전압의 범위를 초과하려는 경향이 있다. 따라서, 수행시에 제1도 내지 제4도에 도시된 오버샘플링 변환기의 변형은 적분기들(12,22,62,66)에 있어서 적분기 이득을 감소시켜 이루어진다. 적분기 이득을 절반으로 감소시키는 것은 일반적으로 소정의 범위내에서 적분기 리스폰스를 유지하기에 충분하다. 2차 시그마-델타 변조기는 1차 시그마-델타 변조기보다 적분기 과부하가 상당히 크게 나타난다. 제1도 변환기의 제2 및 제3시그마-델타 변조기는 제2도 변환기의 제2 및 제3 시그마-델타 변조기가 억셉트해야하는 적분 오차 신호보다 평균적으로 더 작은 양자화 오차 입력 신호를 억셉트해야 하므로, 제1도 변환기는 제2도 변환기보다 적분기 과부하로 나타나는 문제점이 더 적다. 이와 유사하게, 제3도 변환기의 제2시그마-델타 변조기(30)는 제4도 변환기의 제2 시그마-델타 변조기(30)가 억셉트하는 적분 오차 신호보다 평균적으로 더 작은 양자화 오차 입력 신호를 억셉트하므로, 제3도 변환기는 제4도 변환기보다 적분기 과부하로 나타나는 문제점이 더 적다.
적분기 이득을 감소시키기 위한 변형이 제5도 내지 제8도에 도시되어 있다. 실제 수행에 있어서, 연속으로 적분되는 아날로그 양에 대해 스케일링 소자가 스위치식 커패시터를 이용하여 출력 및 인버트 입력 접점 사이에 밀러 피드백 커패시터를 갖는 연산 증폭기를 구비하는 밀러 적분기로 펌프 전하를 공급할 수 있으며, 스케일링 요소는 스위치식 및 밀러 피드백 커패시터의 정전 용량의 비율에 의해 결정된다.
제5도는 제1도에 도시된 오버샘플링 변환기의 변형을 나타낸다. 제5도 변환기의 제1시그마-델타 변조기(101)에 있어서 이득 k1을 갖는 스케일링 소자(81)는 가용 공급 전압의 범위를 초과하기 쉬운 출력 신호를 감소시키기 위해 적분기(12)앞에 삽입되어 있다. 양자화기(15)는 단일 비트 분해능을 갖기 때문에 적분된 오차 신호 I1의 극성만을 결정하며, I1의 스케일링 다운은 양자화기(15)의 디지탈 출력 신호 V1에 영향을 주지 않는다. 이득 1/k1을 갖는 스케일링 소자(82)는 적분기(12) 출력 포트와 감산기(17)의 피감수 입력 포트사이에 접속된다.
제2시그마-델타 변조기(201)에 있어서 감산기(17)로부터의 차분 출력 신호는 아날로그 스케일링 소자(83)에 의해 인수 j2만큼 스케일된다. 제2시그마-델타 변조기(201)의 인수 j2에 의한 아날로그 입력신호의 스케일링은 V2로 디지탈 출력 신호를 스케일하기 위해 ADC(25)후에 삽입되는 이득 1/j2을 갖는 디지탈 스케일링 소자(841)에 의해 보상된다. 이득 k2를 갖는 스케일 소자(85)는 가용 공급전압의 범위를 초과하기 쉬운 출력 신호를 감소시키도록 적분기(22)앞에 삽입된다. 양자화기(25)는 단일 비트 분해능을 갖기 때문에 적분된 오차 신호 I2의 극성만을 결정하며, 스케일링 소자(85)에 의한 I2의 스케일링 다운은 양자화기(25)의 디지탈 출력 신호 또는 그로부터 스케일된 디지탈 출력 전압 V2에 영향을 주지 않는다. 이득 1/k2를 갖는 스케일링 소자(86)는 적분 오차 신호 I2를 감소시키도록 적분기(22) 출력 포트 및 감산기(27)의 피감수 입력 포트 사이에 접속되므로 감산기(27) 차분 출력 신호는 스케일링 소자(85,86)를 포함하지 않으며 제5도의 제2시그마-델타 변조기(201)와는 다른 제1도의 제2시그마-델타 변조기(20)의 양자화 노이즈와 일치한다.
제3시그마-델타 변조기(301)에 있어서 감산기(27)로부터의 차분 출력 신호는 아날로그 스케일링 소자(87)에 의해 인수 j3로 스케일 된다. 제5도는 적분기(32)앞에서 삽입된 이득 k3를 갖는 또다른 아날로그 스케일링 소자(88)를 도시하는데, k3는 가용 공급 전압의 범위를 초과하기 쉬운 출력 신호를 감소시키도록 1보다 작다. 그러나, 3차 시그마-델타 변조기(301)에서 적분기(32)의 과부하는 복수 비트 분해능을 갖는 ADC(35) 및 DAC(36)에 의해 실질상 감소되므로 스케일링 소자(88)는 1인 이들 k3를 가지고 스케일링 소자(87)은 1 또는 다소 큰 이득 j3를 가질수 있다. ADC(35)등의 복수 비트 분해능을 갖는 아날로그-디지탈 변환기의 디지탈 출력은 아날로그 입력 신호의 극성과 진폭에 의해 직접적으로 영향을 받기 때문에 아날로그 입력 신호의 스케일링 다운은 분해능을 줄이는 신호 및 양자화 노이즈에 대해 시스템 기능을 변경한다. 제2시그마-델타 변조기(201)가 인수 j2로 스케일된 입력 신호를 가지고 연산되기 때문에 제3시그마-델타 변조기(30)의 아날로그 입력 신호는 인수 j2에 의해 스케일되며, 스케일링 소자(87)에서 인수 j3으로 제3시그마-델타 변조기(301)의 아날로그 입력 신호의 스케일링은 디지탈 출력 신호를 V2로 스케일하는 ADC(35) 뒤에 삽입되는 이득 1/(j2j3)를 갖는 디지탈 스케일링 소자(891)에 의해 보상된다.
디지탈 스케일링 소자(841,891)에서 디지탈 샘플의 스케일링은 디지탈 승산을 거쳐서 된다. 디지탈 승산은 비트 자리 이동을 이용하여 간단히 이루어질 수 있기 때문에 가능하다면 2의 누승 적분에 의한 스케일링 업이 선택된다. 스케일링 소자(81,82,83,85,86,87,88)에서 아날로그 신호의 스케일링은 스위치식 커패시터 방법에 의해 이루어진다. 제5도 변환기에서 디지탈 스케일링 소자(891)에서의 디지탈 샘플의 스케일링은 -log2(j2j3) 비트의 분해능에 손실을 가져오는데, 예를들면 j2=1/2이고, j3=1/2 일때 2-비트 손실을 가져온다. 제2시그마-델타 변조기(201)의 입력 전압은 DAC(26) 최소 및 최대 출력 전압에 의해 한정된 범위내에 있으며, j2보다 k2인수를 이용하는 스케일링 백이 제2시그마-델타 변조기(201)에서 비트 분해능의 손실이 적다. j2인수를 이용하는 스케일링 백은 제2시그마-델타 변조기(201)의 입력 전압을 감소시킬 필요가 있을때 선택되며 이는 DAC(26) 최소 및 최대 출력 전압으로 한정된 범위내에 항상 있다.
제6도는 제1도 오버샘플링 변환기의 제5도 변형과 유사한 제2도 오버샘플링 변환기의 변형을 도시한다. 그러나, 제6도 오버샘플링 변환기에 있어서, 이득 1/k1을 갖는 아날로그 스케일링 소자(82)가 제1시그마-델타 변조기(102)에 내장되어 있지 않으며, 따라서 제2시그마-델타 변조기(202)가 디지탈 스케일링 소자(841) 대신에 인수 1/(j2k1)로 디지탈 출력을 스케일하는 디지탈 스케일링 소자(842)를 갖는다. 또한, 제6도 오버샘플링 변환기에 있어서, 아날로그 스케일링 소자(86)가 제2시그마-델타 변조기(202)에 내장되어 있지 않으며, 따라서 제3시그마-델타 변조기(302)가 디지탈 스케일링 소자(891) 대신에 인수 1/(j2j3k1k2)로 디지탈 출력을 스케일하도록 디지탈 스케일링 소자(892)를 갖는다. 제6도 변환기에서 디지탈 스케일링 소자(892)의 디지탈 샘플 스케일링은 -log2(j2j3k1k2) 비트의 분해능에서 손실을 가져오며 예로써 3비트는 j2및 j3이 각각 2의 제곱근과 같고 k1=1/2, k2=1/2일 때 손실을 가져온다.
제7도는 제3도에 도시된 오버샘플링 변환기의 변형을 나타낸다. 제7도 변환기에 있어서 초기의 시그마-델타 변조기인 2차 시그마-델타 변조기(601)의 1보다 작은 이득 k1을 갖는 스케일링 소자(90)는 가용 공급 전압 범위를 초과하려는 출력 신호를 감소시키기 위해 적분기(62)앞에 삽입되며, 1보다 작은 이득 k2를 갖는 스케일링 소자(91)는 가용 공급 전압의 범위를 초과하려는 적분기(66) 출력 신호를 감소시키기 위해 적분기(65)의 피감수 입력 포트 앞에서 삽입된다. 양자화기(69)는 단일 비트 분해능만을 갖기 때문에 적분 오차 신호 I5의 극성만을 결정하며, I4의 스케일링 다운과 I5의 연속 스케일링 다운은 양자화기(69)의 디지탈 출력 신호 V6에 영향을 주지 않는다. 제3도에서 인수 2로 스케일링 업하는 스케일링 소자(72)는 이득 2k1k2를 갖는 스케일링 소자(92)로 제7도에서 대체되며 k1k2의 가산 인수로써 감산기(65)의 감수 입력 신호의 스케일링은 피감수 입력 신호가 스케일링 소자(90,91)에 의해 스케일되는 k1k2인수를 매치시키기 위해 제3도와 비교된다. 이득 1(k1k2)을 갖는 스케일링 소자(93)는 감산기(73)의 피감수 입력 포트에 인가하기 위해 제3도 값으로 I5를 스케일 업한다.
제7도 변환기는 이득 1/j3를 갖는 디지탈 스케일링 소자(893)가 디지탈 스케일링 소자(891,892)를 대신한다는 점에서 제5도 및 제6도 변환기의 최종 시그마-델타 변조기와는 다른 최초의 시그마-델타 변조기(303)를 갖는다. 이득 j3를 갖는 아날로그 스케일링 소자(87)는 시그마-델타 변조기(302)의 입력 접점에 삽입되고, 이득 k3를 갖는 아날로그 스케일링 소자(88)는 그 적분기(32) 앞에 삽입된다.
스케일링 소자(87)에서 인수 j3에 의한 시그마-델타 변조기(303)의 입력 신호 스케일링은 전속 값 V3가 되는 시그마-델타 변조기(301) 출력 포트에서 디지탈 출력 신호를 스케일하기 위해 ADC(35) 다음에 접속되는 이득 1/j3를 갖는 디지탈 스케일링 소자(893)에 의해 보상된다. 제7도 변환기에서 디지탈 스케일링 소자(893)의 디지탈 샘플 스케일링은 -log2j3비트의 분해능 손실을 가져온다.
제8도는 제3도 오버샘플링 변환기의 제7도 변형과 유사한 제4도 오버샘플링 변환기의 변형을 도시한다. 제8도 오버샘플링 변환기의 최초의 2차 시그마-델타 변조기(602)는 제8도 오버샘플링 변환기의 최종의 1차 시그마-델타 변조기(304)로의 입력 신호를 인수 k1k2로 스케일 하기 위해 추가의 스케일링 소자(93)를 포함하지 않는다. 따라서, 디지탈 스케일링 소자(894)는 시그마-델타 변조기(304)의 출력 신호를 인수 1/(j3k1k2)로 스케일한다. 디지탈 스케일링 소자(894)에서 디지탈 샘플의 스케일링 업으로 -log2(j3k1k2)의 분해능의 손실이 있는데, j3=1, k1=1/2 및 k2=1/2일 때 2비트가 손실된다.
기저대역 주파수에서 DAC(35)의 비선형성에 대한 제1도 내지 제8도의 변환기의 감도는 최종 시그마-델타 변조기 디지탈 출력 신호의 이차 미분에 의해 실질상 감소된다. 따라서, DAC(35)비트 분해능의 증가는 완전한 아날로그-디지탈 변환기의 비트 분해능을 유사하게 증가시키며, DAC(35)변환에서의 가능한 비선형성은 변환기의 기저대역 디지탈 출력 신호에서 약해진다. 따라서, DAC(35)에서의 선형성은 기저대역 주파수에서 완전한 아날로그-디지탈 변환기의 비트 분해능과 일치하여 유지되기 보다는 전체 리스폰스의 선형성이 실질상 감소되지 않도록 기저대역 주파수에서 완전한 아날로그-디지탈 변환기의 전체 리스폰스와 일치하여 유지될 필요가 있다. 디지탈 스케일링 소자(891,892,893,894)는 소정의 비선형 오차를 발생시키지 않는다.
제9도는 제1도 또는 제5도 오버샘플링 아날로그-디지탈 변환기의 변형의 개략도이다. V1, V2및 V3의 결합은 데시메이션 필터(50)앞의 프리-필터(90)에서 수행된다. V2미분 및 V3이차 미분이 제1도 또는 제5도 변환기에서 수행되며, 제9도 변형에서 V1은 V2와 결합되기 전에 1차 적분되고 V1및 V2의 합은 V3와 결합되기 전에 1차 적분된다. 로-패스(low-pass) 필터링 단계에 있는 V1의 적분은 1-샘플 디지탈 지연 소자(92)에 의해 지연될때 그 출력신호를 가산하기 위한 디지탈 가산기(9)를 이용하여 수행된다. 디지탈 가산기(93)는 2-샘플 지연되어 1차 적분된 V1을 1-샘플 지연된 V2로 가산한다. 다른 로-패스 필터링 단계에서 디지탈 가산기(93)로부터의 합산은 1-샘플 디지탈 지연 소자(95)에 의해 지연될때 그 출력을 가산하기 위해 디지탈 가산기(94)를 이용하여 적분된다. 디지탈 가산기(96)는 y(nT)로 응답하는 데시메이션 필터(50')에 입력 신호를 공급하기 위해 디지탈 가산기(93)로 부터의 적분된 합산으로 V3를 합산한다. 프리-필터(90)는 무한의 임펄스 응답을 갖는 로-패스 필터이며, 프리-필터(90) 및 데시메이션 필터(50')를 50'보다 더욱 복잡한 데시메이션 필터의 소자로서 간주할 수 있다.
제10도는 제2도 또는 제6도 오버샘플링 아날로그-디지탈 변환기로 만들어질 수 있는 변형을 도시하는데, 여기서 2샘플 시간으로 지연되는 V1, 1샘플 시간으로 지연되는 V2' 그리고 V3'가 프리-필터(90)내에서 결합된다.
제11도는 제3도 또는 제7도 오버샘플링 아날로그-디지탈 변환기로 만들어질 수 있는 변형을 도시하고 1샘플 시간으로 지연되는 V6과 V3가 프리-필터(901)내에서 결합된다. 프리-필터(901)는 디지탈 가산기(93)를 이용하지 않는다는 것을 제외하고는 프리-필터 90와 유사하다.
제12도는 제4도 또는 제8도 오버샘플링 아날로그-디지탈 변환기로 만들어질 수 있는 변형을 도시하는데, 여기서 V6이 디지탈 감산기(54)로 부터의 (V3'-V6)와 프리-필터(901)내에서 결합된다.
제13도는 제9도 변형을 도시하는데, 여기서 프리-필터(902)는 프리-필터(901)을 대신하고 직접 접속으로 1-샘플 지연 소자(40-42)를 대신한다. 프리-필터(902)에 있어서 출력 신호는 지연소자(42)와 지연소자들(40,41)중 하나에 대한 필요성의 제거 이전보다는 지연소자(95)다음의 포인트에서 디지탈 가산기(94) 및 1-샘플 지연 소자(95)를 구비하는 적분기로부터 발생된다. 디지탈 가산기(93)에 대한 입력 신호는 지연소자(40,41)에 대한 요구를 제거하기 전보다는 지연소자(92)후의 포인트에서 디지탈 가산기(91) 및 1-샘플 지연 소자(92)를 구비하는 적분기로부터 발생된다. 프리-필터 90 대신에 프리-필터 902를 사용하는 제10도의 변형으로 직접 접속점이 1-샘플 지연 소자(40-42)를 대신한다. 제11도의 프리-필터(901)에서 하나의 적분기는 V6의 1-샘플 지연을 공급하도록 재접속될 수 있으므로, 직접 접속점이 지연 소자(40)를 대신할 수 있다. 지연소자들(40-42)은 각각 단일 비트 폭만으로 될 수 있으므로 제거로 하드웨어에서 대량 저장이 되는 것은 아니다.
제1도, 제2도, 제5도 및 제6도에 도시된 변환기에서 소정의 변형이 또한 가능하며, 전압들이 초기의 시그마-델타 변조기에서 나타나는 양자화 노이즈를 억제하도록 결합되기 전에 제1시그마-델타 변조기 출력 전압 V1은 1차 적분되고 제2시그마-델타 변조기 출력 전압 V2(또는 V2')은 적분도 미분도 되지 않으며 제3시그마-델타 변조기 출력 전압 V3(또는 V3')은 1차 미분된다.
시그마-델타 변조기내에서 보다는 시그마-델타 변조기 다음의 디지탈 회로 소자내에서 디지탈 스케일링 프로시저를 수행함으로써 본 발명을 다르게 실시할 수 있도록 변환기가 변형될 수 있다. 소정의 오버샘플링 변환기를 형성하는 전기 회로망에서 아날로그 스케일링 소자의 위치부는 회로망 대신에 주지의 전기적 등가 회로를 이용함으로써 변형될 수 있다. 이러한 변형은 본 발명에서 부수적으로 일어나는 것이다.
본 발명이 속하는 분야의 기술자라면 본 발명을 여러가지로 다르게 실시할 수 있을 것이다. 따라서, 본 발명은 다음의 청구범위에 의해서만 한정된다.

Claims (29)

  1. 아날로그 입력 신호에 응답하여 디지탈 출력 신호를 공급하기 위한 복수의 시그마-델타 변조기 단을 갖는 복수차 시그마-델타 변조기를 이용하는 형태의 오버샘플링 변환기로서, 상기 시그마-델타 변조기 단에서 선택된 변조기단에 나타나는 양자화 노이즈를 결합된 신호에서 억제하기 위해 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 수단을 포함하고, 상기 결합된 신호에 대해 데시메이션 필터를 갖는 오버샘플링 변환기에 있어서, 선택된 변조기 단과 다른 상기 시그마-델타 변조기단 각각의 복수 비트 분해능을 갖는 개별 아날로그-디지탈 변환기 및 개별 디지탈-아날로그 변환기를 포함하며, 상기 시그마-델타 변조기단의 상기 선택된 변조기 단에서 단일 비트 분해능을 각각 갖는 개별 아날로그-디지탈 변환기 및 개별 디지탈-아날로그 변환기를 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  2. 제1항에 있어서, 제1적분기를 거쳐 제1아날로그-디지탈 변환기를 통해 제1디지탈-아날로그 변환기로 수행되는 제1피드백 루프를 포함하며, 상기 제1아날로그-디지탈 및 제1디지탈-아날로그 변환기가 단일-비트 분해능을 갖는 제1시그마-델타 변조기단과; 제2적분기를 거쳐 제2아날로그-디지탈 변환기를 통해 제2디지탈-아날로그 변환기로 수행되는 제2피드백 루프를 포함하며, 상기 제2아날로그-디지탈 및 제2디지탈-아날로그 변환기가 단일-비트 분해능을 갖는 제2시그마-델타 변조기단과; 제3적분기를 거쳐 제3아날로그-디지탈 변환기를 통해 제3디지탈-아날로그 변환기로 수행되는 제3피드백 루프를 포함하며, 상기 제3아날로그-디지탈 및 제3디지탈-아날로그 변환기는 복수-비트 분해능을 갖는 제3시그마-델타 변조기단과; 상기 제1 시그마-델타 변조기단의 아날로그 입력 신호로서 상기 오버샘플링 변환기에 의해 디지탈형으로 되는 아날로그 신호를 인가하는 수단과; 상기 제1시그마-델타 변조기단의 양자화 노이즈를 판정하는 수단과; 상기 제1시그마-델타 변조기단의 양자화 노이즈를 아날로그 입력 신호로서 상기 제2시그마-델타 변조기단에 인가하는 수단과; 상기 제2시그마-델타 변조기단의 양자화 노이즈를 판정하는 수단과; 상기 제2시그마-델타 변조기단의 양자화 노이즈를 아날로그 입력 신호로서 상기 제3시그마-델타 변조기단에 인가하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  3. 제2항에 있어서, 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 제3시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 2차 미분함으로써, 2차 미분된 제3시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 제2시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 1차 미분함으로써, 1차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 제1시그마-델타 변조기단 디지탈 출력 신호, 상기 1차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호 및 상기 2차 미분된 제3시그마-델타 변조기단 디지탈 출력 신호를 결합시킴으로써, 상기 결합 신호를 발생시키는 수단과; 상기 2차 미분된 제3시그마-델타 변조기단 디지탈 출력 신호와 결합시킬 때 상기 제1시그마-델타 변조기단으로부터 나타나는 양자화 노이즈와 상기 제2시그마-델타 변조기단으로부터 나타나는 양자화 노이즈를 상기 결합된 신호에서 억제하기 위해 상기 제1시그마-델타 변조기단 디지탈 출력 신호와 상기 1차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호에 보상 지연을 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  4. 제2항에 있어서, 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 제1시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 2차 적분함으로써, 2차 적분된 제1 시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 제2시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 1차 적분함으로써, 1차 적분된 제2시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 2차 적분된 제1시그마-델타 변조기단 디지탈 출력 신호, 상기 1차 적분된 제2시그마-델타 변조기단 디지탈 출력 신호 및 상기 제3시그마-델타 변조기단 디지탈 출력 신호를 결합시킴으로써, 상기 결합 신호를 발생시키는 수단과; 상기 제3시그마-델타 변조기단 디지탈 출력 신호와 결합시킬 때 상기 제1시그마-델타 변조기단으로부터 나타나는 양자화 노이즈와 상기 제2시그마-델타 변조기단으로부터 나타나는 양자화 노이즈를 상기 결합된 신호에서 억제하기 위해 상기 2차 적분된 제1시그마-델타 변조기단 디지탈 출력 신호와 상기 1차 적분된 제2시그마-델타 변조기단 디지탈 출력 신호에 보상 지연을 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  5. 제1항에 있어서, 제1적분기를 거쳐 제1아날로그-디지탈 변환기를 통해 제1디지탈-아날로그 변환기로 수행되는 제1피드백 루프를 포함하며, 상기 제1아날로그-디지탈 및 제1디지탈-아날로그 변환기가 단일-비트 분해능을 갖는 제1시그마-델타 변조기단과; 제2적분기를 거쳐 제2아날로그-디지탈 변환기를 통해 제2디지탈-아날로그 변환기로 수행되는 제2피드백 루프를 포함하며, 상기 제2아날로그-디지탈 및 제2디지탈-아날로그 변환기가 단일-비트 분해능을 갖는 제2시그마-델타 변조기단과; 제3적분기를 거쳐 제3아날로그-디지탈 변환기를 통해 제3디지탈-아날로그 변환기로 수행되는 제3피드백 루프를 포함하며, 상기 제3아날로그-디지탈 및 제3디지탈-아날로그 변환기가 복수-비트 분해능을 갖는 제3시그마-델타 변조기단과; 상기 제1시그마-델타 변조기단의 아날로그 입력 신호로서 상기 오버샘플링 변환기에 의해 디지탈형으로 되는 아날로그 신호를 인가하는 수단과; 상기 제1시그마-델타 변조기단내의 상기 제1적분기로부터 상기 제2시그마-델타 변조기단의 아날로그 입력 신호를 공급하는 수단과; 상기 제2시그마-델타 변조기단내의 상기 제2적분기로부터 상기 제3시그마-델타 변조기단의 아날로그 입력 신호를 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  6. 제5항에 있어서, 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 제3시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 2차 미분함으로써, 2차 미분된 제3시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 제2시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 1차 미분함으로써, 1차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 제1시그마-델타 변조기단 디지탈 출력 신호, 상기 1차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호 및 상기 2차 미분된 제3시그마-델타 변조기단 디지탈 출력 신호를 결합시킴으로써, 상기 결합 신호를 발생시키는 수단과; 상기 2차 미분된 제3시그마-델타 변조기단 디지탈 출력 신호와 결합시킬 때 상기 제1시그마-델타 변조기단으로부터 나타나는 양자화 노이즈와 상기 제2시그마-델타 변조기단으로부터 나타나는 양자화 노이즈를 상기 결합된 신호에서 억제하도록 상기 제1시그마-델타 변조기단 디지탈 출력 신호와 상기 1차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호에 보상 지연을 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  7. 제5항에 있어서, 상기 복수의 시그마-델타 변환기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 제1시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 2차 적분함으로써, 2차 적분된 제1시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 제2시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 1차 적분함으로써, 1차 적분된 제2시그마-델타 변조기단 디지탈 출력 신호를 얻은 수단과; 상기 2차 적분된 제1시그마-델타 변조기단 디지탈 출력 신호, 상기 1차 적분된 제2시그마-델타 변조기단 디지탈 출력 신호 및 상기 제3시그마-델타 변조기단 디지탈 출력 신호를 결합시킴으로써, 상기 결합 신호를 발생시키는 수단과; 상기 제3시그마-델타 변조기단 디지탈 출력 신호와 결합시킬 때 상기 제1시그마-델타 변조단으로부터 나타나는 양자화 노이즈와 상기 제2시그마-델타 변조기단으로부터 나타나는 양자화 노이즈를 상기 결합된 신호에서 억제하기 위해 상기 2차 적분된 제1시그마-델타 변조기단 디지탈 출력신호와 상기 1차 적분된 제2시그마-델타 변조기단 디지탈 출력 신호에 보상 지연을 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  8. 제1항에 있어서, 제1 및 제2피드백 루프를 포함하며, 상기 제1피드백 루프내에 제1적분기를 포함하고, 상기 제1 및 상기 제2피드백 루프가 제2적분기를 거쳐 제1아날로그-디지탈 변환기를 통해 제1디지탈-아날로그 변환기로 수행되며, 상기 제1아날로그-디지탈 및 제1디지탈-아날로그 변환기가 단일-비트 분해능을 갖는 제1시그마-델타 변조기단과; 제3적분기를 거쳐 제2아날로그-디지탈 변환기를 통해 제2디지탈-아날로그 변환기로 수행되는 제3피드백 루프를 포함하며, 상기 제2아날로그-디지탈 및 제2디지탈-아날로그 변환기가 복수-비트 분해능을 갖는 제2시그마-델타 변조기단과; 상기 제1시그마-델타 변조기단의 아날로그 입력 신호로서 상기 오버샘플링 변환기에 의해 디지탈형으로 되는 아날로그 신호를 인가하는 수단과; 상기 제1시그마-델타 변조기단의 양자화 노이즈를 판정하는 수단과; 상기 제1시그마-델타 변조기단의 양자화 노이즈를 상기 제2시그마-델타 변조기단에 아날로그 입력 신호로서 인가하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  9. 제8항에 있어서, 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 제2시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 2차 미분함으로써, 2차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 제1시그마-델타 변조기단 디지탈 출력 신호와 상기 2차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호를 결합시킴으로써, 상기 결합 신호를 발생시키는 수단과; 상기 2차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호를 결합시킬 때 상기 제1시그마-델타 변조기단으로부터 나타나는 양자화 노이즈를 상기 결합된 신호에서 억제하기 위해 상기 제1시그마-델타 변조기단 디지탈 출력신호에 보상 지연을 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  10. 제8항에 있어서, 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 제1시그마-델타 변조기단의 디지탈 출력 신호를 2차 적분함으로써, 2차 적분된 제1시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 2차 적분된 제1시그마-델타 변조기단 디지탈 출력 신호와 상기 제2시그마-델타 변조기단 디지탈 출력 신호를 결합시킴으로써 상기 결합 신호를 발생시키는 수단과; 상기 제2시그마-델타 변조기단 디지탈 출력 신호와 결합시킬 때 상기 제1시그마-델타 변조기단으로부터 나타나는 양자화 노이즈를 상기 결합된 신호에서 억제하기 위해 상기 2차 적분된 제1시그마-델타 변조기단 디지탈 출력 신호에 보상 지연을 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  11. 제1항에 있어서, 제1 및 제2피드백 루프를 포함하며, 상기 제1피드백 루프내에 제1적분기를 포함하고, 상기 제1 및 상기 제2피드백 루프가 제2적분기를 거쳐 제1아날로그-디지탈 변환기를 통해 제1디지탈-아날로그 변환기로 수행되며, 상기 제1아날로그-디지탈 및 제1디지탈-아날로그 변환기가 단일-비트 분해능을 갖는 제1시그마-델타 변조기단과; 제3적분기를 거쳐 제2아날로그-디지탈 변환기를 통해 제2디지탈-아날로그 변환기로 수행되는 제3피드백 루프를 포함하며, 상기 제2아날로그-디지탈 및 제2디지탈-아날로그 변환기가 복수-비트 분해능을 갖는 제2시그마-델타 변조기단과; 상기 제1시그마-델타 변조기단의 아날로그 입력 신호로서 상기 오버샘플링 변환기에 의해 디지탈형으로 되는 아날로그 신호를 인가하는 수단과; 상기 제1시그마-델타 변조기단내 그리고 상기 복수의 시그마-델타 변조기의 디지탈 출력 신호를 결합시키는 수단내에 상기 제2적분기로부터 상기 제2시그마-델타 변조기단의 아날로그 입력 신호를 공급하는 수단과; 상기 제1 및 제2시그마-델타 변조기단의 디지탈 출력 신호를 초기에 결합시키는 수단과; 상기 제2시그마-델타 변조기단 디지탈 출력 신호와 초기에 결합시킬 때 상기 오버샘플링 변환기에 의해 디지탈형으로 되는 아날로그 신호로부터 나타나는 디지탈 결과치에서 억제시키기 위해 상기 제1시그마-델타 변조기단 디지탈 출력 신호에 의해 보상 지연을 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  12. 제11항에 있어서, 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 제1 및 제2시그마-델타 변조기단의 디지탈 출력 신호를 초기에 결합시키는 상기 수단으로부터의 디지탈형 결과 신호를 시간에 대해 2차 미분함으로써 2차 미분된 디지탈형 결과 신호를 발생하는 수단과; 상기 보상 지연이 공급될 때 상기 제1시그마-델타 변조기단 디지탈 출력 신호와 상기 2차 미분된 디지탈형 결과 신호를 결합시킴으로써, 상기 제1시그마-델타 변조기단으로부터의 양자화 노이즈가 억제된 상기 결과 신호를 발생하는 수단을 추가로 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  13. 제11항에 있어서, 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 보상 지연이 공급될 때 상기 제1시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 2차 적분함으로써, 2차 적분되어 지연된 제1시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 2차 적분되어 지연된 제1시그마-델타 변조기단 디지탈 출력 신호를 상기 제1 및 제2시그마-델타 변조기단의 디지탈 출력 신호를 초기에 결합시키는 상기 수단으로부터 디지탈형 결과 신호와 결합시킴으로써, 상기 제1시그마-델타 변조기단으로부터의 양자화 노이즈가 억제된 상기 결합 신호를 얻는 수단을 또한 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  14. 아날로그 입력 신호에 응답하여 디지탈 출력 신호를 공급하기 위한 복수의 연속 시그마-델타 변조기단을 갖는 복수차 시그마-델타 변조기를 이용하는 형태의 오버샘플링 변환기로서, 최종 시그마-델타 복조기단을 제외한 상기 시그마-델타 변조기단에서 선택된 적어도 하나의 변조기단에서 나타나는 양자화 노이즈를 결합된 신호에서 억제하기 위해 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 수단을 포함하며, 상기 결합된 신호에 대해 데시메이션 필터를 갖는 오버샘플링 변환기에 있어서, 복수 비트 분해능을 갖는 아날로그-디지탈 및 디지탈-아날로그 변환기를 포함하는 최종의 시그마-델타 변조기단을 구비하는데, 상기 분해능이 상기 다른 시그마-델타 변조기단내에 포함된 아날로그-디지탈 및 디지탈-아날로그 변환기의 분해능보다 큰 것을 특징으로 하는 오버샘플링 변환기.
  15. 제14항에 있어서, 상기 피드백 루프내에 포함된 아날로그-디지탈 및 디지탈-아날로그 변환기의 분해능은 단일-비트 분해능인 것을 특징으로 하는 오버샘플링 변환기.
  16. 제15항에 있어서, 제1적분기를 거쳐 제1아날로그-디지탈 변환기를 통해 제1디지탈-아날로그 변환기로 수행되는 제1피드백 루프를 포함하며, 상기 제1아날로그-디지탈 및 제1디지탈-아날로그 변환기가 단일-비트 분해능을 갖는 제1시그마 델타 변조기단과; 제2적분기를 거쳐 제2아날로그-디지탈 변환기를 통해 제2디지탈-아날로그 변환기로 수행되는 제2피드백 루프를 포함하며, 상기 제2아날로그-디지탈 및 제2디지탈-아날로그 변환기가 단일-비트 분해능을 갖는 제2시그마-델타 변조기단과; 제3적분기를 거쳐 제3아날로그-디지탈 변환기를 통해 제3디지탈-아날로그 변환기로 수행되는 제3피드백 루프를 포함하며, 상기 제3아날로그-디지탈 및 디지탈-아날로그 변환기가 복수-비트 분해능을 갖는 제3시그마-델타 변조기단과; 상기 제1시그마-델타 변조기단의 아날로그 입력 신호로서 상기 오버샘플링 변환기에 의해 디지탈형으로 되는 아날로그 신호를 인가하는 수단과; 상기 제1시그마-델타 변조기단의 양자화 노이즈를 판정하는 수단과; 상기 제2시그마-델타 변조기단에 아날로그 입력 신호로서 상기 제1시그마-델타 변조기단의 양자화 노이즈를 인가하는 수단과; 상기 제2시그마-델타 변조기단의 양자화 노이즈를 판정하는 수단과; 상기 제3시그마-델타 변조기단에 아날로그 입력 신호로서 상기 제2시그마-델타 변조기단의 양자화 노이즈를 인가하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  17. 제16항에 있어서, 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 제3시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 2차 미분함으로써, 2차 미분된 제3시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 제2시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 1차 미분함으로써, 1차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 제1시그마-델타 변조기단 디지탈 출력 신호, 상기 1차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호 및 상기 2차 미분된 제3시그마-델타 변조기단 디지탈 출력 신호를 결합시킴으로써, 상기 결합 신호를 발생하는 수단과; 상기 결합 신호를 입력 신호로서 상기 데시메이션 필터에 인가하는 수단과; 상기 2차 미분된 제3시그마-델타 변조기단 디지탈 출력 신호를 결합시킬 때 상기 제1시그마-델타 변조기단으로부터 나타나는 양자화 노이즈와 상기 제2시그마-델타 변조기단으로부터 나타나는 양자화 노이즈를 상기 결합신호에서 억제하기 위해 상기 제1시그마-델타 변조기단 디지탈 출력 신호와 상기 1차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호에 보상 지연을 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  18. 제16항에 있어서, 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 제1시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 2차 적분함으로써, 2차 적분된 제1시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 제2시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 1차 적분함으로써, 1차 적분된 제2시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 2차 적분된 제1시그마-델타 변조기단 디지탈 출력 신호, 상기 1차 적분된 제2시그마-델타 변조기단 디지탈 출력 신호 및 상기 제3시그마-델타 변조기단 디지탈 출력 신호를 결합시킴으로써 상기 결합 신호를 얻는 수단과; 상기 결합 신호를 입력 신호로서 상기 데시메이션 필터에 인가하는 수단과; 상기 제3시그마-델타 변조기단 출력 신호와 결합시킬 때 상기 제1시그마-델타 변조기단으로부터 나타나는 양자화 노이즈와 상기 제2시그마-델타 변조기단으로부터 나타나는 양자화 노이즈를 상기 결합 신호에서 억제하기 위해 상기 2차 적분된 제1시그마-델타 변조기단 디지탈 출력 신호와 상기 1차 적분된 제2시그마-델타 변조기단 디지탈 출력 신호에 보상 지연을 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  19. 제15항에 있어서, 제1적분기를 거쳐 제1아날로그-디지탈 변환기를 통해 제1디지탈-아날로그 변환기로 수행되는 제1피드백 루프를 포함하며, 상기 제1아날로그-디지탈 및 제1디지탈-아날로그 변환기가 단일-비트 분해능을 갖는 제1시그마-델타 변조기단과; 제2적분기를 거쳐 제2아날로그-디지탈 변환기를 통해 제2디지탈-아날로그 변환기로 수행되는 제2피드백 루프를 포함하며, 상기 제2아날로그-디지탈 및 제2디지탈-아날로그 변환기가 단일-비트 분해능을 갖는 제2시그마-델타 변조기단과; 제3적분기를 거쳐 제3아날로그-디지탈 변환기를 통해 제3디지탈-아날로그 변환기로 수행되는 제3피드백 루프를 포함하며, 상기 제3아날로그-디지탈 및 제3디지탈-아날로그 변환기가 복수-비트 분해능을 갖는 제3시그마-델타 변조기단과; 상기 제1시그마-델타 변조기단의 아날로그 입력 신호로서 상기 오버샘플링 변환기에 의해 디지탈형으로 되는 아날로그 신호를 인가하는 수단과; 상기 제1적분기로부터 상기 제2시그마-델타 변조기단의 아날로그 입력 신호를 공급하는 수단과; 상기 제2적분기로부터 상기 제3시그마-델타 변조기단의 아날로그 입력 신호를 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  20. 제19항에 있어서, 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 제3시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 2차 미분함으로써, 2차 미분된 제3시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 제2시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 1차 미분함으로써, 1차 마분된 제2시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 제1시그마-델타 변조기단 디지탈 출력 신호, 상기 1차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호 및 상기 2차 미분된 제3시그마-델타 변조기단 디지탈 출력 신호를 결합시킴으로써, 상기 결합 신호를 발생하는 수단과; 상기 결합 신호를 입력 신호로서 상기 데시메이션 필터에 인가하는 수단과; 상기 2차 미분된 제3시그마-델타 변조기단 디지탈 출력 신호와 결합시킬 때 상기 제1시그마-델타 변조기단으로부터 나타나는 양자화 노이즈와 상기 제2시그마-델타 변조기단으로부터 나타나는 양자화 노이즈를 상기 결합신호에서 억제하기 위해 제1시그마-델타 변조기단 디지탈 출력 신호와 상기 1차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호에 보상 지연을 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  21. 제19항에 있어서, 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 제1시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 2차 적분함으로써, 2차 적분된 제1시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과, 상기 제2시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 1차 적분함으로써, 1차 적분된 제2시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 2차 적분된 제1시그마-델타 변조기단 디지탈 출력 신호, 상기 1차 적분된 제2시그마-델타 변조기단 디지탈 출력 신호 및 상기 제3시그마-델타 변조기단 디지탈 출력 신호를 결합시킴으로써, 상기 결합 신호를 발생하는 수단과; 상기 결합 신호를 입력 신호로서 상기 데시메이션 필터에 인가하는 수단과; 상기 제3시그마-델타 변조기단 디지탈 출력 신호와 결합시킬 때 상기 제1시그마-델타 변조기단으로부터 나타나는 양자화 노이즈와 상기 제2시그마-델타 변조기단으로부터 나타나는 양자화 노이즈를 상기 결합 신호에서 억제하기 위해 상기 2차 적분된 제1시그마-델타 변조기단 디지탈 출력 신호와 상기 1차 적분된 제2시그마-델타 변조기단 디지탈 출력 신호에 보상 지연을 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  22. 제15항에 있어서, 제1 및 제2피드백 루프를 포함하며, 상기 제1피드백 루프내에 제1적분기를 포함하고 상기 제1 및 제2피드백 루프가 제2적분기를 거쳐 제1아날로그-디지탈 변환기를 통해 제1디지탈-아날로그 변환기로 수행되며 상기 제1아날로그-디지탈 및 제1디지탈-아날로그 변환기가 단일-비트 분해능을 갖는 제1시그마-델타 변조기단과; 제3적분기를 거쳐 제2아날로그-디지탈 변환기를 통해 제2디지탈 아날로그 변환기로 수행되는 제3피드백 루프를 포함하며, 상기 제2아날로그-디지탈 및 제2디지탈-아날로그 변환기가 복수-비트 분해능을 갖는 제2시그마-델타 변조기단과; 상기 제1시그마-델타 변조기단의 아날로그 입력 신호로서 상기 오버샘플링 변환기에 의해 디지탈형으로 되는 아날로그 신호를 인가하는 수단과; 상기 제1시그마-델타 변조기단의 양자화 노이즈를 판정하는 수단과; 상기 제1시그마-델타 변조기단의 양자화 노이즈를 상기 제2시그마-델타 변조기단에 아날로그 입력 신호로서 인가하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  23. 제22항에 있어서, 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 제2시그마-델타 변조기단의 디지탈 출력 신호를 2차 미분함으로써, 2차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 제1시그마-델타 변조기단 디지탈 출력 신호와 상기 2차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호를 결합시킴으로써, 상기 데시메이션 필터에 인가되는 상기 결합 신호를 발생하는 수단과; 상기 2차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호와 결합시킬 때 상기 제1시그마-델타 변조기단으로부터 나타나는 양자화 노이즈를 상기 결합 신호에서 억제하기 위해 상기 제1시그마-델타 변조기단 디지탈 출력 신호에 보상 지연을 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  24. 제22항에 있어서, 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 제1시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 2차 적분함으로써, 2차 적분된 제1시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 2차 적분된 제1시그마-델타 변조기단 디지탈 출력 신호와 상기 제2시그마-델타 변조기단 디지탈 출력 신호를 결합시킴으로써, 상기 데시메이션 필터에 인가되는 상기 결합 신호를 발생하는 수단과; 상기 2차 미분된 제2시그마-델타 변조기단 디지탈 출력 신호를 결합시킬 때 상기 제1시그마-델타 변조기단으로부터 나타나는 양자화 노이즈를 상기 결합된 신호에서 억제하기 위해 상기 제1시그마-델타 변조기단 디지탈 출력 신호에 보상 지연을 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  25. 제15항에 있어서, 제1 및 제2피드백 루프를 포함하며, 상기 제1피드백 루프내에 제1적분기를 포함하고, 상기 제1 및 상기 제2피드백 루프가 제2적분기를 거쳐 제1아날로그-디지탈 변환기를 통해 제1디지탈-아날로그 변환기로 수행되며, 상기 제1아날로그-디지탈 및 제1디지탈-아날로그 변환기가 단일-비트 분해능을 갖는 제1시그마-델타 변조기단과; 제3적분기를 거쳐 제2아날로그-디지탈 변환기를 통해 제2디지탈-아날로그 변환기로 수행되는 제3피드백 루프를 포함하며, 상기 제2아날로그-디지탈 및 제2디지탈-아날로그 변환기가 복수-비트 분해능을 갖는 제2시그마-델타 변조기단과; 상기 제1시그마-델타 변조기단의 아날로그 입력 신호로서 상기 오버샘플링 변환기에 의해 디지탈형으로 되는 아날로그 신호를 인가하는 수단과; 상기 제1시그마-델타 변조기단내 그리고 상기 복수의 시그마-델타 변조기의 디지탈 출력 신호를 결합시키는 수단내에 상기 제2적분기로부터 상기 제2시그마-델타 변조기의 아날로그 입력 신호를 공급하는 수단과; 상기 제1 및 제2시그마-델타 변조기단의 디지탈 출력 신호를 초기에 결합시키는 수단과; 상기 제2시그마-델타 변조기단 디지탈 출력 신호와 초기에 결합시킬 때 상기 오버샘플링 변환기에 의해 디지탈형으로 되는 아날로그 신호로부터 나타나는 디지탈 결과 신호에서 억제시키기 위해 상기 제1시그마-델타 변조기단 디지탈 출력 신호에 보상 지연을 공급하는 수단을 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  26. 제25항에 있어서, 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 제1 및 제2시그마-델타 변조기단의 디지탈 출력 신호를 초기에 결합시키는 상기 수단으로부터의 디지탈 결과 신호를 시간에 대해 2차 미분함으로써 2차 미분된 디지탈 결과 신호를 발생하는 수단과; 상기 보상 지연이 공급될 때 상기 제1시그마-델타 변조기단 디지탈 출력 신호와 상기 2차 미분된 디지탈 결과 신호를 결합시킴으로써, 상기 제1시그마-델타 변조기단으로부터의 양자화 노이즈가 억제된 상기 결합 신호를 발생하는 수단을 또한 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  27. 제25항에 있어서, 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 상기 수단은, 상기 보상 지연이 공급될 때 상기 제1시그마-델타 변조기단의 디지탈 출력 신호를 시간에 대해 2차 적분함으로써 2차 적분되어 지연된 제1시그마-델타 변조기단 디지탈 출력 신호를 얻는 수단과; 상기 2차 적분되어 지연된 제1시그마-델타 변조기단 디지탈 출력 신호를 상기 제1 및 제2시그마-델타 변조기단의 디지탈 출력 신호를 초기에 결합시키는 상기 수단으로부터의 디지탈 결과 신호와 결합시킴으로써, 상기 제1시그마-델타 변조기단으로부터의 양자화 노이즈가 억제된 상기 결합 신호를 발생하는 수단을 또한 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  28. 아날로그 입력 신호에 응답하여 디지탈 출력 신호를 공급하기 위한 복수의 시그마-델타 변조기단을 갖는 복수차 시그마-델타 변조기를 이용하는 형태의 오버샘플링 변환기로서, 상기 시그마-델타 변조기단에서 선택된 변조기단에 나타나는 양자화 노이즈를 결합된 신호에서 억제하기 위해 상기 복수의 시그마-델타 변조기단의 디지탈 출력 신호를 결합시키는 수단을 포함하고, 상기 결합된 신호에 대해 데시메이션 필터를 갖는 오버샘플링 변환기에 있어서, 선택된 변조기단을 제외한 상기 시그마-델타 변조기단 각각에서 다중 비트 분해능을 갖는 개별 아날로그-디지탈 변환기 및 개별 디지탈-아날로그 변환기를 포함하며, 상기 시그마-델타 변조기단에서 상기 선택된 변조기단 각각에서 더 작은 비트 분해능을 갖는 개별 아날로그-디지탈 변환기 및 개별 디지탈-아날로그 변환기를 포함하는 것을 특징으로 하는 오버샘플링 변환기.
  29. 제28항에 있어서, 상기 선택된 시그마-델타 변조기단에서 개별 아날로그-디지탈 변환기 및 개별 디지탈-아날로그 변환기는 단일-비트 분해능을 갖는 것을 특징으로 하는 오버샘플링 변환기.
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