CN209823735U - 多级模数转换器中的级以及设备 - Google Patents

多级模数转换器中的级以及设备 Download PDF

Info

Publication number
CN209823735U
CN209823735U CN201920033176.5U CN201920033176U CN209823735U CN 209823735 U CN209823735 U CN 209823735U CN 201920033176 U CN201920033176 U CN 201920033176U CN 209823735 U CN209823735 U CN 209823735U
Authority
CN
China
Prior art keywords
stage
input signal
digital
voltage
analog
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201920033176.5U
Other languages
English (en)
Inventor
柴田肇
董韵之
李棹
T·C·考德威尔
杨文华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices International ULC
Original Assignee
Adi Semiconductor Unlimited Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Adi Semiconductor Unlimited Co filed Critical Adi Semiconductor Unlimited Co
Application granted granted Critical
Publication of CN209823735U publication Critical patent/CN209823735U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
    • H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H03M1/126—Multi-rate systems, i.e. adaptive to different fixed sampling rates
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type

Abstract

本公开涉及多级模数转换器中的级以及设备。线性连续时间(CT)延迟求和块是CT多级模数转换器(ADC)的关键构建块之一，如CT流水线ADC和CT多级Δ‑Σ(MASH)ADC。CT求和块通常用在CT多级ADC的级上，以从级的模拟输入信号中减去数模转换器(DAC)输出信号。CT延迟求和块可以用电压模式求和来实现，而不是使用电流模式求和。

Description

多级模数转换器中的级以及设备
技术领域
本公开一般涉及模数转换器(ADC)，更具体地，涉及具有电压模式求和的过采样连续时间流水线ADC。
背景技术
在许多电子应用中，模拟输入信号被转换成数字输出信号(例如，用于进一步的数字信号处理)。例如，在精密测量系统中，电子设备具有一个或多个传感器以进行测量，并且这些传感器可以产生模拟信号。然后将模拟信号提供给模数转换器(ADC)作为输入，以产生数字输出信号以供进一步处理。在另一个例子中，天线基于携带空中信息/信号的电磁波产生模拟信号。然后，由天线产生的模拟信号作为输入提供给ADC，以产生数字输出信号，以便进一步处理。
ADC可以在许多地方找到，例如宽带通信系统，音频系统，接收器系统等.ADC可以转换表示现实世界现象的模拟电信号，例如光、声音、温度或压力，以用于数据处理目的。ADC广泛应用于通信、能源、医疗保健、仪器仪表和测量、电机和电源控制、工业自动化和航空航天/国防。设计ADC是一项非常重要的任务，因为每个应用可能在速度、性能、功耗、成本和尺寸方面有不同的需求。随着需要ADC的应用的增长，对准确可靠的转换性能的需求也在增长。
实用新型内容
本实用新型的一个目的是提供多级模数转换器中的级以及设备。
根据本实用新型的一个方面，提供有一种多级模数转换器中的级，包括：求和节点，用于对延迟电压输入信号和重构电压输入信号求和；和跨导器，用于感测所述求和节点处的电压信号以产生该级的输出信号。
优选地，所述级还包括延迟元件，用于从到所述级的输入信号产生所述延迟电压输入信号。
优选地，所述级还包括数模转换器(DAC)，用于从模数转换器(ADC)提供的数字输入信号产生重构电压输入信号，该模数转换器将到所述级的输入信号数字化。
优选地，其中所述DAC是电压输出DAC，并且所述级还包括与所述DAC的输出串联的电阻器。
优选地，其中所述DAC是电流输出DAC，并且所述级还包括与所述DAC的输出并联的电阻器。
优选地，所述级还包括反相器，用于反转所述ADC的数字输出以形成用于所述DAC的数字输入信号。
优选地，所述级还包括耦合到所述求和节点的第一滤波电路网络，其中所述第一滤波电路网络包括电阻器和电容器中的至少一种。
优选地，所述级还包括相对于所述跨导器的反馈配置中的第二滤波电路网络。
优选地，所述级还包括与所述跨导器串联的电压缓冲器。
优选地，所述级还包括与跨导器串联的运算放大器。
优选地，所述级还包括多个时间交织的数模转换器(DAC)，用于从数字输入信号产生重构电压输入信号，该数字输入信号由将到所述级的输入信号数字化的多个时间交织的模数转换器(ADC)提供。
优选地，所述级还包括数模转换器(DAC)，用于从数字输入信号产生重构电压输入信号，该数字输入信号由将到所述级的输入信号数字化的多个时间交织的模数转换器(ADC)提供。
优选地，其中所述级具有以下频率响应中的一个或多个：一阶低通响应、高阶高通响应和带通响应。
优选地，其中所述多级模数转换器是连续时间多级模数转换器。
优选地，所述级还包括接地电阻器，所述接地电阻器在所述跨导器的输出处以将电流转换回到电压。
优选地，其中所述延迟元件包括延迟线和电阻器。
优选地，其中所述延迟元件包括第一电阻器，第一电阻器之后的延迟线，以及延迟线之后的第二电阻器。
根据本实用新型的另一方面，提供有一种多级模数转换器中的级，包括：电流输出数模转换器(DAC)，用于从模数转换器(ADC)提供的数字输入信号产生重构电压输入信号，该模数转换器将到所述级的输入信号数字化；电阻器，所述电阻器与所述电流输出DAC的输出并联；求和节点，用于对延迟电压输入信号和重构电压输入信号求和；和跨导器，用于感测所述求和节点处的电压信号以产生该级的输出信号，其中所述DAC是电流输出DAC，并且所述级还包括与所述DAC的输出并联的电阻器。
优选地，所述级还包括滤波电容器，所述滤波电容器连接到所述求和节点。
优选地，所述级还包括与所述跨导器串联的运算放大器，其中所述跨导器和所述运算放大器形成有源滤波器的一部分。
优选地，所述级还包括另外的电阻器，在所述跨导器和所述运算放大器的反馈路径中。
优选地，所述级还包括另外的电阻器和电容器，在所述运算放大器的并联的负反馈路径中。
根据本实用新型的再一个方面，提供有一种设备，用于通过电压模式求和进行模数转换，该设备包括：用于延迟输入信号以产生延迟电压输入信号的构件；用于重建所述输入信号以产生重构电压输入信号的构件；用于将延迟电压输入信号和重构电压输入信平均以产生平均电压信号的构件；和用于感测所述平均电压信号的跨导构件。
一个实施例已经解决了技术问题中的至少一个并且实现了本实用新型的相应的有利效果。
附图说明
为了更完整地理解本实用新型及其特征和优点，结合附图参考以下说明，其中相同的附图标记表示相同的部件，其中：
图1是根据本公开的一些实施例的多级模数转换器的说明性系统图；
图2示出了连续时间流水线转换器的级中的电流模式求和；
图3示出了根据本公开的一些实施例的用于连续时间多级模数转换器中的级的电压模式求和；
图4示出了根据本公开的一些实施例的用于连续时间多级模数转换器中的级的电压模式求和的一个示例性实施方式；
图5示出了根据本公开的一些实施例的用于连续时间多级模数转换器中的级的电压模式求和的另一示例性实施方式；
图6示出了根据本公开的一些实施例的具有电压模式求和的连续时间多级模数转换器中的示例性级。
图7示出了根据本公开的一些实施例的具有电压模式求和的连续时间多级模数转换器中的另一示例性级。
图8示出了根据本公开的一些实施例的具有电压模式求和的连续时间多级模数转换器中的又一示例性级。
图9示出了根据本公开的一些实施例的差分延迟元件；
图10-14示出了根据本公开的一些实施例的用于图9的差分延迟元件的不同示例性电路实现；
图15示出了根据本公开的一些实施例的具有电压模式求和实现时间交织的连续时间多级模数转换器中的示例性级；
图16是示出根据本公开的一些实施例的用于电压模式求和的方法的流程图，该方法用于连续时间多级模数转换器的级。
具体实施方式
线性连续时间(CT)延迟求和块是CT多级模数转换器(ADC)的关键构建块之一，如CT流水线ADC和CT多级Δ-Σ(MASH)ADC。CT求和块通常用在CT多级ADC的级上，以从级的模拟输入信号中减去数模转换器(DAC)输出信号。CT延迟求和块可以用电压模式求和来实现，而不是使用电流模式求和。
设计模数转换器
ADC是将模拟信号携带的连续物理量转换为表示数量幅度的数字数字(或携带该数字数字的数字信号)的电子设备。转换涉及模拟输入信号的量化，因此会引入少量误差。通常，量化通过模拟输入信号的周期性采样而发生。结果是一系列数字值(即数字信号)，它已将CT和连续幅度模拟输入信号转换成离散时间和离散幅度数字信号。ADC可以通过以下应用要求来定义：其带宽(可以正确转换为数字信号的模拟信号的频率范围)及其分辨率(离散电平的数量，最大模拟信号可以分成数字信号并在数字信号中表示)。ADC还具有各种规格来量化ADC动态性能，包括信噪比(SINAD)、有效位数(ENOB)、信噪比(SNR)、总谐波失真(THD)、总谐波失真加噪声(THD+N)和无杂散动态范围(SFDR)。ADC具有许多不同的设计，可根据应用要求和性能规格进行选择。
基于Δ-Σ(DS)调制的ADC(此处称为“DS ADC”)已广泛用于数字音频和高精度仪器系统。DS ADC通常具有能够以低成本将高分辨率的模拟输入信号转换为数字信号的优点。DS ADC可以包括环路滤波器、量化器和反馈数模转换器(DAC)。DS ADC可根据所需顺序而变化。量化器可用于编码输入信号，采用例如低分辨率ADC，作为1位ADC、闪速ADC、闪光量化器等。可以包括具有一个或多个积分器的环路滤波器，以便为DS ADC提供误差反馈，并帮助将来自量子器的噪声整形为基带到更高的频率。通常通过获取原始模拟输入信号与使用反馈DAC(其中数字化信号被转换回模拟信号)生成的原始模拟输入信号的重建版本之间的差异来产生误差。
DS ADC的一个关键特性是能够将量化噪声(从量化器)推到更高的频率，也称为噪声整形。噪声整形量取决于环路滤波器的顺序。因此，DS ADC通常能够实现高分辨率模数转换。在一些强调噪声整形的应用中，可以使用更高阶的DS调制器，即，在环路滤波器中使用更多的积分器和反馈路径，用于将更多的量化噪声整形为高频。DS ADC使用量化噪声的整形与过采样相结合来利用信号带宽来折衷分辨率。高阶噪声整形和多位实现允许更积极的权衡，但存在使ADC不稳定的风险。已经引入了具有多个DS ADC的多级噪声整形(MASH)ADC，其中MASH ADC通过依赖单个稳定的低阶DS ADC的级联来解决不稳定性问题。MASH ADC具有多个级，即级联低阶DS ADC(级联级的顺序可以变化)。每个级联低阶DS ADC将与通过模拟输入信号(或滤波模拟输入信号)和重构输入信号(例如，来自反馈DAC)的求和/减法形成的先前低阶DS ADC相关联的信号(例如先前低阶DS ADC的残留或量化噪声)数字化。
MASH ADC是多级ADC的一种风格，其中多级DS调制是级联的。另一种多级ADC是流水线ADC。流水线ADC中的给定级不具有作为级的DS调制器，而是具有量化器和前馈DAC。以与MASH ADC类似的方式，流水线ADC中的级可以将来自前一级的残余数字化。通过延迟输入信号和由量化器和前馈DAC提供的重建输入信号的求和/减法来形成残差。
图1是根据本公开的一些实施例的多级模数转换器的说明性系统图。多级转换器100包括多个转换器级110.1-110.N、串联连接、流水线或级联配置。每个转换器级(在此称为级)可以接收时钟信号(“CLK”)和相应的模拟输入信号(“Y0”、“Y1”、“Y2”、“Y3”…“YN-1”)，并且可以产生相应的模拟输出信号(“Y1”、“Y2”、“Y3”…“YN-1”、“YN”)和相应的数字输出信号(“D1<n-1:0>”、“D2<n-1:0>”、“D3<n-1:0>”…“DN<n-1:0>”)。各个模拟输出信号可以是通过求和/减法形成的相应转换器级的残差(例如，Y1是转换器级110.1的残差)。
“n”可以表示每个转换器级的位分辨率。虽然在图1中示出了所有转换器级具有相同的n位数以用于数字分辨率，转换器级不需要具有相同的位数用于数字分辨率。每个转换器级可以生成相应的数字输出信号，其可以被组合以形成用于多级转换器100的整体数字输出。数字输出信号可以被提供给数字重建滤波器130，其组合和/或滤波各个数字输出信号，并形成代表模拟输入Y0的最终转换器数字输出DOUT。
为简单起见，可能未示出一些信号路径。例如，在某些情况下，一个或多个转换器级可以接收其他模拟输入信号(例如，前一级的模拟输入信号和/或后一级的模拟输入信号)。
多级ADC的级可以用相同类型的转换器架构或不同转换器架构的组合来实现。可能的转换器架构包括：DS调制(例如，作为MASH ADC)、闪存转换(例如，如流水线的ADC中)、逐次逼近寄存器(SAR)转换和基于压控振荡器(基于VCO)的转换。
转换器100可以是CT转换器，其不使用离散时间(DT)电路进行转换，例如开关电容器电路。与具有DT功能的CT相比，CT ADC可以以更低的功耗运行并实现更好的宽带性能。然而，CT转换器可能更难设计。
电流模式总和
在多级ADC的级中形成残余(即两个模拟信号的求和/减法)可以在当前域中完成。作为示例，图2示出了CT流水线转换器的级200中的电流模式求和。
在所示的例子中，级200的模拟输入信号，即模拟电压输入VIN，由量化器202(例如，Flash ADC)数字化。来自量化器202的输出可以由反相器203反相。电流输出(“IDAC”)DAC204获取数字输出并重建当前形式的模拟输入信号，即-IDAC。电流输出DAC可以包括由开关控制的电流源，其基于到电流输出DAC的输入数字字来朝向电流输出DAC的输出转向电流。
模拟输入信号，即模拟电压输入VIN，被延迟元件206延迟，延迟元件206可包括延迟线和一个或多个电压-电流(“V至I”)电阻器。延迟元件206可以执行电压-电流转换并形成延迟电流输入信号IIN。通过延迟元件206的电流可以由延迟元件206中的电阻的组合来定义。
电流求和节点208通过减法/求和，通过基尔霍夫电流定律，通过对IIN和-IDAC求和，或等效地通过IDAC减去IIN来形成当前残余信号IRES。电流模式求和/减法的进一步特征在于，在跨阻抗放大器内具有运算放大器(运算放大器)210，使电流求和节点208处的电压保持恒定。换句话说，运算放大器210的输入在当前求和节点208处提供虚拟接地，使得当前求和节点208处的电压是固定的。流入运算放大器210的电流，即当前残余信号IRES，由运算放大器210的反馈路径中的阻抗结构放大。运算放大器将放大的残余物转换成电压。
级200可以重复和级联以形成CT多级转换器。
电压模式求和
CT多级转换器中的级可以在形成后续级的残余时在电压域中执行求和/减法，而不是在电流域中执行求和/减法。电压模式求和特别适用于高速应用，因为总和的质量可以依赖于无源元件。电压模式求和的特征在于电压求和节点，其不再具有固定电压，但具有将根据级的模拟输入信号和级的重建模拟输入信号而变化的电压。
图3示出了根据本公开的一些实施例的CT多级ADC中的级300的电压模式求和。级300包括电压求和节点302，用于对延迟电压输入信号和(否定的)重构电压输入信号求和；以及跨导器304，用于在电压求和节点302处感测电压信号以产生级300的输出信号。跨导器304可以执行电压-电流转换，即，将电压求和节点302处的电压信号转换为电流输出信号。在某些情况下，级300可以包括电路305，用于将电流输出信号转换为级300的电压输出信号，以便由多级ADC中的后续级进一步处理。
级300可包括延迟元件306，以从输入信号到级产生延迟电压输入信号(即延迟电压输入信号)。延迟元件306可包括(CT)延迟线和一个或多个电阻器。级300可包括DAC 308以产生重构电压输入信号。DAC 308可以从数字输入信号312形成重构电压输入信号，该数字输入信号312由ADC 310将输入信号数字化到级300来提供。级300可以包括反相器314以反转ADC 310的数字输出以形成DAC 308的数字输入信号，使得电压求和节点302看到来自DAC 308的否定的重构电压输入信号。在某些情况下，反相器314可以翻转一些ADC 310的数字输出。
电压求和节点302可以通过电压模式求和/减去延迟电压输入信号和(否定和)重构电压输入信号，在电压求和节点302处形成电压信号。具体地，电压求和节点302处的电压信号是(1)延迟电压输入信号和(2)重构电压输入信号的平均电压。换句话说，平均电压是(1)延迟电压输入信号和(2)重构电压输入信号除以2之和。重构电压输入信号是由反相器314反转的数字输入产生的。因此，(1)延迟电压输入信号和(2)重构电压输入信号的总和相当于(1)延迟电压输入信号减去(2)重构电压输入信号。
除了跨导器304之外，级300还可以包括耦合到电压求和节点302的第一滤波电路网络，例如RLC网络318。RLC网络318包括滤波电路组件，包括以下一个或多个：电阻器、电感器和电容器。第一滤波电路可以实现有用的无源滤波功能。在一些实施例中，级300还可以包括第二滤波电路网络，例如RLC&gm网络320，在相对于跨导器的反馈配置中或在跨导器304的反馈路径中。第二滤波电路可以实现有用的活动过滤器。RLC&gm网络320包括滤波电路组件，包括以下中的一个或多个：电阻器、电感器、电容器和跨导器。
在图3所示的示例中，DAC 308是电压输出DAC，并且级300还包括与DAC 308的输出串联的电阻器(或DAC的输出处的一个或多个串联连接的电阻器)。图4示出了根据本公开的一些实施例的用于CT多级ADC中的级的电压模式求和的一个示例性实施方式。延迟元件306和具有一个或多个串联连接的电阻器(“R”)的电压输出DAC(“VDAC”)连接到跨导器304。电压输出DAC和一个或多个串联连接的电阻器可以通过多个片实现，其中片的输出在公共输出节点处连接在一起。切片可以由数字输入字的相应位单独控制到电压输出DAC，将切片连接到第一固定电压或第二固定电压。然后，数字输入字可以控制电压输出DAC的输出电压，使得输出电压可以表示数字输入字的值。可以利用(互补金属氧化物半导体)反相器和串联输出电阻器来实现切片。
返回参考图3，在一些实施例中，DAC 308用电流输出DAC 316实现，并且级300还包括与DAC 316的输出(或一个或多个接地电阻器)并联的电阻器。图5示出了根据本公开的一些实施例的用于CT多级ADC中的级的电压模式求和的另一示例性实施方式。具有一个或多个接地电阻器(“R”)的延迟元件306和电流输出DAC(“IDAC”)连接到跨导器304。在一些情况下，一个或多个接地电阻器被称为终端电阻器。如前所述，电流输出DAC可以包括由开关(即，晶体管器件)控制的电流源，其基于到电流输出DAC的输入数字字来朝向电流输出DAC的输出转向电流。
用于电压模式求和的示例性电路实施方式
如图3所示的电压模式求和可以以不同的方式实现以实现不同的特性。例如，可以选择电路实现以提供级间增益的某些频率响应，例如一阶低通响应、高阶高通响应和带通响应。图6-8示出了CT多级ADC中的级的电路实现的一些示例，每个图具有可能不同的频率响应或特性行为。
图6示出了根据本公开的一些实施例的具有电压模式求和的CT多级ADC中的示例性级600。在该示例性电路实现中，滤波电容器C 602连接到电压求和节点302(即，输入到跨导器304)。滤波电容器C 602可以简化DAC图像滤波。跨导器304在电压求和节点302处感测电压信号并将其转换为电流。通过接地电阻器R 706将电流转换回节点604处的电压。为了具有适当的延迟线610或延迟线610的传递函数，驱动阻抗和终端阻抗必须匹配。跨导器304的输出阻抗是无限的，并且在这种情况下，电阻器R 606可以控制驱动阻抗。就终端而言，该示例中的级输出阻抗吸收驱动阻抗。因此，延迟线608用延迟线610和电阻器R 612实现。在一些情况下，电阻器R612可以由用作终端电阻器的DAC 308的输出处的输出电阻器代替。
图7示出了根据本公开的一些实施例的具有电压模式求和的CT多级ADC中的另一示例性级700。类似于图6，级700具有滤波电容器C 602，并且跨导器304在电压求和节点302处感测电压信号并将其转换为电流。通过接地电阻器R 606将电流转换回节点704处的电压。在该示例性电路实现中，电压缓冲器702与跨导器304串联提供。电压缓冲器702可用于缓冲来自跨导器304的输出或节点704处的电压来驱动后续级。在终止方面，电压缓冲器702被认为是具有零阻抗的电压源，因此，该电路示例中的延迟元件708处理与图6不同的终端。延迟元件708包括第一电阻器710(终端阻抗)，然后是延迟线712，接着是第二电阻器714。延迟线前面的第一电阻器710可以控制阻抗。
图8示出了根据本公开的一些实施例的具有电压模式求和的CT多级ADC中的又一示例性级800。在该示例性电路实现中，图7中所见的电压缓冲器702由更复杂的电路结构代替。类似于图6和7，滤波电容器C 602可以简化DAC图像滤波。级800还包括与跨导器304串联的运算放大器802。跨导器304和运算放大器802的组合形成高阶有源滤波器(例如，混合双四极滤波器)，其在电压求和节点302处感测和滤波电压信号。具体地，电阻器R 810(在跨导器304和运算放大器812的反馈路径中)提供从运算放大器802的输出到跨导器304的输入的反馈，并实现另外的求和路径。此外，电阻器R 810和电容器C 814(在运算放大器812的负反馈路径中)提供从运算放大器802的输出到运算放大器802的输入的反馈。高阶有源滤波器的滤波功能可以有利地改善多级ADC的性能(例如，提供更高阶的图像信号抑制)。级800的终止类似于图7的级700的终止。
延迟元件的示例性电路实现
图9示出了根据本公开的一些实施例的差分延迟元件。该图说明了如何在具有差分信号路径(即，从IN+到OUT+的顶部路径和从IN到OUT-的底部路径)的差分电路中提供延迟元件(见图中)。延迟元件可以以不同方式实现，以提供不同的频率响应、期望的行为和/或特征阻抗。图10-14示出了根据本公开的一些实施例的用于图9的差分延迟元件的不同示例性电路实现。图10-12示出了使用RC(电阻-电容器)晶格来提供延迟元件的示例。图13和14示出了一个或多个LC(电感器-电容器)晶格用于提供延迟元件的示例。
时间交错以提高速度
图15示出了根据本公开的一些实施例的CT多级ADC中的示例性级1500，其具有实现时间交织的电压模式求和。通过时间交织可以提高级的带宽和速度。例如，级1500可以包括多个时间交织的DAC，如DAC 1512.1、DAC 1512.2、...DAC 1512.N所示，用于从数字输入信号1520产生由多个时间交织的ADC提供的重构电压输入信号，如ADC 1510.1、ADC1510.2、......ADC 1510.N所示，将模拟输入信号数字化到级1500。时间交错的ADC可以由交错或相移时钟驱动。时间交织的DAC可以由交错或相移时钟驱动。转换可以以时间交错的方式发生，从而增加级1500的带宽和速度(与仅使用一个ADC和一个DAC相比)。
在一些实施例中，级1500可以仅对ADC进行时间交织，而(单个)高速DAC用于生成重构的电压输入。换句话说，级1500具有(单个)DAC，以从数字输入信号1520产生重构电压输入信号，其中数字输入信号1520由多个时间交织的ADC(例如ADC 1510.1、ADC1510.2....ADC 1510.N)提供，将输入信号数字化到级1500。
电压模式求和的方法
图16是示出根据本公开的一些实施例的用于CT多级ADC的级中的电压模式求和的方法的流程图。在1602中，延迟到级的输入信号以产生延迟电压输入信号。在1604中，从输入信号生成重构电压输入信号。在1606中，对延迟电压输入信号和重构电压输入信号进行平均以产生平均电压信号。
在一些实施例中，该方法还包括将所述平均电压信号转换成电流输出信号。该转换可以由跨导器执行。
在一些实施例中，该方法还包括通过一个或多个滤波电路网络对所述平均电压信号进行滤波。滤波电路网络可以提供无源和/或有源滤波，以改善CT多级ADC的性能。
在一些实施例中，产生重构电压输入信号包括数字化所述输入信号以产生数字输入信号，以及从所述数字输入信号产生重构电压输入信号。换句话说，重建的电压输入由ADC-DAC路径生成。为了通过平均来实现减法，产生重构电压输入信号还包括在产生重构电压输入信号之前反转所述数字输入信号。
例子
例子1是多级模数转换器中的级，包括：求和节点，用于对延迟电压输入信号和重构电压输入信号求和；跨导器，用于感测所述求和节点处的电压信号以产生该级的输出信号.
在例子2，例子1的级还可以包括延迟元件，用于从所述输入信号到所述级产生所述延迟电压输入信号.
在例子3，例子1或2的级还可以包括数模转换器(DAC)，用于从模数转换器(ADC)提供的数字输入信号产生重构电压输入信号，该模数转换器将输入信号数字化到所述级.
在例子4，例子3的级还可以包括作为电压输出DAC的DAC，并且该级还包括与DAC的输出串联的电阻器。
在例子5，例子3的级还可以包括作为电流输出DAC的DAC，并且该级还包括与DAC的输出并联的电阻器。
在例子6，例子3、4或5的级还可以包括反相器，以反转ADC的数字输出，以形成DAC的数字输入信号。
在例子7，例子1-6中任一的级还可以包括耦合到所述求解节点的第一滤波电路网络，其中所述第一滤波电路网络包括电阻器和电容器中的至少一种。
在例子8，例子1-7中任一的级还可以包括相对于所述跨导器的反馈配置中的第二滤波电路网络。
在例子9，例子1-8中任一的级还可以包括与所述跨导器串联的电压缓冲器。
在例子10，例子1-9中任一的级还可以包括与跨导器串联的运算放大器。
在例子11，例子1-10中任一的级还可以包括多个时间交织的数模转换器(DAC)，用于从所述数字输入信号产生重构电压输入信号，该数字输入信号由将输入信号数字化为所述级的多个时间交织的模数转换器(ADC)提供。例子4或5中的特征可以适用于例子11中的DAC。
在例子12，例子1-11中任一的级还可以包括数模转换器(DAC)，用于从数字输入信号产生重构电压输入信号，该数字输入信号由将输入信号数字化为所述级的多个时间交织的模数转换器(ADC)提供。例子4或5中的特征可以适用于例子12中的DAC。
在例子13，例子1-12中任一的级还可以包括具有以下(级间增益)频率响应中的一个或多个的级：一阶低通响应、高阶高通响应和带通响应。
在例子14，例子1-13中任一的级还可以包括作为连续时间多级模数转换器(例如CT MASH ADC、CT流水线ADC等)的多级模数转换器。
例15是一种多级模数转换器的电压模式求和方法，该方法包括：将输入信号延迟到级以产生延迟电压输入信号；从所述输入信号产生重构电压输入信号；平均所述延迟电压输入信号和所述重构电压输入信号以产生平均电压信号。
在例子16，例子15的方法还可以包括将所述平均电压信号转换成电流输出信号。
在例子17，例子15或16的方法还可以包括通过一个或多个滤波电路网络对所述平均电压信号进行滤波。
在例子18，例子15-17中任一的方法还可以包括产生重构电压输入信号包括：数字化所述输入信号以产生数字输入信号和从所述数字输入信号产生重构电压输入信号。
在例子19，例子18的方法还可以包括产生重构电压输入信号还包括在产生重构电压输入信号之前反转所述数字输入信号。
例子20是一种通过电压模式求和进行模数转换的设备，该设备包括：用于延迟输入信号以产生延迟电压输入信号的构件；用于重建所述输入信号以产生重构电压输入信号的构件；用于平均延迟电压输入信号和重构电压输入信号以产生平均电压信号的构件；用于传感所述平均电压信号的跨导构件。
实施例21是一种装置，包括用于实施和/或实施实施例15-19中任一项的方法和/或本文所述的任何功能的装置。
根据本实用新型的实施方式还包括以下：
项目1.一种用于多级模数转换器的级中的电压模式求和的方法，该方法包括：将输入信号延迟到所述级以产生延迟电压输入信号；从所述输入信号产生重构电压输入信号；和平均所述延迟电压输入信号和所述重构电压输入信号以产生平均电压信号。
项目2.根据项目1所述的方法，还包括：将所述平均电压信号转换成电流输出信号。
项目3.根据项目1所述的方法，还包括：通过一个或多个滤波电路网络对所述平均电压信号进行滤波。
项目4.根据项目1所述的方法，其中产生重构电压输入信号包括：数字化所述输入信号以产生数字输入信号；和从所述数字输入信号产生重构电压输入信号。
项目5.根据项目4所述的方法，其中产生重构电压输入信号还包括：在产生重构电压输入信号之前反转所述数字输入信号。
其他实施说明、变体和应用程序
由于几个原因，使用电压模式求和与电流模式求和不同。对于电流模式求和，求和质量(或求和的线性度)取决于求和节点质量。对于电压模式求和，求和质量仅取决于无源元件，因此求和基本上是线性的。为更宽带宽和更高速度的应用设计电压模式求和可能更容易。对于电流模式求和，放大的线性度很高，因为运算放大器通常是线性的。对于电压模式求和，由于使用跨导器，放大的线性度适中。对于电流模式求和，有源求和和有源滤波可能不适合高速操作。对于电压模式求和，被动求和和无源滤波可能特别适用于高速运行。
尽管在CT MASH ADC或CT流水线ADC中关于电压模式求和描述了本文描述的实施例，但是这些类型的CS ADC并不意味着限制本公开。此外，这里描述的实施例可以适用于各种转换器，包括采用混合CT和DT电路设计(使用开关电容器电路)等的其他ADC架构。电压模式求和电路适用于具有不同顺序的MASH ADC调制器，或具有任何数量的合适级的多级ADC。
电压模式求和的现有架构特别适用于使用CT MASH ADC或CT流水线ADC的高速、高精度应用。可以从该架构中获益的应用包括：仪器、测试、频谱分析仪、军事目的、雷达、有线或无线通信、移动电话(特别是因为标准继续推动更高速通信)和基站。
在一个示例实施例中，附图的任何数量的电路可以在相关电子设备的板上实现。该板可以是通用电路板，其可以保持电子设备的内部电子系统的各种组件，并且还提供用于其他外围设备的连接器。更具体地，电路板可以提供电连接，系统的其他部件可以通过电连接进行电气通信。任何合适的处理器(包括数字信号处理器、微处理器、支持芯片组等)、计算机可读非暂时存储器元件等可以基于特定配置需求、处理需求、计算机设计等适当地耦合到板。诸如外部存储器、附加传感器、用于音频/视频显示器的控制器和外围设备的其他组件可以作为插入式卡，通过电缆或者集成到板本身中而附接到板上。在各种实施例中，本文描述的一些功能(例如，校准)可以以仿真形式实现为在以支持这些功能的结构布置的一个或多个可配置(例如，可编程)元件内运行的软件或固件。提供仿真的软件或固件可以在非暂时性计算机可读存储介质上提供，该非暂时性计算机可读存储介质包括允许处理器执行那些功能的指令。
在另一示例实施例中，附图的电路可以被实现为独立模块(例如，具有被配置为执行特定应用或功能的相关组件和电路的设备)或者作为插件模块实现为电子设备的专用硬件。注意，本公开的特定实施例可以部分地或整体地容易地包括在片上系统(SOC)封装中。SOC表示将计算机或其他电子系统的组件集成到单个芯片中的IC。它可以包含数字、模拟、混合信号以及通常的射频功能：所有这些功能都可以在单个芯片衬底上提供。其他实施例可以包括多芯片模块(MCM)，其中多个单独的IC位于单个电子封装内并且被配置为通过电子封装彼此紧密地交互。例如，校准可以用片上微处理器(即，带有ADC的片上)或专用的片上数字硬件来实现。在各种其他实施例中，数字滤波器或数字功能可以在专用集成电路(ASIC)、现场可编程门阵列(FPGA)和其他半导体芯片中的一个或多个硅芯中实现。
本文概述的所有规范、尺寸和关系(例如，处理器的数量、逻辑操作等)仅出于示例和教导的目的而提供。在不脱离本公开的精神或所附权利要求的范围的情况下，可以显着地改变这样的信息。该说明书仅适用于一个非限制性示例，因此，它们应被解释为如此。在前面的描述中，已经参考特定处理器和/或组件布置描述了示例实施例。在不脱离本公开的所附权利要求的范围的情况下，可以对这些实施例进行各种修改和改变。因此，说明书和附图应被视为说明性的而非限制性的。
注意，利用本文提供的众多示例，可以根据两个、三个、四个或更多个电子组件来描述交互。然而，这仅出于清楚和示例的目的而进行。应该理解，系统可以以任何合适的方式合并。沿着类似的设计替代方案，附图中的任何所示组件、模块和元件可以以各种可能的配置组合，所有这些配置都明显在本说明书的宽范围内。在某些情况下，仅通过参考有限数量的电气元件来描述给定流程集的一个或多个功能可能更容易。应当理解，附图及其教导的电路易于扩展，并且可以容纳大量部件，以及更复杂/复杂的布置和配置。因此，所提供的示例不应限制范围或抑制可能应用于无数其他架构的电路的广泛教导。
注意，在本说明书中，对“一个实施例”、“示例实施例”、“实施例”、“另一实施例”、“一些实施例”、“各种实施例”、“其他实施例”、“替代实施例”等中包括的各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)的引用旨在表示任何这样的特征包括在本公开的一个或多个实施例中，但是可以或可以不必在相同的实施例中组合。
与保护可调电阻器有关的功能，例如图16中所示的过程，仅示出了可以由图中所示的电路或耦合到图中所示系统的电路(例如，数字电路或片上微处理器)执行的一些可能的功能。可以在适当的情况下删除或移除这些操作中的一些，或者可以在不脱离本公开的范围的情况下显着地修改或改变这些操作。此外，这些操作的时间可能会大大改变。出于示例和讨论的目的提供了前述操作流程。本文描述的实施例提供了实质的灵活性，因为可以提供任何合适的布置、时间顺序、配置和定时机制而不脱离本公开的教导。
本领域技术人员可以确定许多其他改变、替换、变化、替代和修改，并且本公开旨在涵盖落入本公开，所附权利要求的范围内的所有这样的改变、替换、变化、替代和修改。注意，上述装置的所有可选特征也可以关于本文描述的方法或过程来实现，并且示例中的细节可以在一个或多个实施例中的任何地方使用。

Claims (23)

1.一种多级模数转换器中的级，其特征在于，包括：
求和节点，用于对延迟电压输入信号和重构电压输入信号求和；和
跨导器，用于感测所述求和节点处的电压信号以产生该级的输出信号。
2.根据权利要求1所述的级，其特征在于，还包括：
延迟元件，用于从到所述级的输入信号产生所述延迟电压输入信号。
3.根据权利要求1所述的级，其特征在于，还包括：
数模转换器DAC，用于从模数转换器ADC提供的数字输入信号产生重构电压输入信号，该模数转换器将到所述级的输入信号数字化。
4.根据权利要求3所述的级，其中所述DAC是电压输出DAC，并且所述级还包括与所述DAC的输出串联的电阻器。
5.根据权利要求3所述的级，其中所述DAC是电流输出DAC，并且所述级还包括与所述DAC的输出并联的电阻器。
6.根据权利要求3所述的级，其特征在于，还包括：
反相器，用于反转所述ADC的数字输出以形成用于所述DAC的数字输入信号。
7.根据权利要求1所述的级，其特征在于，还包括：
耦合到所述求和节点的第一滤波电路网络，其中所述第一滤波电路网络包括电阻器和电容器中的至少一种。
8.根据权利要求1所述的级，其特征在于，还包括：
相对于所述跨导器的反馈配置中的第二滤波电路网络。
9.根据权利要求1所述的级，其特征在于，还包括：
与所述跨导器串联的电压缓冲器。
10.根据权利要求1所述的级，其特征在于，还包括：
与跨导器串联的运算放大器。
11.根据权利要求1所述的级，其特征在于，还包括：
多个时间交织的数模转换器DAC，用于从数字输入信号产生重构电压输入信号，该数字输入信号由将到所述级的输入信号数字化的多个时间交织的模数转换器ADC提供。
12.根据权利要求1所述的级，其特征在于，还包括：
数模转换器DAC，用于从数字输入信号产生重构电压输入信号，该数字输入信号由将到所述级的输入信号数字化的多个时间交织的模数转换器ADC提供。
13.根据权利要求1所述的级，其中所述级具有以下频率响应中的一个或多个：一阶低通响应、高阶高通响应和带通响应。
14.根据权利要求1所述的级，其中所述多级模数转换器是连续时间多级模数转换器。
15.根据权利要求1所述的级，其特征在于，还包括：
接地电阻器，所述接地电阻器在所述跨导器的输出处以将电流转换回到电压。
16.根据权利要求2所述的级，其中所述延迟元件包括延迟线和电阻器。
17.根据权利要求2所述的级，其中所述延迟元件包括第一电阻器，第一电阻器之后的延迟线，以及延迟线之后的第二电阻器。
18.一种多级模数转换器中的级，其特征在于，包括：
电流输出数模转换器DAC，用于从模数转换器ADC提供的数字输入信号产生重构电压输入信号，该模数转换器将到所述级的输入信号数字化；
电阻器，所述电阻器与所述电流输出DAC的输出并联；
求和节点，用于对延迟电压输入信号和重构电压输入信号求和；和
跨导器，用于感测所述求和节点处的电压信号以产生该级的输出信号，
其中所述DAC是电流输出DAC，并且所述级还包括与所述DAC的输出并联的电阻器。
19.根据权利要求18所述的级，其特征在于，还包括：
滤波电容器，所述滤波电容器连接到所述求和节点。
20.根据权利要求18所述的级，其特征在于，还包括：
与所述跨导器串联的运算放大器，其中所述跨导器和所述运算放大器形成有源滤波器的一部分。
21.根据权利要求20所述的级，其特征在于，还包括：
另外的电阻器，在所述跨导器和所述运算放大器的反馈路径中。
22.根据权利要求20所述的级，其特征在于，还包括：
另外的电阻器和电容器，在所述运算放大器的并联的负反馈路径中。
23.一种设备，用于通过电压模式求和进行模数转换，其特征在于，该设备包括：
用于延迟输入信号以产生延迟电压输入信号的构件；
用于重构所述输入信号以产生重构电压输入信号的构件；
用于将延迟电压输入信号和重构电压输入信号平均以产生平均电压信号的构件；和
用于感测所述平均电压信号的跨导构件。
CN201920033176.5U 2018-01-09 2019-01-09 多级模数转换器中的级以及设备 Active CN209823735U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/865,742 US10171102B1 (en) 2018-01-09 2018-01-09 Oversampled continuous-time pipeline ADC with voltage-mode summation
US15/865,742 2018-01-09

Publications (1)

Publication Number Publication Date
CN209823735U true CN209823735U (zh) 2019-12-20

Family

ID=64739874

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201920033176.5U Active CN209823735U (zh) 2018-01-09 2019-01-09 多级模数转换器中的级以及设备

Country Status (3)

Country Link
US (1) US10171102B1 (zh)
CN (1) CN209823735U (zh)
DE (1) DE202019100036U1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10924128B2 (en) * 2019-05-24 2021-02-16 Analog Devices International Unlimited Company VCO-based continuous-time pipelined ADC
US10958281B1 (en) * 2019-10-15 2021-03-23 Analog Devices International Unlimited Company Analog-to-digital convertor (ADC) with a synthesized delay stage
US11563442B2 (en) 2020-08-07 2023-01-24 Analog Devices International Unlimited Company Calibration of continuous-time residue generation systems for analog-to-digital converters
US11652491B2 (en) 2020-08-07 2023-05-16 Analog Devices International Unlimited Company High-pass shaped dither in continuous-time residue generation systems for analog-to-digital converters
US11515886B2 (en) 2020-09-07 2022-11-29 Konkuk University Industrial Cooperation Corp. Analog-to-digital converter, electronic device including the same, and operating method of analog-to-digital converter
CN113193871B (zh) * 2021-04-27 2023-09-19 西安电子科技大学 一种基于缓冲架构下的采样网络建模电路
CN113328749B (zh) * 2021-04-30 2023-12-15 澳门大学 一种模数转换装置
EP4120571A1 (en) 2021-07-16 2023-01-18 Nxp B.V. Hybrid adc circuit and method

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US701552A (en) 1902-03-31 1902-06-03 Samuel E Erickson Burglar-alarm.
US792523A (en) 1903-02-07 1905-06-13 Alexander Lagerman Platen printing-press.
US4344093A (en) 1980-10-24 1982-08-10 Sperry Corporation Delay and optimum amplitude equalizers for a readback circuit
US6064507A (en) 1996-06-17 2000-05-16 Trw Inc. High speed differential optoelectronic receiver
US5861828A (en) 1997-10-14 1999-01-19 National Semiconductor Corporation Apparatus and method for monotonic digital calibration of a pipeline analog-to-digital converter
US6222477B1 (en) 1998-06-16 2001-04-24 Yokogawa Electric Corporation Cascade A/D converter
US6512422B2 (en) 2001-03-30 2003-01-28 Koninklijke Philips Electronics N.V. Oscillator with improved magnetic coupling rejection
US6489913B1 (en) 2001-09-24 2002-12-03 Tektronix, Inc. Sub-ranging analog-to-digital converter using a sigma delta converter
DE60319515T2 (de) 2002-03-22 2009-04-02 Broadcom Corp., Irvine Delta-sigma-modulator
AU2003285700A1 (en) 2003-01-20 2004-08-13 Koninklijke Philips Electronics N.V. Resonator filter structure with improved balance
US6914549B2 (en) 2003-09-12 2005-07-05 Texas Instruments Incorporated Reconfigurable analog-to-digital converter
US6956517B1 (en) 2004-06-12 2005-10-18 L-3 Integrated Systems Company Systems and methods for multi-channel analog to digital conversion
JP4529007B2 (ja) 2004-09-02 2010-08-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US6987477B1 (en) * 2004-10-04 2006-01-17 National Semiconductor Corporation Pipelined analog-to-digital converter (ADC) with 3-bit ADC and endpoint correction
JP4302672B2 (ja) 2005-07-14 2009-07-29 シャープ株式会社 Ａｄ変換器
US7280064B2 (en) 2005-09-08 2007-10-09 Realtek Semiconductor Corp. Pipeline ADC with minimum overhead digital error correction
US8237509B2 (en) 2007-02-23 2012-08-07 Qualcomm, Incorporated Amplifier with integrated filter
US7443332B2 (en) 2007-03-26 2008-10-28 National Instruments Corporation Time continuous pipeline analog-to-digital converter
US7626525B2 (en) 2007-05-03 2009-12-01 Texas Instruments Incorporated Feed-forward circuitry and corresponding error cancellation circuit for cascaded delta-sigma modulator
US7551114B2 (en) * 2007-05-15 2009-06-23 Texas Instruments Incorporated Reducing power consumption in the early stages of a pipeline sub-ADC used in a time-interleaved ADC
US7870415B2 (en) 2007-08-24 2011-01-11 Analog Devices, Inc. Clock processors in high-speed signal converter systems with data clock aligner sharing error signal produced in duty cycle stabilizer
US7561084B1 (en) 2007-09-25 2009-07-14 National Semiconductor Corporation Sliding error sampler (SES) for latency reduction in the ADC path
US7573417B2 (en) * 2007-11-20 2009-08-11 Agere Systems Inc. Multi-bit per stage pipelined analog to digital converters
US8102206B2 (en) 2009-05-08 2012-01-24 Analog Devices, Inc. Multi-path, multi-stage feed-forward operational amplifier circuit
US20110058676A1 (en) 2009-09-07 2011-03-10 Qualcomm Incorporated Systems, methods, apparatus, and computer-readable media for dereverberation of multichannel signal
FR2956538B1 (fr) 2010-02-15 2012-03-16 St Microelectronics Sa Convertisseur analogique/numerique a temps continu
US8711980B2 (en) 2010-09-10 2014-04-29 Intel IP Corporation Receiver with feedback continuous-time delta-sigma modulator with current-mode input
US8253611B2 (en) 2010-10-06 2012-08-28 Texas Instruments Incorporated Method for calibrating a pipelined continuous-time sigma delta modulator
US8284085B2 (en) 2010-10-06 2012-10-09 Texas Instruments Incorporated Pipelined continuous-time sigma delta modulator
US8570200B2 (en) 2011-01-20 2013-10-29 Mediatek Singapore Pte. Ltd. Continuous-time oversampled converter having enhanced immunity to noise
CN103329443B (zh) 2011-01-21 2016-08-10 联发科技（新加坡）私人有限公司 连续时间积分三角模数转换器及其模数转换方法
US8462033B2 (en) 2011-07-22 2013-06-11 Mediatek Singapore Pte. Ltd. Reconfigurable delta-sigma modulator ADC using noise coupling
US8581769B2 (en) 2011-11-22 2013-11-12 Stmicroelectronics International N.V. Multiplying digital-to-analog converter configured to maintain impedance balancing
EP2629428A1 (en) 2012-02-16 2013-08-21 Imec A/D Converter and Method for Calibrating the Same
US8896475B2 (en) 2013-03-15 2014-11-25 Analog Devices Technology Continuous-time oversampling pipeline analog-to-digital converter
US9178529B2 (en) 2013-10-18 2015-11-03 Analog Devices Global Multi-stage noise shaping analog-to-digital converter
US9312840B2 (en) 2014-02-28 2016-04-12 Analog Devices Global LC lattice delay line for high-speed ADC applications
US9614510B2 (en) 2015-03-13 2017-04-04 Texas Instruments Incorporated Input path matching in pipelined continuous-time analog-to-digital converters
US9537497B2 (en) 2015-05-14 2017-01-03 Mediatek Inc. Continuous time delta sigma modulator, analog to digital converter and associated compensation method
US9762221B2 (en) 2015-06-16 2017-09-12 Analog Devices Global RC lattice delay

Also Published As

Publication number Publication date
US10171102B1 (en) 2019-01-01
DE202019100036U1 (de) 2019-03-20

Similar Documents

Publication Publication Date Title
CN209823735U (zh) 多级模数转换器中的级以及设备
EP3104530B1 (en) Ultra low power dual quantizer architecture for oversampling delta-sigma modulator
CN106888018B (zh) Dac时序失配误差的数字测量
US9838031B2 (en) Dither injection for continuous-time MASH ADCS
EP2930849B1 (en) Estimation of digital-to-analog converter static mismatch errors
US9178529B2 (en) Multi-stage noise shaping analog-to-digital converter
CN106888020B (zh) Dac开关失配误差的数字测量
US11329660B2 (en) VCO-based continuous-time pipelined ADC
Lee et al. A Noise-Coupled Time-Interleaved Delta-Sigma ADC With 4.2 MHz Bandwidth, ${-} $98 dB THD, and 79 dB SNDR
US10536161B1 (en) Noise shaping pipeline analog to digital converters
Rajaee et al. Design of a 79 dB 80 MHz 8X-OSR hybrid delta-sigma/pipelined ADC
US10187075B1 (en) Blocker tolerance in continuous-time residue generating analog-to-digital converters
US10181860B1 (en) Reducing residue signals in analog-to-digital converters
US10727853B1 (en) DAC calibration using VCO ADC
Kwak et al. A 72.9-dB SNDR 20-MHz BW 2-2 discrete-time resolution-enhanced sturdy MASH Delta–Sigma modulator using source-follower-based integrators
US9793908B2 (en) Protection circuits for tunable resistor at continuous-time ADC input
Bernardinis et al. A wide-band 280-MHz four-path time-interleaved bandpass sigma-delta modulator
US10361711B1 (en) Stub filters to improve blocker tolerance in continuous-time residue generation analog-to-digital converters
CN106888023B (zh) 在多级δ-σ模数转换器中的信号传递函数均衡
Nahar et al. Delta-sigma ADC modulator for multibit data converters using passive adder entrenched second order noise shaping
Belleman From analog to digital
Jiang Advanced Architecture Alternatives for Time-Interleaved Delta-Sigma Modulators
Śniatała et al. Improving Dual-Slope A/D Converter with Noise-Shaping and Digital Filtering Techniques
Rashidi Low Noise, Jitter Tolerant Continuous-Time Sigma-Delta Modulator
Prefasi Sen Contribution to the design of continuous-time Sigma-Delta Modulators based on time delay elements

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220112

Address after: Limerick

Patentee after: ANALOG DEVICES INTERNATIONAL UNLIMITED Co.

Address before: Bermuda (UK), Hamilton

Patentee before: Analog Devices Global Unlimited Co.