KR102353342B1 - 수동 회로 기반의 대역통과 sar adc 및 이를 이용한 아날로그 신호의 디지털 변환 방법 - Google Patents

수동 회로 기반의 대역통과 sar adc 및 이를 이용한 아날로그 신호의 디지털 변환 방법 Download PDF

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Abstract

수동 회로 기반의 대역통과 SAR ADC 및 이를 이용한 아날로그 신호의 디지털 변환 방법이 개시되며, 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC는, 미리 설정된 샘플링 주기마다 아날로그 신호를 샘플링하여 입력 신호를 생성하는 샘플링부, 상기 입력 신호를 기초로 디지털 변환을 수행하여 상기 아날로그 신호에 대응하는 디지털 신호 및 잔류 신호를 출력하는 변환부 및 상기 출력된 잔류 신호를 저장하는 제1상태 및 기 저장된 잔류 신호를 상기 변환부에 인가하는 제2상태 간의 전환이 가능하도록 구비되는 제1소자부 및 제2소자부를 포함하는 수동 회로부를 포함할 수 있다.

Description

수동 회로 기반의 대역통과 SAR ADC 및 이를 이용한 아날로그 신호의 디지털 변환 방법{FULLY-PASSIVE BANDPASS SAR ADC AND METHOD FOR CONVERTING ANALOG SIGNAL TO DIGITAL SIGNAL USING THE SAME}
본원은 수동 회로 기반의 대역통과 SAR ADC 및 이를 이용한 아날로그 신호의 디지털 변환 방법에 관한 것이다.
아날로그 디지털 변환기(Analog Digital Converter, ADC)는 연속적인 값을 표현하는 아날로그 형태로 구성된 신호를 이산적인 양의 값을 표현하는 디지털 형태의 신호(예를 들면, n개의 비트열)로 변환하여 주는 장치를 의미한다. 이러한 ADC의 종류에는 파이프라인 ADC(Pipelined ADC), 연속 근사 레지스터(Successive Approximation Register, SAR), 델타 시그마 ADC 등이 있다.
특히, 기존의 슈퍼헤테로다인 수신기(Superheterodyne Receiver)와 직접 변환 방식 수신기(Direct-Conversion Receiver)는 많은 수의 아날로그 회로를 포함하며, 이에 따라 회로의 설계 난이도가 증가하는 문제를 가지고 있다. 이를 해결하기 위해 대역통과(Bandpass) ADC를 활용하는 IF 변환 수신기(IF-Conversion Receiver) 구조가 대안으로 제시되고는 있지만, 일반적으로 연산 트랜스컨덕턴스 증폭기(OTA, Operational Transconductance Amplifier)를 포함하는 구조로 설계되어 높은 전력 소비가 요구되는 한계가 있다.
이에 따라, 연산 트랜스컨덕턴스 증폭기(OTA)를 포함하지 않는 간단한 구조를 가지면서도, PVT(Process, Voltage, Temperature) 변화에 견고하고 높은 전력 효율을 갖는 대역통과(Bandpass) ADC의 개발이 요구된다.
본원의 배경이 되는 기술은 한국등록특허공보 제10-0724533호에 개시되어 있다.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 연산 트랜스컨덕턴스 증폭기(OTA)를 포함하지 않는 간단한 구조로 구현되는 수동 회로 기반의 대역통과 SAR ADC 및 이를 이용한 아날로그 신호의 디지털 변환 방법을 제공하려는 것을 목적으로 한다.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 연산 트랜스컨덕턴스 증폭기(OTA)를 포함하지 않아 전력 소비가 적고, PVT(Process, Voltage, Temperature) 변화에 견고한 수동 회로 기반의 대역통과 SAR ADC 및 이를 이용한 아날로그 신호의 디지털 변환 방법을 제공하려는 것을 목적으로 한다.
다만, 본원의 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC는, 미리 설정된 샘플링 주기마다 아날로그 신호를 샘플링하여 입력 신호를 생성하는 샘플링부, 상기 입력 신호를 기초로 디지털 변환을 수행하여 상기 아날로그 신호에 대응하는 디지털 신호 및 잔류 신호를 출력하는 변환부 및 상기 출력된 잔류 신호를 저장하는 제1상태 및 기 저장된 잔류 신호를 상기 변환부에 인가하는 제2상태 간의 전환이 가능하도록 구비되는 제1소자부 및 제2소자부를 포함하는 수동 회로부를 포함할 수 있다.
또한, 상기 제1소자부의 상기 제1상태와 상기 제2상태 사이의 전환 및 상기 제2소자부의 상기 제1상태와 상기 제2상태 사이의 전환은 상호 독립적으로 수행될 수 있다.
또한, 상기 변환부는, n번째 샘플링 주기에서의 상기 입력 신호 및 n-2번째 샘플링 주기에서 생성된 후 상기 n번째 샘플링 주기까지 상기 제1소자부 또는 상기 제2소자부에 기 저장된 잔류 신호에 기초하여 상기 n번째 샘플링 주기에 대응하는 상기 디지털 변환을 수행할 수 있다.
또한, n번째 샘플링 주기에 대응하여 생성되는 상기 잔류 신호가 상기 제1소자부에 저장되면, n+1번째 샘플링 주기에 대응하여 생성되는 상기 잔류 신호는 상기 제2소자부에 저장될 수 있다.
또한, n번째 샘플링 주기에 대응하여 생성되는 상기 잔류 신호가 상기 제2소자부에 저장되면, n+1번째 샘플링 주기에 대응하여 생성되는 상기 잔류 신호는 상기 제1소자부에 저장될 수 있다.
또한, n번째 샘플링 주기에 대한 상기 디지털 변환이 상기 제1소자부에 기 저장된 잔류 신호를 기초로 수행되면, n+1번째 샘플링 주기에 대한 상기 디지털 변환은 상기 제2소자부에 기 저장된 잔류 신호를 기초로 수행될 수 있다.
또한, n번째 샘플링 주기에 대한 상기 디지털 변환이 상기 제2소자부에 기 저장된 잔류 신호를 기초로 수행되면, n+1번째 샘플링 주기에 대한 상기 디지털 변환은 상기 제1소자부에 기 저장된 잔류 신호를 기초로 수행될 수 있다.
또한, 상기 디지털 변환에 사용되는 상기 입력 신호와 상기 잔류 신호의 두 샘플링 주기 차이에 의해 상기 아날로그 신호가 소정의 통과 대역에 대응하는 디지털 신호로 변환되는 대역통과 특성이 구현되는 것일 수 있다.
또한, 상기 제1소자부 및 상기 제2소자부 각각은, n번째 샘플링 주기에 대응하여 저장한 상기 잔류 신호를 n+2번째 샘플링 주기에 대응하여 상기 변환부로 인가할 수 있다.
또한, 상기 변환부는, 상기 디지털 변환을 수행하기 위한 커패시터열 및 비교기를 포함할 수 있다.
또한, 상기 제1소자부 및 상기 제2소자부는 차동 잔류 커패시터를 각각 포함할 수 있다.
또한, 상기 차동 잔류 커패시터는, 상기 제1상태에서, 상기 커패시터열과 접속되어 전하 공유를 통해 상기 잔류 신호를 저장할 수 있다.
또한, 상기 차동 잔류 커패시터는, 상기 제2상태에서, 상기 비교기의 입력단에 접속될 수 있다.
한편, 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC를 이용한 아날로그 신호의 디지털 변환 방법은, 미리 설정된 샘플링 주기마다 아날로그 신호를 샘플링하여 입력 신호를 생성하는 단계, 상기 입력 신호 및 수동 회로부에 기 저장된 잔류 신호를 기초로 디지털 변환을 수행하여 상기 아날로그 신호에 대응하는 디지털 신호 및 잔류 신호를 출력하는 단계 및 상기 출력된 잔류 신호를 상기 수동 회로부에 저장하는 단계를 포함할 수 있다.
또한, 상기 출력하는 단계는, 상기 입력 신호 및 상기 입력 신호에 대비하여 두 샘플링 주기 전에 인가된 입력 신호에 대응하여 생성되어 상기 수동 회로부에 기 저장된 잔류 신호를 기초로 상기 디지털 변환을 수행할 수 있다.
또한, 상기 출력하는 단계는, 상기 샘플링 주기마다 교번하여 상기 제1소자부 또는 상기 제2소자부에 기 저장된 잔류 신호를 활용하여 상기 디지털 변환을 수행할 수 있다.
또한, 상기 저장하는 단계는, 상기 샘플링 주기마다 상기 제1소자부 또는 상기 제2소자부에 상기 출력된 잔류 신호를 교번하여 저장할 수 있다.
또한, 상기 출력하는 단계에서, 상기 제1소자부에 기 저장된 잔류 신호를 기초로 상기 디지털 변환이 수행되면, 해당 샘플링 주기에 대한 상기 저장하는 단계는, 상기 출력된 잔류 신호를 상기 제1소자부에 저장할 수 있다.
또한, 상기 출력하는 단계에서, 상기 제2소자부에 기 저장된 잔류 신호를 기초로 상기 디지털 변환이 수행되면, 해당 샘플링 주기에 대한 상기 저장하는 단계는, 상기 출력된 잔류 신호를 상기 제2소자부에 저장할 수 있다.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본원을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 추가적인 실시예가 존재할 수 있다.
전술한 본원의 과제 해결 수단에 의하면, 연산 트랜스컨덕턴스 증폭기(OTA)를 포함하지 않는 간단한 구조로 구현되는 수동 회로 기반의 대역통과 SAR ADC 및 이를 이용한 아날로그 신호의 디지털 변환 방법을 제공할 수 있다.
전술한 본원의 과제 해결 수단에 의하면, 연산 트랜스컨덕턴스 증폭기(OTA)를 포함하지 않아 전력 소비가 적고, PVT(Process, Voltage, Temperature) 변화에 견고한 수동 회로 기반의 대역통과 SAR ADC 및 이를 이용한 아날로그 신호의 디지털 변환 방법을 제공할 수 있다.
전술한 본원의 과제 해결 수단에 의하면, 차동 잔류 커패시터를 통해 별도의 연산 트랜스컨덕턴스 증폭기(OTA) 없이도 전하 공유(Charge Sharing) 과정에서 발생하는 로스(Loss)를 보상할 수 있으며, 2 개의 차동 잔류 커패시터를 쌍으로 활용하여 2차 대역통과 특성을 구현할 수 있다.
다만, 본원에서 얻을 수 있는 효과는 상기된 바와 같은 효과들로 한정되지 않으며, 또 다른 효과들이 존재할 수 있다.
도 1은 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC의 개략적인 구성도이다.
도 2는 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC에 대한 세부 회로도이다.
도 3은 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC의 시계열적인 동작을 설명하기 위한 개념도이다.
도 4는 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC와 연계된 타이밍도이다.
도 5는 종래의 저역 통과 SAR ADC와 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC에서의 사용 대역 내(In-band)에서 발생하는 양자화 노이즈(Quantization Noise)를 비교하여 나타낸 도면이다.
도 6은 본원의 다른 실시예에 따른 타임 인러리빙 구조를 갖는 수동 회로 기반의 대역통과 SAR ADC의 구조 및 기능을 설명하기 위한 개념도이다.
도 7은 본원의 다른 실시예에 따른 타임 인러리빙 구조를 갖는 수동 회로 기반의 대역통과 SAR ADC의 복수의 채널 및 수동 회로부의 순환 프로세스를 설명하기 위한 개념도이다.
도 8은 본원의 다른 실시예에 따른 타임 인러리빙 구조를 갖는 수동 회로 기반의 대역통과 SAR ADC에 대한 세부 회로도이다.
도 9는 본원의 다른 실시예에 따른 타임 인러리빙 구조를 갖는 수동 회로 기반의 대역통과 SAR ADC와 연계된 타이밍도이다.
도 10은 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC를 이용한 아날로그 신호의 디지털 변환 방법에 대한 동작 흐름도이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결" 또는 "간접적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에", "상부에", "상단에", "하에", "하부에", "하단에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본원은 수동 회로 기반의 대역통과 SAR ADC 및 이를 이용한 아날로그 신호의 디지털 변환 방법에 관한 것이다.
도 1은 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC의 개략적인 구성도이고, 도 2는 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC에 대한 세부 회로도이다.
도 1 및 도 2를 참조하면, 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC(100)(이하, '대역통과 SAR ADC(100)'라 한다.)는, 샘플링부(110), 변환부(120) 및 수동 회로부(130)를 포함할 수 있다. 또한, 도 1 및 도 2를 참조하면, 수동 회로부(130)는 제1소자부(131) 및 제2소자부(132)를 포함할 수 있다.
샘플링부(110)는 미리 설정된 샘플링 주기마다 아날로그 신호(VIN)를 샘플링하여 입력 신호를 생성할 수 있다. 여기서, 샘플링부(110)가 아날로그 신호(VIN)를 샘플링하는 것은 미리 설정된 샘플링 주기마다 반복적으로 수행되는 샘플 앤 홀드(Sample & Hold) 동작을 의미할 수 있으며, 도 2를 참조하면, 본원의 일 실시예에 따른 샘플링부(110)는 아날로그 신호(VIN)의 입력단과 연결되고, 샘플링 주기마다 폐쇄되어 입력된 아날로그 신호(VIN)가 샘플링 되도록 구비되는 스위치 소자(미도시)를 포함할 수 있으나, 이에만 한정되는 것은 아니다.
또한, 본원의 실시예에 관한 설명에서, 각각의 샘플링 주기는 n-3번째 주기, n-2번째 주기, n-1번째 주기, n번째 주기, n+1번째 주기 등으로 시간의 흐름에 따라 구분되어 지칭될 수 있다.
변환부(120)는 샘플링부(110)에 의해 생성된 입력 신호를 기초로 디지털 변환을 수행하여 아날로그 신호(VIN)에 대응하는 디지털 신호(DOUT) 및 잔류 신호(Vres, 도 3의 D1)를 출력할 수 있다.
또한, 도 2를 참조하면, 변환부(120)는 디지털 변환을 수행하기 위한 커패시터열(121) 및 비교기(122)를 포함할 수 있다. 본원의 일 실시예에 따르면, 변환부(120)에 의해 수행되는 아날로그 신호에 대한 디지털 변환은 10-bit 변환일 수 있으나(달리 말해, 아날로그 신호(VIN)에 대응하는 디지털 신호(DOUT)가 10 비트로 이루어진 비트열이 되도록 변환되는 것일 수 있으나), 이에만 한정되는 것은 아니다. 또한, 변환부(120)의 커패시터열(121)은 축차 비교형(Successive-approximation, SAR) 양자화기(Quantizer)에 대하여 요구되는 디지털 아날로그 변환기(digital to analog converter, DAC)로 기능할 수 있다. 따라서, 본원의 실시예에 관한 설명에서 커패시터열(121)은 'CDAC'로 달리 지칭될 수 있다.
수동 회로부(130)는 출력된 잔류 신호(Vres)를 저장하는 제1상태 및 현재 샘플링 주기 이전에 기 저장된 잔류 신호(Vres)를 변환부(120)에 인가하는 제2상태 간의 전환이 가능하도록 구비되는 제1소자부(131) 및 제2소자부(132)를 포함할 수 있다. 달리 말해, 제1소자부(131) 및 제2소자부(132) 각각은 제1상태 또는 제2상태에서 동작할 수 있으며, 이는 제1소자부(131) 및 제2소자부(132) 각각이 잔류 신호(Vres)를 저장하는 동작과 변환부(120)로 기 저장된 잔류 신호(Vres)를 인가하는 동작을 반복하여 수행하는 것으로 이해될 수 있다.
보다 구체적으로, 제1상태란 변환부(120)에서 수행되는 디지털 변환 결과 생성되어 커패시터열(121)에 잔류하는 잔류 신호(Vres)를 수동 회로부(130)에 저장하는 동작을 수행하는 상태에 해당하고, 제2상태란 변환부(120)에서 수행되는 소정의 샘플링 주기에 대한 디지털 변환에 해당 샘플링 주기 이전에 생성되어 수동 회로부(130)에 저장되어 있던 잔류 신호(Vres)를 노이즈 쉐이핑(Noise Shaping)을 위해 변환부(120)로 인가하는 동작을 수행하는 상태에 해당하는 것일 수 있다.
본원의 일 실시예에 따르면, 제1소자부(131) 및 제2소자부(132) 각각은 제1상태에서, 커패시터열(121)과 접속되어 전하 공유(Charge Sharing)을 통해 해당 샘플링 주기의 디지털 변환에서 생성된 잔류 신호(Vres)를 시간적으로 후속하는 소정의 샘플링 주기의 디지털 변환에서 활용할 수 있도록 저장할 수 있다. 또한, 제1상태에서 제1소자부(131) 또는 제2소자부(132)는 디지털 변환 후 커패시터열(121)에 잔여하는 잔류 신호(Vres)를 전하 공유(Charge Sharing)와 동시에 적분하며, 후술하는 차동 잔류 커패시터 구조를 통해 Differential Sampling을 수행하면서 소정의 수동 이득(Passive Gain)을 구현할 수 있다(예를 들면, Passive Gain=2).
또한, 제1소자부(131) 및 제2소자부(132) 각각은 제2상태에서, 변환부(120)의 비교기(122)의 입력단에 접속되는 형태로 기 저장하고 있던 잔류 신호(Vres)를 인가할 수 있다.
또한, 제1소자부(131) 및 제2소자부(132)와 커패시터열(CDAC, 121)의 전하 공유(Charge Sharing)와 관련하여, 제1소자부(131) 및 제2소자부(132)는 초기화(Reset) 과정이 적용되지 않는 커패시터이므로 수동 적분기(Passive Integrator)와 같이 동작하여 무한 임펄스 응답 필터(Infinite Impulse Response Filter, IIR Filter)로 동작할 수 있다. 또한, 제1소자부(131) 및 제2소자부(132)는 n번째 샘플링 주기에 대응하여 생성된 잔류 신호(Vres)를 2번 지연하여 n+2번째 샘플링 주기에 삽입하므로 유한 임펄스 응답 필터(Finite Impulse Response Filter, FIR Filter)로도 동작할 수 있다. 이와 관련하여, 후술하는 도 6에 도시된 H(z)는 FIR 필터 및 IIR 필터로 구성된 필터에 대응되는 형태로 결정될 수 있다.
또한, 제1소자부(131)의 제1상태 와 제2상태 사이의 전환 및 제2소자부(132)의 제1상태와 제2상태 사이의 전환은 상호 독립적으로 수행될 수 있다. 보다 구체적으로 예시하면, 도 4를 참조하여 상세히 후술하는 바와 같이 제1소자부(131)의 상태 전환에 관여하는 디지털 로직과 제2소자부(132)의 상태 전환에 관여하는 디지털 로직이 각각 개별적으로 구현되고, 서로 다른 두 디지털 로직이 개별적으로 인가되는 클럭 신호에 의해 온(On)/오프(Off)되는 스위칭 소자 등을 통해 독립적으로 제어됨으로써 제1소자부(131)의 상태 전환과 제2소자부(132)의 상태 전환이 상호 독립적으로 수행되는 것일 수 있다.
도 3은 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC의 시계열적인 동작을 설명하기 위한 개념도이다.
도 3을 참조하면, 샘플링부(110)는 n번째 샘플링 주기에 대응하여, 아날로그 신호(VIN)를 샘플링 하여 입력 신호를 생성할 수 있다(도 3의 'S/H'). 다음으로 변환부(120)는 생성된 입력 신호를 기초로 디지털 변환을 수행할 수 있다(도 3의 'CONV'). 또한, 이에 후속하여 변환부(120)의 디지털 변환 결과 생성된 잔류 신호(Vres, D1)는 수동 회로부(130)에 전하 공유(Charge Sharing)을 통해 저장될 수 있다(도 3의 'CS').
또한, 도 3을 참조하면, 변환부(120)는 n번째 샘플링 주기에서의 입력 신호 및 두 샘플링 주기 전에 해당하는 n-2번째 샘플링 주기에서 생성된 후 n번째 샘플링 주기까지 제1소자부(131) 또는 제2소자부(132)에 기 저장된 잔류 신호(Vres)에 기초하여 n번째 샘플링 주기에 대응하는 디지털 변환을 수행하는 것일 수 있다.
보다 구체적으로 이해를 돕기 위해 예시하면, n+2번째 샘플링 주기에서의 디지털 변환(도 3에서 가장 오른쪽에 도시된 'CONV' 과정)에서는 n+2번째 샘플링 주기에 대한 샘플링부(110)의 샘플링(도 3의 'S/H (#n+2)'에 대응)에 의해 생성된 입력 신호와 함께 두 샘플링 주기 전인 n번째 샘플링 주기에 대응하여 생성된 잔류 신호(Vres, D1)가 인가될 수 있으며, 이는 도 3의 하단 영역의 화살표를 통해 도시되어 있다.
달리 말해, 제1소자부(131) 및 제2소자부(132) 각각은 n번째 샘플링 주기에 대응하여 저장한 잔류 신호(Vres)를 두 샘플링 주기 이후의 n+2번째 샘플링 주기로 두 번 지연하여 변환부(120)로 인가할 수 있다.
이와 관련하여, 변환부(120)에서의 디지털 변환에 사용되는 입력 신호와 잔류 신호(Vres)의 두 샘플링 주기 차이에 의해 아날로그 신호(VIN)가 소정의 통과 대역에 대응하는 디지털 신호(DOUT)로 변환되는 대역통과(Bandpass) 특성이 구현되는 것일 수 있다. 또한, 본원의 일 실시예에 따르면, 대역통과 SAR ADC(100)의 대역통과 특성은 구체적으로, 중간 주파수(IF)가 샘플링 레이트(Sampling Rate, Fs)의 1/4에 해당하는 통과 대역에 대응될 수 있다(달리 말해, IF=Fs/4를 만족할 수 있다.).
또한, n번째 샘플링 주기에서 생성된 잔류 신호(Vres)가 두 샘플링 주기 이후의 n+2번째 샘플링 주기에서의 디지털 변환에 두 번 지연되어 활용될 수 있도록, n번째 샘플링 주기 직후의 n+1번째 샘플링 주기에서는 n번째 샘플링 주기에서 생성된 잔류 신호(Vres)가 유지될 필요가 있으므로, 수동 회로부(130)는 샘플링 주기마다 생성되는 잔류 신호(Vres)를 교번하여 저장할 수 있게 제1소자부(131) 및 제2소자부(132)를 포함하도록 설계될 수 있다.
달리 말해, 본원에서 개시하는 대역통과 SAR ADC(100)는 잔류 신호(Vres)의 두 주기 지연(Delay)을 구현하기 위해 샘플링 주기마다 생성되는 잔류 신호(Vres)를 교번하여 저장하는 한 쌍의 수동 소자(달리 말해, 제1소자부(131) 및 제2소자부(132))를 포함하도록 설계된 것일 수 있다.
보다 구체적으로, 임의의 n번째 샘플링 주기에 대응하여 생성되는 잔류 신호(Vres)가 제1소자부(131)에 저장되면, 후속하는 n+1번째 샘플링 주기에 대응하여 생성되는 잔류 신호(Vres)는 제2소자부(132)에 저장될 수 있다. 또한, 이와 대응되게 임의의 n번째 샘플링 주기에 대응하여 생성되는 잔류 신호(Vres)가 제2소자부(132)에 저장된 경우에는, n+1번째 샘플링 주기에 대응하여 생성되는 잔류 신호(Vres)는 상기 제1소자부(131)에 저장될 수 있다.
또한, 수동 회로부(130)에 기 저장된 잔류 신호(Vres)가 노이즈 쉐이핑(Noise Shaping)을 위하여 변환부(120)로 인가되는 것과 관련하여서도, 임의의 n번째 샘플링 주기에 대한 디지털 변환이 제1소자부(131)에 기 저장된 잔류 신호(Vres)를 기초로 수행되면, n+1번째 샘플링 주기에 대한 디지털 변환은 제2소자부(132)에 기 저장된 잔류 신호(Vres)를 기초로 수행될 수 있다. 또한, 이와 대응되게 임의의 n번째 샘플링 주기에 대한 디지털 변환이 제2소자부(132)에 기 저장된 잔류 신호(Vres)를 기초로 수행되면, n+1번째 샘플링 주기에 대한 디지털 변환은 제1소자부(131)에 기 저장된 잔류 신호(Vres)를 기초로 수행될 수 있다.
도 4는 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC와 연계된 타이밍도이다.
도 4를 참조하면, 수직 방향으로 연장되는 점선을 통해 구분되는 샘플링 주기를 각각 n번째 샘플링 주기(도 4의 좌측) 및 n+1번째 샘플링 주기(도 4의 우측)라 할 때, n번째 샘플링 주기에서는, 샘플링부(100)의 샘플링에 의한 입력 신호 생성(ΦS/H) 후, 입력 신호에 기초한 변환부(120)의 디지털 변환이 수행(ΦCONV)되되, 이 때 동시에 제1소자부(131)에 기 저장된 잔류 신호(Vres)를 해당 디지털 변환에 인가하도록 제1소자부(131)가 제2상태가 되도록 하는 스위칭 신호(ΦRES,X)가 하이(High)로 전환될 수 있다. 또한, n번째 샘플링 주기에서의 디지털 변환이 완료되면, 변환부(120)의 커패시터열(121)에 잔여하는 잔류 신호(Vres)를 제1소자부(131)에 새로이 저장할 수 있게 제1소자부(131)가 제1상태가 되도록 하는 스위칭 신호(ΦCS,X)가 하이(High)로 전환될 수 있다.
덧붙여, n번째 샘플링 주기에 대응하는 디지털 변환에서 활용된 잔류 신호(Vres)는 n-2번째 샘플링 주기에 대응하여 생성된 잔류 신호(Vres)로서, 제1소자부(131)에 저장되어 있던 것일 수 있으며, n번째 샘플링 주기가 진행되는 동안 제2소자부(132)에는 n-1번째 샘플링 주기에서 생성된 잔류 신호(Vres)가 저장된 상태가 유지될 수 있다.
또한, n+1번째 샘플링 주기(도 4의 우측)에서도 마찬가지로, 입력 신호의 샘플링(ΦS/H) 후, 입력 신호에 기초한 디지털 변환이 수행(ΦCONV)되되, 동시에 제2소자부(132)에 기 저장된 잔류 신호(Vres)를 인가하도록 제2소자부(132)가 제2상태가 되도록 하는 스위칭 신호(ΦRES,Y)가 하이(High)로 전환될 수 있다. 또한, n+1번째 샘플링 주기에서의 디지털 변환이 완료되면, 커패시터열(121)에 잔여하는 잔류 신호(Vres)를 제2소자부(132)에 새로이 저장할 수 있게 제2소자부(132)가 제1상태가 되도록 하는 스위칭 신호(ΦCS,Y)가 하이(High)로 전환될 수 있다.
종합하면, 제1소자부(131)는 스위칭 신호 ΦCS,X가 하이(High)로 전환됨에 따라 제1상태가 되고, 스위칭 신호 ΦRES,X가 하이(High)로 전환됨에 따라 제2상태가 되며, 제2소자부(132)는 스위칭 신호 ΦCS,Y가 하이(High)로 전환됨에 따라 제1상태가 되고, 스위칭 신호 ΦRES,Y가 하이(High)로 전환됨에 따라 제2상태가 되는 것일 수 있다.
또한, 제1소자부(131)는 스위칭 신호 ΦCS,X 및 스위칭 신호 ΦRES,X가 모두 로우(Low)인 상태에서는 이전 샘플링 주기에 대응하여 생성된 잔류 신호(Vres)를 유지하는 상태에 놓이게 되고, 마찬가지로 제2소자부(132)는 스위칭 신호 ΦCS,Y 및 스위칭 신호 ΦRES,Y가 모두 로우(Low)인 상태에서는 이전 샘플링 주기에 대응하여 생성된 잔류 신호(Vres)를 유지하는 상태에 놓일 수 있다.
또한, 도 2를 참조하면, 제1소자부(131) 및 제2소자부(132) 각각은 차동 잔류 커패시터(Differential Residue Capacitor)를 각각 포함할 수 있다. 달리 말해, 제1소자부(131)는 제1차동 잔류 커패시터(CRES,X)를 포함하고, 제2소자부(132)는 제2차동 잔류 커패시터(CRES,Y)를 포함할 수 있다.
또한, 도 2을 참조하면, 제1차동 잔류 커패시터(CRES,X) 및 제2차동 잔류 커패시터(CRES,Y) 각각은 한 쌍의 커패시터를 포함할 수 있으며, 이러한 한 쌍의 커패시터는 도 4를 통해 전술한 스위칭 신호에 대응하여 커패시터열(121) 측에 연결되거나 비교기(122) 입력단 측에 연결됨으로써 제1상태와 제2상태의 전환이 가능하도록 동작할 수 있다.
이와 관련하여, 종래의 노이즈 쉐이핑(Noise Shaping) 기능을 구비한 수동 회로 기반 SAR ADC에서는, 잔류 신호를 저장하기 위하여 커패시터열(CDAC)과 수동 소자(Cres) 간의 전하 공유(Charge sharing) 과정에서, 그 이득이 감소하게 되는 로스(Loss)가 발생하기 때문에, 이를 보상하기 위하여 연산 트랜스컨덕턴스 증폭기(OTA, Operational Transconductance Amplifier)를 필요로 하였다. 반면, 본원에서 개시하는 대역통과 SAR ADC(100)는 차동 잔류 커패시터를 활용하여 별도의 연산 트랜스컨덕턴스 증폭기(OTA) 없이 전하 공유에서 생기는 로스(Loss)를 수동 이득(Passive Gain)을 통해 보상할 수 있는 이점을 갖는다.
도 5는 종래의 저역 통과 SAR ADC와 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC에서의 사용 대역 내(In-band)에서 발생하는 양자화 노이즈(Quantization Noise)를 비교하여 나타낸 도면이다.
구체적으로, 도 5의 (a)는 Ping-pong 구조를 포함하고, 양자화 노이즈(Quantization Noise)에 대한 노이즈 쉐이핑(Noise shaping)이 적용된 저역통과 ADC와 관련되고, 도 5의 (b)는 본원에서 개시하는 대역통과 SAR ADC와 관련되는 것일 수 있다.
도 5를 참조하면, 종래의 기법(도 5의 (a))은 저역통과 ADC로서, 본원에서 개시하는 대역통과 SAR ADC(100)와 같이 중간 주파수(IF)가 샘플링 레이트(Fs)의 1/4 값에 해당하는 통과 대역을 구현할 수 없는 반면, 본원의 일 실시예에 따른 대역통과 SAR ADC(100)는 한 쌍의 차동 잔류 커패시터 세트를 이용하여 IF=Fs/4의 통과대역을 만족하는 동시에 대역 내(In-band)의 양자화 노이즈(Quantization Noise)를 용이하게 노이즈 쉐이핑(Noise Shaping)하는 것을 확인할 수 있다.
이하에서는, 도 6 내지 도 8을 참조하여, 복수의 채널을 포함하는 구조로 구비되는 본원의 다른 실시예에 따른 타임 인터리빙 구조를 갖는 수동 회로 기반의 대역통과 SAR ADC(100')(이하, 본원의 다른 실시예에 따른 대역통과 SAR ADC(100')라 한다.)의 구조 및 동작을 설명하도록 한다.
도 6은 본원의 다른 실시예에 따른 타임 인러리빙 구조를 갖는 수동 회로 기반의 대역통과 SAR ADC의 구조 및 기능을 설명하기 위한 개념도이다.
도 6을 참조하면, 본원의 다른 실시예에 따른 대역통과 SAR ADC(100')는 복수의 채널을 포함하는 타임 인터리빙 구조를 포함할 수 있다. 예시적으로, 본원의 다른 실시예에 따른 대역통과 SAR ADC(100')의 복수의 채널은 제1채널(CHA), 제2채널(CHB) 및 제3채널(CHC)을 포함할 수 있다. 또한, 대역통과 SAR ADC(100')의 복수의 채널은 입력된 아날로그 신호(VIN)를 타임 인터리빙을 통해 각각 순차적으로 샘플링하여 입력신호를 생성할 수 있다(S/H). 여기서, 타임 인터리빙을 통해 순차적으로 샘플링한다는 것은, 도 6을 참조하면, 제1채널에 의한 샘플링이 수행된 후, 제2채널에 의한 샘플링이 수행되고, 제2채널에 의한 샘플링이 수행된 후, 제3채널에 의한 샘플링이 수행되고, 제3채널에 의한 샘플링이 수행된 후, 재차 제1채널에 의한 샘플링이 수행되는 복수의 채널 간의 소정의 순서에 따른 미리 설정된 샘플링 주기 기반의 일련의 순차적인 샘플 앤 홀드(Sample & Hold) 동작을 의미하는 것으로 이해될 수 있다.
또한, 대역통과 SAR ADC(100')의 복수의 채널 각각은 생성된 입력 신호를 기초로 제1변환(P1) 및 제2변환(P2)을 순차적으로 수행할 수 있다. 구체적으로, 제1변환(P1) 및 제2변환(P2)은 각각 아날로그 신호에 대한 상위 비트 변환 및 하위 비트 변환으로 구분될 수 있다. 예시적으로, 제1변환(P1)은 상위 7개의 비트를 포함하는 디지털 변환(MSB 변환)이고, 제2변환(P2)은 하위 4개의 비트를 포함하는 디지털 변환(LSB 변환)일 수 있으나, 이에만 한정되는 것은 아니고, 최종 출력되는 디지털 신호(DOUT)의 전체 비트의 수, 제1변환(P1)에 의한 상위 비트의 수, 제2변환(P2)에 의한 하위 비트의 수는 본원의 구현예에 따라 적절한 수로 결정될 수 있다.
또한, 대역통과 SAR ADC(100')의 복수의 채널 각각은 제1변환(P1) 및 제2변환(P2)이 완료되면, 잔류 신호(Vres)를 수동 회로부(130)에 전하 공유(Charge Sharing)를 통해 저장할 수 있다(도 6의 CS). 또한, 수동 회로부(130)에 저장된 잔류 신호(Vres)는 해당 잔류 신호(Vres)가 생성된 샘플링 주기가 n번째 샘플링 주기이면, n+2번째 샘플링 주기에 대응하는 입력 신호에 대한 변환을 수행하는 채널의 제2변환(P2) 페이즈로 인가될 수 있다.
보다 구체적으로, 도 6을 참조하면, 제1채널(CHA)에서 n-3번째 샘플링 주기(# n-3)에 대응하여 생성된 잔류 신호(Vres)는 n-1번째 샘플링 주기(# n-1)에 대한 제2변환(P2)을 수행하는 제3채널(CHC)로 인가될 수 있고(도 6의 맨 왼쪽 화살표), 마찬가지로, 제2채널(CHB)에서 n-2번째 샘플링 주기(# n-2)에 대응하여 생성된 잔류 신호(Vres)는 n번째 샘플링 주기(# n)에 대한 제2변환(P2)을 수행하는 제1채널(CHA)로 인가될 수 있고(도 6의 왼쪽에서 두 번째 화살표), 제3채널(CHC)에서 n-1번째 샘플링 주기(# n-1)에 대응하여 생성된 잔류 신호(Vres)는 n+1번째 샘플링 주기(# n+1)에 대한 제2변환(P2)을 수행하는 제2채널(CHB)로 인가될 수 있다(도 6의 왼쪽에서 세 번째 화살표).
도 7은 본원의 다른 실시예에 따른 타임 인러리빙 구조를 갖는 수동 회로 기반의 대역통과 SAR ADC의 복수의 채널 및 수동 회로부의 순환 프로세스를 설명하기 위한 개념도이이고, 도 8은 본원의 다른 실시예에 따른 타임 인러리빙 구조를 갖는 수동 회로 기반의 대역통과 SAR ADC에 대한 세부 회로도이고, 도 9는 본원의 다른 실시예에 따른 타임 인러리빙 구조를 갖는 수동 회로 기반의 대역통과 SAR ADC와 연계된 타이밍도이다.
도 7 내지 도 9를 참조하면, 세 개의 채널을 포함하는 타임 인터리빙 기반의 대역통과 SAR ADC(100')에서도 앞서 설명한 제1소자부(131) 및 제2소자부(132)를 포함하는 수동 회로부(130)의 구조는 동일하게 유지될 수 있다. 달리 말해, 대역통과 SAR ADC(100')의 복수의 채널(예를 들면, 제1채널(CHA) 내지 제3채널(CHC) 등)은 수동 회로부(130)를 공유할 수 있다.
구체적으로, 도 7을 참조하면, 제1소자부(131) 및 제2소자부(132) 각각은 임의의 n번째 샘플링 주기에 대하여 해당 샘플링 주기에서 생성된 잔류 신호(Vres)를 저장하고, 다음 샘플링 주기인 n+1번째 샘플링 주기에서는 저장된 잔류 신호(Vres)를 유지하고, n번째 샘플링 주기에 대하여 두 번 지연된 n+2번째 샘플링 주기에서는 n+2번째 샘플링 주기에 대응하는 디지털 변환을 수행하는 채널에 제2변환(P2) 시 저장된 잔류 신호(Vres)를 인가할 수 있다. 다만, 전술한 본원의 일 실시예에 따른 대역통과 SAR ADC(100)에서는, 하나의 커패시터열(121) 및 비교기(122)에 수동 회로부(130)가 교번하여 접속되던 것과 달리, 본원의 다른 실시예에 따른 대역통과 SAR ADC(100')에서는 수동 회로부(130)가 소정의 디지털 로직에 의해 각각의 샘플링 주기에 대응하는 채널에 개별적으로 구비되는 커패시터열과 비교기로 차례로 접속될 수 있다.
또한, 도 8을 참조하면, 도 8에 도시된 회로도는 복수의 채널 각각의 단일 채널에 대응하는 회로도로서, 복수의 채널 각각은 본원의 일 실시예에 따르면, 상위 비트 전용 비교기(122a) 및 하위 비트 전용 비교기(122b)를 포함할 수 있다. 이 때, 하위 비트 전용 비교기(122b)는 로우 노이즈(Low Noise) 비교기일 수 있다.
또한, 도 9를 참조하면, 대역통과 SAR ADC(100')의 수동 회로부(130)의 제1소자부(131) 및 제2소자부(132) 각각은 스위칭 신호 ΦRES가 하이(High)가 되면, 해당하는 채널의 변환부(120)의 커패시터열(121, CDAC)에 직렬로 연결되어 해당 채널의 하위 비트 전용 비교기(122b)에 저장하고 있던 잔류 신호(Vres)를 인가함으로써 노이즈 쉐이핑(Noise Shaping)을 구현하고, 스위칭 신호 ΦCS가 하이(High)가 되면, 소정의 채널에서 해당 샘플링 주기에 대응하는 디지털 변환이 완료된 후, 커패시터열(121, CDAC)에 잔여하는 잔류 신호(Vres)를 전하 공유(Charge Sharing)을 통해 저장할 수 있다.
또한, 도 9를 참조하면, 스위칭 신호 ΦCONV,MSB 와 스위칭 신호 ΦCONV,LSB가 하이(High)가 되는 경우, 채널별 상위 비트 전용 비교기(122a) 및 하위 비트 전용 비교기(122b)에서 상위 비트 변환 및 하위 비트 변환이 각각 수행되는 것일 수 있다.
또한, 대역통과 SAR ADC(100')의 채널 수와 관련하여, 짝수 개의 채널을 포함하는 구조의 ADC의 경우, 신호(Signal)의 중간 주파수(Intermediate Frequency, IF) 주변으로 좁은 대역폭(Narrow Bandwidth)을 형성하더라도 대역 내(In-band)에 인터리빙 스퍼가 발생하는 반면, 홀수 개의 채널을 포함하는 구조의 ADC의 경우, 신호(Signal)의 중간 주파수(IF) 주변 대역 내(In-band)로 인터리빙 스퍼가 형성되지 않을 수 있다.
따라서, 대역통과 SAR ADC(100')에 포함되는 복수의 채널의 수는 채널 간 부정합에 의한 인터리빙 스퍼의 발생을 방지하기 위하여 홀수 개로 구비되는 것이 바람직할 수 있다.
이하에서는 상기에 자세히 설명된 내용을 기반으로, 본원의 동작 흐름을 간단히 살펴보기로 한다.
도 10은 본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC를 이용한 아날로그 신호의 디지털 변환 방법에 대한 동작 흐름도이다.
도 10에 도시된 수동 회로 기반의 대역통과 SAR ADC를 이용한 아날로그 신호의 디지털 변환 방법은 앞서 설명된 대역통과 SAR ADC(100)에 의하여 수행될 수 있다. 따라서, 이하 생략된 내용이라고 하더라도 대역통과 SAR ADC(100)에 대하여 설명된 내용은 수동 회로 기반의 대역통과 SAR ADC를 이용한 아날로그 신호의 디지털 변환 방법에 대한 설명에도 동일하게 적용될 수 있다.
도 10을 참조하면, 단계 S11에서 샘플링부(110)는, 미리 설정된 샘플링 주기마다 아날로그 신호(VIN)를 샘플링하여 입력 신호를 생성할 수 있다.
다음으로, 단계 S12에서 변환부(120)는, 단계 S11에서 생성된 입력 신호 및 수동 회로부(130)에 기 저장된 잔류 신호(Vres)를 기초로 디지털 변환을 수행하여 아날로그 신호(VIN)에 대응하는 디지털 신호(Dout) 및 잔류 신호(Vres)를 출력할 수 있다.
본원의 일 실시예에 따르면, 단계 S12에서 변환부(120)는, 해당 샘플링 주기에서 샘플링된 입력 신호 및 해당 입력 신호에 대비하여 두 샘플링 주기 전에 인가된 입력 신호에 대응하여 생성되어 수동 회로부(130)에 기 저장된 잔류 신호(Vres)를 기초로 디지털 변환을 수행할 수 있다.
또한, 단계 S12에서 변환부(120)는, 샘플링 주기마다 교번하여 제1소자부(131) 또는 제2소자부(132)에 기 저장된 잔류 신호(Vres)를 활용하여 디지털 변환을 수행할 수 있다.
다음으로, 단계 S13에서 수동 회로부(130)는, 단계 S12에서 출력된 잔류 신호(Vres)를 수동 회로부(130)에 저장할 수 있다.
본원의 일 실시예에 따르면, 단계 S13에서 수동 회로부(130)의 제1소자부(131) 또는 제2소자부(132)는 출력된 잔류 신호(Vres)를 교번하여 저장할 수 있다.
구체적으로, 단계 S12에서 제1소자부(131)에 기 저장된 잔류 신호(Vres)를 기초로 디지털 변환이 수행된 경우, 단계 S13에서 제1소자부(131)는 해당 샘플링 주기에 대하여 출력된 잔류 신호(Vres)를 저장할 수 있다. 마찬가지로, 단계 S13에서 제2소자부(132)에 기 저장된 잔류 신호(Vres)를 기초로 디지털 변환이 수행된 경우, 단계 S13에서 제2소자부(132)는 해당 샘플링 주기에 대하여 출력된 잔류 신호(Vres)를 저장할 수 있다.
상술한 설명에서, 단계 S11 내지 S13은 본원의 구현예에 따라서, 추가적인 단계들로 더 분할되거나, 더 적은 단계들로 조합될 수 있다. 또한, 일부 단계는 필요에 따라 생략될 수도 있고, 단계 간의 순서가 변경될 수도 있다.
본원의 일 실시예에 따른 수동 회로 기반의 대역통과 SAR ADC를 이용한 아날로그 신호의 디지털 변환 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
또한, 전술한 수동 회로 기반의 대역통과 SAR ADC를 이용한 아날로그 신호의 디지털 변환 방법은 기록 매체에 저장되는 컴퓨터에 의해 실행되는 컴퓨터 프로그램 또는 애플리케이션의 형태로도 구현될 수 있다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
100: 수동 회로 기반의 대역통과 SAR ADC
110: 샘플링부
120: 변환부
121: 커패시터열
122: 비교기
130: 수동 회로부
131: 제1소자부
132: 제2소자부

Claims (12)

  1. 수동 회로 기반의 대역통과 SAR ADC로서,
    미리 설정된 샘플링 주기마다 아날로그 신호를 샘플링하여 입력 신호를 생성하는 샘플링부;
    상기 입력 신호를 기초로 디지털 변환을 수행하여 상기 아날로그 신호에 대응하는 디지털 신호 및 잔류 신호를 출력하는 변환부; 및
    상기 출력된 잔류 신호를 저장하는 제1상태 및 기 저장된 잔류 신호를 상기 변환부에 인가하는 제2상태 간의 전환이 가능하도록 구비되는 제1소자부 및 제2소자부를 포함하는 수동 회로부,
    를 포함하고,
    상기 변환부는,
    n번째 샘플링 주기에서의 상기 입력 신호 및 n-2번째 샘플링 주기에서 생성된 후 상기 n번째 샘플링 주기까지 상기 제1소자부 또는 상기 제2소자부에 기 저장된 잔류 신호에 기초하여 상기 n번째 샘플링 주기에 대응하는 상기 디지털 변환을 수행하는 것인, 대역통과 SAR ADC.
  2. 제1항에 있어서,
    상기 제1소자부의 상기 제1상태와 상기 제2상태 사이의 전환 및 상기 제2소자부의 상기 제1상태와 상기 제2상태 사이의 전환은 상호 독립적으로 수행되는 것을 특징으로 하는, 대역통과 SAR ADC.
  3. 삭제
  4. 제1항에 있어서,
    n번째 샘플링 주기에 대응하여 생성되는 상기 잔류 신호가 상기 제1소자부에 저장되면, n+1번째 샘플링 주기에 대응하여 생성되는 상기 잔류 신호는 상기 제2소자부에 저장되고,
    n번째 샘플링 주기에 대응하여 생성되는 상기 잔류 신호가 상기 제2소자부에 저장되면, n+1번째 샘플링 주기에 대응하여 생성되는 상기 잔류 신호는 상기 제1소자부에 저장되는 것인, 대역통과 SAR ADC.
  5. 제1항에 있어서,
    n번째 샘플링 주기에 대한 상기 디지털 변환이 상기 제1소자부에 기 저장된 잔류 신호를 기초로 수행되면, n+1번째 샘플링 주기에 대한 상기 디지털 변환은 상기 제2소자부에 기 저장된 잔류 신호를 기초로 수행되고,
    n번째 샘플링 주기에 대한 상기 디지털 변환이 상기 제2소자부에 기 저장된 잔류 신호를 기초로 수행되면, n+1번째 샘플링 주기에 대한 상기 디지털 변환은 상기 제1소자부에 기 저장된 잔류 신호를 기초로 수행되는 것인, 대역통과 SAR ADC.
  6. 제1항에 있어서,
    상기 디지털 변환에 사용되는 상기 입력 신호와 상기 잔류 신호의 두 샘플링 주기 차이에 의해 상기 아날로그 신호가 소정의 통과 대역에 대응하는 디지털 신호로 변환되는 대역통과 특성이 구현되는 것인, 대역통과 SAR ADC.
  7. 제6항에 있어서,
    상기 제1소자부 및 상기 제2소자부 각각은,
    n번째 샘플링 주기에 대응하여 저장한 상기 잔류 신호를 n+2번째 샘플링 주기에 대응하여 상기 변환부로 인가하는 것인, 대역통과 SAR ADC.
  8. 제1항에 있어서,
    상기 변환부는, 상기 디지털 변환을 수행하기 위한 커패시터열 및 비교기를 포함하고,
    상기 제1소자부 및 상기 제2소자부는 차동 잔류 커패시터를 각각 포함하고,
    상기 차동 잔류 커패시터는,
    상기 제1상태에서, 상기 커패시터열과 접속되어 전하 공유를 통해 상기 잔류 신호를 저장하고,
    상기 제2상태에서, 상기 비교기의 입력단에 접속되는 것인, 대역통과 SAR ADC.
  9. 수동 회로 기반의 대역통과 SAR ADC를 이용한 아날로그 신호의 디지털 변환 방법으로서,
    미리 설정된 샘플링 주기마다 아날로그 신호를 샘플링하여 입력 신호를 생성하는 단계;
    상기 입력 신호 및 수동 회로부에 기 저장된 잔류 신호를 기초로 디지털 변환을 수행하여 상기 아날로그 신호에 대응하는 디지털 신호 및 잔류 신호를 출력하는 단계; 및
    상기 출력된 잔류 신호를 상기 수동 회로부에 저장하는 단계,
    를 포함하고,
    상기 출력하는 단계는,
    상기 입력 신호 및 상기 입력 신호에 대비하여 두 샘플링 주기 전에 인가된 입력 신호에 대응하여 생성되어 상기 수동 회로부에 기 저장된 잔류 신호를 기초로 상기 디지털 변환을 수행하는 것인, 디지털 변환 방법.
  10. 삭제
  11. 제9항에 있어서,
    상기 수동 회로부는 상기 출력된 잔류 신호를 저장하는 제1상태 및 기 저장된 잔류 신호를 인가하는 제2상태 간의 전환이 상호 독립적으로 가능하도록 구비되는 제1소자부 및 제2소자부를 포함하고,
    상기 출력하는 단계는,
    상기 샘플링 주기마다 교번하여 상기 제1소자부 또는 상기 제2소자부에 기 저장된 잔류 신호를 활용하여 상기 디지털 변환을 수행하고,
    상기 저장하는 단계는,
    상기 샘플링 주기마다 상기 제1소자부 또는 상기 제2소자부에 상기 출력된 잔류 신호를 교번하여 저장하는 것인, 디지털 변환 방법.
  12. 제11항에 있어서,
    상기 출력하는 단계에서, 상기 제1소자부에 기 저장된 잔류 신호를 기초로 상기 디지털 변환이 수행되면, 해당 샘플링 주기에 대한 상기 저장하는 단계는, 상기 출력된 잔류 신호를 상기 제1소자부에 저장하고,
    상기 출력하는 단계에서, 상기 제2소자부에 기 저장된 잔류 신호를 기초로 상기 디지털 변환이 수행되면, 해당 샘플링 주기에 대한 상기 저장하는 단계는, 상기 출력된 잔류 신호를 상기 제2소자부에 저장하는 것인, 디지털 변환 방법.
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* Cited by examiner, † Cited by third party
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KR20160110783A (ko) * 2015-03-12 2016-09-22 서울시립대학교 산학협력단 파이프라인 아날로그-디지털 변환기

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