JP7324596B2 - 音声アナログ・デジタル変換器システム及び方法 - Google Patents

音声アナログ・デジタル変換器システム及び方法 Download PDF

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Description

本出願は、１つ以上の実施形態によれば、音声処理に関し、より詳細には音声アナログ・デジタル変換器システム及び方法に関する。
信号処理システムと、詳細にはスマートフォン、タブレット及び携帯型再生装置などの低消費電力音声装置を内蔵するシステムは、高ダイナミックレンジを低消費電力で達成する高性能音声アナログ・デジタル変換器（ＡＤＣ）構造の技術分野での必要性を高めてきた。
本明細書で更に検討される様々な実施形態により、音声ＡＤＣシステム及び方法が提供される。そのようなシステム及び方法は、低消費電力と低ノイズを維持しながら高ダイナミックレンジを可能にするアーキテクチャを提供できる。幾つかの態様では、連続時間シグマデルタ（ＣＴＳＤ又はＣＴΣΔ）ＡＤＣアーキテクチャが利用されうる。
１つ以上の実施形態では、アナログ・デジタル変換システムは、相互コンダクタンス増幅器、ループフィルタ、量子化器、論理回路及びデジタル・アナログ変換器を含む。相互コンダクタンス増幅器は、音声信号に応じて電流信号を生成するように構成される。ループフィルタは、相互コンダクタンス増幅器に接続される。ループフィルタは、電流信号を受け取り、電流信号に基づいてフィルタ信号を生成するように構成される。量子化器は、フィルタ信号のデジタル表現を生成するように構成される。論理回路は、デジタル表現に基づいて制御信号を生成するように構成される。デジタル・アナログ変換器は、ループフィルタのキャパシタと相互コンダクタンス増幅器の出力とに結合される。デジタル・アナログ変換器は、複数の３レベル単位要素を含み、複数の単位要素はそれぞれ、論理回路からの制御信号の少なくとも１つに応じて、２つの信号レベルの一方又は無信号をループフィルタに提供するように構成される。
１つ以上の実施形態で、方法は、音声入力装置から受け取った音声信号に応じて、相互コンダクタンス増幅器によって第１の電流信号を生成することを含む。方法は、更に、ループフィルタによって、第１の電流信号に基づいてフィルタ信号を生成することを含む。方法は、更に、量子化器によって、フィルタ信号のデジタル表現を生成することを含む。方法は、更に、論理回路によって、デジタル表現に基づいて制御信号を生成することを含む。方法は、更に、デジタル・アナログ変換器によって、制御信号に基づいて第２の電流信号を生成することを含む。複数の３レベル単位要素はそれぞれ、制御信号の少なくとも１つに応じてループフィルタに２つの電流レベルの一方又は無電流を提供する。デジタル・アナログ変換器は、ループフィルタのキャパシタと相互コンダクタンス増幅器の出力とに結合される。方法は、更に、第２の電流信号をループフィルタに提供することを含む。
本開示の範囲は、参照により本節に組み込まれる請求項によって定義される。本開示のより完全な理解並びにその追加利点の実現は、１つ以上の実施形態の以下の詳細な説明を検討することによって、当業者に提供される。最初に簡単に説明される添付図面を参照する。
開示の態様とその利点は、以下の図面及び以下の詳細な説明を参照してよく良く理解されうる。図の１つ以上に示された類似の要素を識別するために類似の参照番号が使用され、その表示が、本開示の実施形態を示すためのものであり限定するためのものではないことを理解されたい。図面内の構成要素は、必ずしも一律の縮尺ではなく、むしろ本発明の原理を明確に示す強調がされている。
１つ以上の実施形態によるアナログ・デジタル変換を容易にする音声処理システムのブロック図である。 １つ以上の実施形態による単位要素の例を示す図である。 本開示の１つ以上の実施形態による量子化器の例を示す図である。 本開示の１つ以上の実施形態によるループフィルタの例を示す図である。 本開示の１つ以上の実施形態による音声処理システムのフィードバック経路の例を示す図である。 本開示の１つ以上の実施形態によるアナログ・デジタル変換を容易にする例示的なプロセスの流れ図である。
後述される詳細な説明は、本技術の様々な構成を説明するものであり、本技術を実施できる唯一の構成を表わすものではない。添付図面は、本明細書に組み込まれ、詳細な説明の一部を構成する。詳細な説明は、本技術の完全な理解を提供するために特定の詳細を含む。しかしながら、本技術が、本明細書に示された特定の詳細に限定されず、１つ以上の実施形態を使用して実施されうることは、当業者に明らかであろう。１つ以上の例では、本技術の概念を不明瞭にしないように構造と構成要素がブロック図で示される。本開示の１つ以上の実施形態が、１つ以上の図によって示されかつ／又はそれに関連して記述され、特許請求の範囲で説明される。
本明細書で、音声アナログ・デジタル変換を提供する種々の技術が提供される。幾つかの実施形態では、低消費電力と低ノイズを維持しながら高ダイナミックレンジを可能にするＡＤＣアーキテクチャが提供される。そのようなＡＤＣアーキテクチャは、特に、スマートフォンとタブレットに見られるもののように、低消費電力音声装置を内蔵する音声システムに適しうる。幾つかの態様では、連続時間シグマデルタ（ＣＴＳＤ又はＣＴΣΔ）ＡＤＣアーキテクチャが利用されうる。本明細書で使用されるとき、ＡＤＣは、アナログ・デジタル変換又はアナログ・デジタル変換器を指しうる。
ＡＤＣは、ループフィルタ（又は、その一部）とフォワード経路ＡＤＣ（例えば、量子化器、フォワード経路量子化器又はＡＤＣと呼ばれる）を有するフォワード経路、並びに論理回路とデジタル・アナログ変換器（ＤＡＣ）（例えば、フィードバックＤＡＣとも呼ばれる）を有するフィードバック経路とを含みうる。幾つかの態様では、ＡＤＣは、ＡＤＣに接続された相互コンダクタンス増幅器を介してアナログ信号（例えば、音声アナログ信号）を受け取りうる。この点で、ＡＤＣは、相互コンダクタンス増幅器からそのアナログ入力を受け取りうる。場合によっては、相互コンダクタンス増幅器は、ＡＤＣの積分器（例えば、第１の積分器）の一部として利用されることができ、したがってＡＤＣのループフィルタの一部と見なされうる。例えば、相互コンダクタンス増幅器は、ＡＤＣのキャパシタと共に、ＡＤＣの第１の積分器を構成しうる。一実施形態では、相互コンダクタンス増幅器は、マイクロフォンプログラムマブル利得増幅器（ＭＩＣ ＰＧＡ）でもよく、ＭＩＣ ＰＧＡを含んでもよく、ＭＩＣ ＰＧＡの一部でもよい。ＡＤＣは、そのフィードバックＤＡＣに３レベル単位要素を含み、それにより、ＤＡＣの各単位要素は、正信号（例えば、正電流）、負信号（例えば、負電流）、又は無信号（例えば、ゼロ電流）を提供するように設定されうる。ＤＡＣの単位要素は、論理回路からの制御信号に基づいて作動されうる。より一般に、各単位要素は、第１の信号レベル（例えば、正信号レベル）、第２の信号レベル（例えば、負レベル）又は第３の信号レベル（例えば、無信号、ゼロ信号レベル）から選択し、選択された信号レベルを有する信号（例えば、電流信号）を（例えば、ループフィルタに）提供する。この点で、場合によっては、無信号を提供することは、ゼロ信号レベルの信号を提供すると見なされうる。
ＡＤＣの種々の構成要素は、そのノイズ寄与が相互コンダクタンス増幅器のノイズ寄与と比べて非支配的と見なされうるように提供されうる。一実施形態では、相互コンダクタンス増幅器をＡＤＣのループフィルタの積分器の一部及びフィードバックＤＡＣ内の３レベル要素として利用することによって、小信号（例えば、小電力信号）が処理されるときに、一般にそのようなＡＤＣアーキテクチャ（例えば、一部の例では、ＣＴＳＤ ＡＤＣアーキテクチャ）の低電力動作と関連したノイズ寄与を低減でき、それにより、電源消費を増やすことなくダイナミックレンジ（ＤＲ）を高めることが可能になる。一態様では、ループフィルタの能動要素のノイズ寄与を軽減するために受動構成要素（例えば、キャパシタ）が利用されうる。例えば、一部の例では、ＡＤＣのループフィルタの第１の積分器のキャパシタを利用して、ループフィルタの残りのものからのノイズ寄与を軽減できる。したがって、ループフィルタの残りのものは、ノイズ制約ではなく安定性のために設計され、これにより電力が節約される。一部の例では、フォワード経路量子化器の幾つかのビットが、量子化器の関連ジッタノイズが相互コンダクタンス増幅器のノイズ寄与より支配的にならないように選択される。したがって、様々な実施形態を使用することにより、ＡＤＣのＤＲは、相互コンダクタンス増幅器のノイズ寄与による影響を受けるが、ループフィルタ、量子化器及び／又はフィードバックＤＡＣなどからのＤＲを制限しうる他の潜在的ノイズ寄与が軽減される。そのようなノイズが、一般に、より高出力動作用に構成された従来の装置ではあまり問題でないことに注意されたい。一部の例では、所定のダイナミックレンジ仕様の場合、様々な実施形態は、同じ技術ノードにおける従来の実施態様より約１桁少ない電力動作を可能にしうる。
図１は、１つ以上の実施形態によるアナログ・デジタル変換を容易にする音声処理システム１００のブロック図を示す。しかしながら、描かれた構成要素の全てが必要とは限らず、１つ以上の実施形態は、図示されていない付加構成要素を含みうる。付加構成要素、様々な構成要素及び／又はより少数の構成要素を含む構成要素の構成及び種類の変更は、本明細書に記載された特許請求の範囲から逸脱せずに行われうる。
音声処理システム１００は、ＡＤＣ１０５を含む。ＡＤＣ１０５は、キャパシタ１１０、ループフィルタの一部１１５、量子化器１２０、論理回路１２５、３レベル要素を有するＤＡＣ１３０、及び減算器１４５を含む。音声処理システム１００は、また、マイクロフォン１４０などの音声入力装置からアナログ信号Ｖin（例えば、アナログ音声信号、アナログ電圧信号）を受け取る相互コンダクタンス増幅器１３５を含む。一態様では、相互コンダクタンス増幅器１３５は、プログラム可能な利得で実現されてもよく、したがって、ＰＧＡ又はＧｍベースＰＧＡと呼ばれうる。音声入力装置がマイクロフォンであるとき、相互コンダクタンス増幅器１３５は、マイクロフォンＰＧＡ又はＭＩＣ ＰＧＡと呼ばれうる。
相互コンダクタンス増幅器１３５は、アナログ信号Ｖinに基づいて電流信号（例えば、単に電流とも呼ばれる）を生成し、その電流信号を減算器１４５に提供できる。幾つかの例では、図１の例に示されたように、電流信号は、減算器１４５に提供される差動電流でよい。減算器１４５は、ＤＡＣ１３０から出力信号も受け取りうる。この点で、減算器１４５は、相互コンダクタンス増幅器１３５によって提供される差動電流（例えば、入力電流とも呼ばれる）と、ＤＡＣ１３０によって提供される出力信号（例えば、ＤＡＣ電流又はフィードバック電流とも呼ばれる）との差を生成できる。例えば、電流領域で、入力電流とＤＡＣ電流を短絡させた後でループフィルタの残りの部分（例えば、キャパシタ１１０と前方）に提供することによって微分器が実現されうる。
相互コンダクタンス増幅器１３５とキャパシタ１１０（例えば、また差動コンデンサとも呼ばれる）は、ＡＤＣ１０５のループフィルタの積分器を構成しうる。幾つかの例では、ループフィルタは、積分器のカスケードを含むことができ、相互コンダクタンス増幅器１３５とキャパシタ１１０がループフィルタの第１の積分器を構成する。ループフィルタは、アナログ信号Ｖinと関連した差動電流とＤＡＣ１３０からの出力信号との差（例えば、この差は減算器１４５によって提供される）のフィルタリング（例えば、ノイズシェーピングとも呼ばれる）を提供して量子化ノイズを抑制でき、より高次のループフィルタは、より強いノイズシェーピング及び低い安定性と関連付けられる。キャパシタ１１０は、ループフィルタの一部１１５によって表わされたループフィルタの残りの部分のノイズをフィルタリングでき、したがって、ループフィルタのノイズ寄与を軽減する。例えば、キャパシタ１１０は、入力電流とＤＡＣ電流の差を積分し、ループフィルタの能動要素のノイズ寄与を軽減するために利用されうる。したがって、一態様では、ループフィルタの一部１１５は、主に、ノイズ抑制ではなく安定性を高めるように設計され、それにより電力が節約されうる。
相互コンダクタンス増幅器１３５、減算器１４５、キャパシタ１１０及び一部１１５によって集合的に提供されるループフィルタは、アナログ信号Ｖinに対してノイズシェーピングを行い、得られたフィルタアナログ信号ＶLFを量子化器１２０（例えば、ＡＤＣとも呼ばれる）に提供できる。量子化器１２０は、フィルタアナログ信号ＶLFを受け取り、フィルタアナログ信号ＶLFのデジタル表現であるＮビットデジタル信号（ＶDIGとして示された）を生成できる。量子化器１２０は、Ｎビットデジタル信号ＶDIGを論理回路１２５に提供できる。幾つかの例では、量子化器１２０は、また、（例えば、ＡＤＣ１０５外部の１つ以上の構成要素による）記憶及び／又は処理のためにＮビットデジタル信号ＶDIGを提供できる。例えば、量子化器１２０は、デシメーションフィルタなどの１つ以上のデジタルフィルタに結合されうる。
一実施形態では、量子化器１２０は、マルチビットミッドトレッド型量子化器でよい。幾つかの例では、量子化器１２０によって利用されるビット数は、ジッタノイズ（例えば、量子化器１２０の動作を容易にするためにクロックと関連付けられた）が、相互コンダクタンス増幅器１３５と関連付けられたノイズより支配的にならならないように選択されうる。幾つかの例では、量子化器１２０は、より強いノイズシェーピングを適用してクロックジッタに対する感度を低減できる。量子化器１２０のミッドトレッド特性は、ＤＡＣ１３０の３レベル要素の３レベル制御を容易にできる。量子化器１２０のミッドトレッド特性は、量子化器１２０の出力でゼロレベルを可能にできる。出力がゼロレベルの場合、ＤＡＣ１３０（例えば、フィードバックＤＡＣ）は、ヌル出力ノイズ（例えば、ヌル出力電流と関連付けられた）を提供できる。幾つかの例では、ミッドトレッド特性とフィードバックのそのような組み合わせは、信号を処理するとき（小信号を処理するときなど）にフィードバックのノイズ寄与が無視できるようにする。
論理回路１２５は、量子化器１２０からＮビットデジタル信号ＶDIGを受け取り、論理回路１２５の制御信号発生器を使用して、Ｎビットデジタル信号ＶDIGに基づいてＤＡＣ１３０の制御信号を生成できる。制御信号は、ＤＡＣ１３０の３レベル単位要素を制御できる。幾つかの態様では、ＤＡＣ１３０は、３レベル単位要素を有する電流ステアリング（ＣＳ）ＤＡＣを含む。そのような態様では、３レベル単位要素ごとに、単位要素は、正に選択されてもよく（例えば、キャパシタ１１０に正電荷を提供する）、負に選択されてもよく（例えば、キャパシタ１１０に負電荷を提供する）、選択されなくてもよい（例えば、キャパシタ１１０にゼロ電荷を提供する）。この点で、論理回路１２５からの制御信号によって、ＤＡＣ１３０の幾つかの単位要素が、キャパシタ１１０に正電荷、負電荷、又は無電荷を提供できる。ＤＡＣ１３０の単位要素からの電流は、ＤＡＣ１３０のコンバイナー回路（図示せず）によって結合されて、出力線Ｉp及びＩm上の電流（例えば、差動電流）が減算器１４５に提供されうる。ＤＡＣ１３０からの電流信号は、相互コンダクタンス増幅器１３５からの電流信号と結合されうる。結合された電流信号は、ＡＤＣ１０５のフォワード及びフィードバック経路を介して提供されうる。例えば、結合は、減算器１４５がＤＡＣ１３０からの電流信号（例えば、ＤＡＣ電流）を相互コンダクタンス増幅器１３５からの電流信号（例えば、入力電流）と共に減算することによって行われる。キャパシタ１１０は、ＤＡＣ１３０からの電流信号と相互コンダクタンス増幅器１３５からの電流信号との差を受け取りうる。
幾つかの態様では、論理回路１２５は、１つ以上のダイナミックエレメントマッチング（ＤＥＭ）回路を含みうる。ＤＥＭ回路は、ＤＡＣ１３０のアナログ要素（例えば、３レベル単位要素）のミスマッチ成分をランダム化する働きをしうる。例えば、ＤＥＭ回路は、量子化器１２０からのＮビットデジタル信号ＶDIGの様々なビットをＤＡＣ１３０の様々な単位要素に異なる時間にランダム（例えば、疑似ランダム）に導いて（例えば、信号をシャッフルする）信号上の単位要素の成分ミスマッチの影響を実質的に相殺するスクランブラを使用して実現される。成分ミスマッチの影響の相殺は、ダイナミックレンジを高めうる。論理回路１２５の制御信号発生器は、シャッフル信号に基づいてＤＡＣ１３０の制御信号を生成できる。幾つかの例では、単位要素が正確にマッチしないことがあるので（例えば、製造の欠陥により）、単位要素内の欠陥を軽減するためにマッチングが利用されうる。そのようなミスマッチは、歪み（例えば、高調波歪み）とノイズに寄与し、ダイナミックレンジを低減しうる。
代替又は追加として、論理回路１２５は、量子化器１２０からのＮビットデジタル信号ＶDIGを複数のデータセグメントに分割するデータセグメンテーション回路を含みうる。各データセグメントは、単位要素のそれぞれのグループと関連付けられてもよく、その結果、データセグメントは、その関連グループ内の単位要素に正電流、負電流又は無電流をキャパシタ１１０に提供させる。幾つかの例では、ＤＥＭ回路は、各データセグメントにスクランブルをかけ、制御信号発生器は、スクランブルをかけたデータセグメントごとの制御信号（例えば、ＤＡＣ１３０の対応する単位要素の）を生成してもよい。幾つかの例では、データセグメンテーションは、Ｎの値が高い場合など、ＤＥＭ複雑さを低減するために利用されうる。
量子化ノイズ及び小信号は、Ｎビットデジタル信号ＶDIGのプラス又はマイナス１の最下位ビット（ＬＳＢ）内で表現されてもよく、したがって、ＤＡＣ１３０のノイズ寄与は、相互コンダクタンス増幅器１３５と関連付けられたノイズに対して無視できる。この点で、幾つかの例では、Ｎビットデジタル信号ＶDIGのレベルが＋ＬＳＢ又は－ＬＳＢのとき、ＤＡＣ１３０の単位要素の１つだけがキャパシタ１１０に接続されて出力線Ｉp及びＩm上に差動電流が提供され、他の単位要素は電流を提供しない（例えば、ゼロ電流を提供する）。ゼロ電流を提供する単位要素の例では、ノイズ（例えば、ゼロ電流）が単位要素によってＡＤＣ１０５のループフィルタに注入されないので、単位要素はノイズに寄与しない。幾つかの例では、ＤＡＣ１３０の単位要素の数が（Ｍ－１）／２でよく、ここで、Ｍは、ＤＡＣ１３０によって提供される量子化レベルの数でよい。幾つかの例では、Ｍ＝２Nである。
したがって、様々な実施形態を使用することにより、ＡＤＣ１０５のダイナミックレンジは、相互コンダクタンス増幅器１３５のノイズ寄与による影響を受けるが、ループフィルタ、量子化器１２０及び／又はＤＡＣ１３０などからのダイナミックレンジを制限しうる他の潜在的ノイズ寄与が軽減される。幾つかの例では、ＡＤＣ１０５は、より高いダイナミックレンジを提供できると同時に低ノイズと低消費電力の動作を可能にする。一実施形態では、ＡＤＣ１０５は、シグマデルタ（ΣΔ又はＳＤ）ＡＤＣアーキテクチャを呈すると呼ばれうる。幾つかの態様では、ＡＤＣ１０５は、連続時間動作に利用されてもよく、したがって、ＣＴΣΔＡＤＣアーキテクチャ又はＣＴ ＳＤ ＡＤＣを呈すると呼ばれうる。
図２は、本開示の１つ以上の実施形態による単位要素２００の例を示す。しかしながら、描かれた構成要素の全てが必要とは限らず、１つ以上の実施形態は、図示されていない付加構成要素を含みうる。付加構成要素、様々な構成要素及び／又はより少数の構成要素を含む構成要素の構成及び種類の変更は、本明細書に記載された特許請求の範囲から逸脱せずに行われうる。一実施形態では、単位要素２００は、図１のＤＡＣ１３０の単位要素でもよく、それを含んでもよく、その一部でもよい。この点で、単位要素２００は、ＤＡＣ１３０のｉ番目の単位要素でよい。ＤＡＣ１３０は、量子化器１２０のＮビットデジタル出力ＶDIGに基づいてアナログ信号を生成するのに適した幾つかの単位要素を含みうる。
単位要素２００は、単位電流源２０５及び２１０、スイッチ２１５、２２０、２２５、２３０、２３５及び２４０を含む。制御信号ｐi，ｚi及びｎiは、論理回路（例えば、１２５）によって生成され、単位要素２００に提供されうる。スイッチ２１５及び２４０は制御信号ｐiによって制御され、スイッチ２２０及び２３５は、制御信号ｚiによって制御され、スイッチ２２５及び２３０は制御信号ｎiによって制御されうる。ｐi制御信号がアサートされた（例えば、ロジックハイに設定された）とき、スイッチ２１５及び２４０が閉じられ、電流＋Ｉuが、単位要素２００の出力線Ｉpiに提供され、電流－Ｉuが、単位要素２００の出力線Ｉmiに提供される。ｎi制御信号がアサートされたとき、スイッチ２２５及び２３０が閉じられ、電流－Ｉuが、単位要素２００の出力線Ｉpiに提供され、電流＋Ｉuが、単位要素２００の出力線Ｉmiに提供される。ｚi制御信号がアサートされたとき、スイッチ２２０及び２３５が閉じられ、ゼロ電流が、単位要素２００の出力線Ｉpi及びＩmiに提供される。利用されるスイッチング技術の種類により、スイッチ２１５、２２０、２２５、２３０、２３５及び２４０が、ロジックハイ制御信号に応じてオン又はオフになり、ロジックロー制御信号に応じてオフ又はオンになりうる。
図１に関して、ＤＡＣ１３０の様々な単位要素のそれぞれの出力線Ｉpn（ｎ＝０、１，．．．，ｉなど）によって提供される電流は、１つ以上のコンバイナー回路によって結合されて、ＤＡＣ１３０の出力線Ｉpに結合電流が提供されうる。同様に、ＤＡＣ１３０の異なる単位要素のそれぞれの出力線Ｉmnによって提供される電流は、１つ以上のコンバイナー回路によって結合されて、ＤＡＣ１３０の出力線Ｉmに結合電流が提供されうる。図２で、コンバイナー回路２４５は、単位要素２００の出力線Ｉpi上の電流を、他の単位要素の出力線Ｉpn上の電流（例えば、まとめてＩp_otherと示された）と結合し、コンバイナー回路２５０は、単位要素２００の出力線Ｉmi上の電流を他の単位要素の出力線Ｉmnの電流（例えば、まとめてＩm_otherと示された）と結合する。出力線Ｉp及びＩm上の電流は、ＡＤＣ１０５のキャパシタ１１０に結合される。
一態様では、様々な単位要素が異なる重みを有しうる。例えば、単位要素２００は、１の重みを有するように設定され、したがって出力線Ｉpi及び／又はＩmi上に－Ｉu、＋Ｉu又はゼロ電流を提供しうる。ＤＡＣ１３０の別の単位要素（例えば、ｋ番目の単位要素）は、４の重みを有するように設定され、したがってその出力線Ｉpk及び／又はＩmk上に－４Ｉu、＋４Ｉu又はゼロ電流を提供しうる。幾つかの例では、論理回路１２５は、Ｎビットデジタル出力ＶDIGを様々なセグメントに分割でき、各セグメントは、それぞれの重み又は重みのそれぞれの組と関連付けられうる。
図３は、本開示の１つ以上の実施形態による量子化器３００の例を示す。しかしながら、描かれた構成要素の全てが必要とは限らず、１つ以上の実施形態は、図示されていない付加構成要素を含みうる。付加構成要素、様々な構成要素及び／又はより少数の構成要素を含む構成要素の構成及び種類の変更は、本明細書に記載された特許請求の範囲から逸脱せずに行われうる。一実施形態では、量子化器３００は、図１の量子化器１２０でもよく、それを含んでもよく、その一部でもよい。
量子化器３００は、比較器３０５、継続的近似化レジスタ（ＳＡＲ）論理回路３１０、及び基準電圧発生器３１５を含む。基準電圧発生器３１５は、比較器３０５の電圧基準を生成するために抵抗ラダー（例えば、抵抗ストリングとも呼ばれる）を含む。抵抗ラダーは、単調性と線形性を提供できる。量子化器３００は、また、クロック信号を生成しかつ／又は受け取るタイミング回路と、量子化器３００の動作を容易にするサンプルホールド回路とを含みうる。
一実施形態では、量子化器３００は。Ｎビットミッドトレッド量子化器である。例として、量子化器３００は、８ビット量子化器でよい。幾つかの例では、量子化器３００は、非同期量子化器（例えば、非同期８ビットＳＡＲ ＡＤＣ）でよい。最初に、ＳＡＲ論理回路３１０は、Ｎビットシーケンス（例えば、所定のＮビットシーケンス）を制御信号として設定して、設定したＮビットシーケンスを使用して基準電圧発生器３１５の動作を制御できる。様々なＮビットシーケンスが異なる基準電圧と関連付けられる。比較器３０５は、基準電圧発生器３１５からループフィルタの出力ＶLFと基準電圧ＶREFを受け取り、ＶLFとＶＲＥＦとの差に基づいて比較器出力を生成する。比較器出力は、ＶLFとＶREFのどちらが大ききかを示しうる。ＳＡＲ論理回路３１０は、比較器出力を受け取り、それに応じて基準電圧発生器３１５を構成する制御信号を設定する。ＶLFとＶREFの比較に基づいて比較器出力を生成し、基準電圧を実現する制御信号を設定するプロセスは、出力ＶLFのデジタル表現への集束を可能にするために繰り返されうる。
量子化器３００を動作させる一例として、ＳＡＲ論理回路３１０は、８ビットシーケンス（例えば、８ビットコードとも呼ばれる）を生成できる。ビットシーケンスは、７ビットのｂ7ｂ6ｂ5ｂ4ｂ3ｂ2ｂ1ｂ0として表わされることがあり、ｂ7が最上位ビット（ＭＳＢ）であり、ｂ0がＬＳＢである。最初に、ＳＡＲ論理回路３１０は、制御信号をコード１０００００００に設定し、このコードを基準電圧発生器３１５に提供して、コード１０００００００と関連付けられた基準電圧を生成させるのに適切なスイッチを開閉できる。ＶLF＞ＶREFのとき、ＳＡＲ論理回路３１０は、ＭＳＢを１に維持し、次のビットｂ6を１に設定し、その結果、基準電圧発生器３１５に提供される次のコードが１１００００００になる。基準電圧発生器３１５は、コード１１００００００と関連付けられた基準電圧を生成できる。ＶLF＜ＶREFのとき、ＳＡＲ論理回路３１０は、ＭＳＢを０に設定し、次のビットｂ6を１に設定し、その結果、基準電圧発生器３１５に提供される次のコードが０１００００００になる。基準電圧発生器３１５は、コード０１００００００と関連付けられた基準電圧を生成できる。そのようなプロセスは、出力ＶLFのデジタル表現に集束させるために繰り返されうる。
集束した後で、ＳＡＲ論理回路３１０は、出力ＶLFのＮビット表現を量子化器３００の出力として提供できる。幾つかの例では、量子化器３００のアーキテクチャは、低い量子化ノイズ及び緩いクロックジッタ仕様と関連付けられうる。図１に関して、ループフィルタ出力ＶLFのＮビット表現が、ＶDIGとして示される。量子化器３００は、抵抗ラダーを利用して比較器３０５の電圧基準を生成するが、抵抗ラダーの代替又は追加として他の方式を使用できる。用途により、ＡＤＣ１０５のフォワード経路の一部として様々なタイプの量子化器を利用できる。幾つかの例では、ＳＡＲ式量子化器は、フラッシュＡＤＣなどの他のＡＤＣより小さく、高い効率を有しうる。量子化器３００が、ＡＤＣ１０５のループ（例えば、フォワードループ）の一部なので、一般に比較器３０５と関連したオフセットが軽減されうる。
図４は、本開示の１つ以上の実施形態によるループフィルタ４００の例を示す。しかしながら、描かれた構成要素の全てが必要とは限らず、１つ以上の実施形態は、図示されていない追加構成要素を含みうる。追加構成要素、異なる構成要素及び／又はより少数の構成要素を含む構成要素の構成と種類の変更は、本明細書に記載されたような特許請求の範囲から逸脱せずに行われうる。
一実施形態では、ループフィルタ４００は、図１のキャパシタ１１０及びループフィルタの一部１１５でもよく、これらを含んでもよく、その一部分でもよい。第２の積分器は、第３のアクティブＲＣ積分器を駆動するアクティブＧｍ－Ｃ積分器である。アクティブＲＣ積分器は、静電容量フィードフォワード（例えば、Ｃ3／Ｃf3，Ｃ3／Ｃf2）を可能にする。図１に示されたように、キャパシタＣ（例えば、図１の１１０）は、相互コンダクタンス増幅器（例えば、図１の１３５）に結合され、一緒に第１のＧｍ－Ｃ積分器を構成しうる。ループフィルタ４００の出力Ｖop及びＶomは、量子化器１２０などの量子化器に提供されうる。ループフィルタ４００は、三次ループフィルタであるが、これより低次又は高次のループフィルタが利用されうる。より高次のループフィルタは、一般に、より強いノイズシェーピングと関連付けられる。
図５は、本開示の１つ以上の実施形態による音声処理システムのフィードバック経路５００の例を示す。しかしながら、描かれた構成要素の全てが必要とは限らず、１つ以上の実施形態は、図示されていない追加構成要素を含みうる。追加構成要素、異なる構成要素及び／又はより少数の構成要素を含む構成要素の構成と種類の変更は、本明細書に記載されたような特許請求の範囲から逸脱せずに行われうる。一実施形態で、音声処理システムは、図１の音声処理システム１００でよい。説明のため、フィードバック経路５００は、量子化器１２０とキャパシタ１１０に接続する。しかしながら、フィードバック経路５００は、他の音声処理システムと共に使用されうる。
フィードバック経路５００は、論理回路５０５とセグメント化ＣＳ ＤＡＣ５１０を含む。論理回路５０５は、量子化器１２０からのＮビット信号を３つのデータセグメントに分割するデータセグメンテーション回路５１５を含む。論理回路５０５のＤＥＭ回路５２０、５２５及び５３０はそれぞれ、第１、第２及び第３のデータセグメントに対してＤＥＭを実行できる。例えば、ＤＥＭ回路５２０、５２５及び５３０はそれぞれ、それぞれのデータセグメントをシャッフルできる。ＤＥＭ回路５２０、５２５及び５３０は、その出力を論理回路５０５の制御信号発生器５３５に提供できる。論理回路５０５は、セグメント化ＣＳ ＤＡＣ５１０のサブＤＡＣ５４０、５４５及び５５０の制御を実現する制御信号を生成できる。幾つかの例では、サブＤＡＣ５４０、５４５及び５５０の制御信号はそれぞれ、ＤＥＭ回路５２０、５２５及び５３０の出力に基づきうる。サブＤＡＣ５４０、５４５及び５５０は、出力線Ｉp及び／又はＩmに正電流、負電流又は無電流を与える単位要素を有しうる。幾つかの例では、サブＤＡＣ５４０、５４５及び５５０は、その単位要素に印加される異なる重みを有しうる。例えば、サブＤＡＣ５４０は、１６の重みを有するように設定され、したがって、出力線Ｉp及び／又はＩmに－１６Ｉu、＋１６Ｉu又はゼロ電流を与えうる。サブＤＡＣ５４５及び５５０はそれぞれ４と１の重みを有するように設定されうる。
図５で、データセグメンテーション回路５１５は、Ｎビット信号を３つのデータセグメントにセグメント化し、対応するＤＥＭ回路及びサブＤＡＣが、３つのデータセグメントのうちの１つに適用される。例えば、データセグメンテーション回路５１５は、４ビットを有する第１のデータセグメント、３ビットを有する第２のデータセグメント、及び３ビットを有する第３のデータセグメントを生成する３方向データセグメンテーションを提供できる。そのようなセグメンテーションは、単に非限定的な例として提供され、異なる数のデータセグメント及び／又は異なるビット数のデータセグメントが利用されうる。
図６は、本開示の１つ以上の実施形態によるアナログ・デジタル変換を容易にする例示的プロセス６００の流れ図を示す。説明のため、本明細書では、例示的プロセス６００を図１の音声処理システム１００に関して述べるが、例示的なプロセス６００は、他のシステムと共に利用されうる。必要に応じて、１つ以上の動作が組み合わされ、省略されかつ／又は異なる順序で実行されうることに注意されたい。
ブロック６０５で、ＡＤＣ１０５が、入力信号（例えば、電流信号）を受け取る。入力信号は、相互コンダクタンス増幅器１３５からの電流信号でよい。例えば、音声信号（例えば、電圧信号）は、マイクロフォン１４０などの音声入力装置によって相互コンダクタンス増幅器１３５に提供され、相互コンダクタンス増幅器１３５は、音声信号に基づいて電流信号を生成できる。幾つかの例では、相互コンダクタンス増幅器１３５によって生成される電流信号は、差動電流でよい。ブロック６１０で、ＡＤＣ１０５のループフィルタが、入力信号に基づいてフィルタ信号ＶLFを生成する。一態様では、ループフィルタは、減算器１４５から、相互コンダクタンス増幅器１３５からの電流信号とＤＡＣ１３０からの電流信号との差を受け取り、この差信号をフィルタリングしてフィルタ信号ＶLFを生成できる。幾つかの例では、ループフィルタによるフィルタリングは、この差信号をノイズシェーピングすることを含みうる。幾つかの例では、相互コンダクタンス増幅器１３５は、ＡＤＣ１０５のループフィルタの一部と見なされうる。相互コンダクタンス増幅器１３５及びＡＤＣ１０５のキャパシタ１１０は、ＡＤＣ１０５のループフィルタの積分器（例えば、幾つかの例では第１の積分器）を構成できる。ブロック６１５で、量子化器１２０が、フィルタ信号ＶLFのＮビットデジタル表現ＶDIGを生成する。幾つかの例では、Ｎビットデジタル表現ＶDIGは、ＡＤＣ１０５のフィードバックと、ＡＤＣ１０５の外部の１つ以上の構成要素による更なる処理及び／又は記憶のために論理回路１２５に提供されうる。
ブロック６２０で、論理回路１２５は、Ｎビットデジタル表現ＶDIGに基づいて制御信号を生成する。幾つかの例では、論理回路１２５は、Ｎビットデジタル表現に対してデータセグメンテーションを実行してＮビットデジタル表現を複数のデータセグメントに分割でき、各データセグメントは、ＤＡＣ１３０の３レベル単位要素のサブセットに対応する。代替又は追加として、論理回路１２５は、Ｎビットデジタル表現に対してＤＥＭを実行してもよく、Ｎビットデジタル表現から形成されたデータセグメントに対してＤＥＭを実行してもよい。ブロック６２５で、ＤＡＣ１３０は、制御信号に基づいて電流信号を生成する。幾つかの例では、ＤＡＣ１３０の各３レベル要素は、正電流、負電流又は無電流を提供できる。ブロック６３０で、ＤＡＣ１３０は、生成された電流信号をＡＤＣ１０５のループフィルタに提供する。例えば、ＤＡＣ１３０は、出力線Ｉp及びＩm上の差動電流をループフィルタの減算器１４５に提供できる。
該当する場合、本開示によって提供される様々な実施形態は、ハードウェア、ソフトウェア、又はハードウェアとソフトウェア組み合わせを使用して実現されうる。また、該当する場合、本明細書で説明された様々なハードウェア構成要素及び／又はソフトウェア構成要素は、本開示の範囲から逸脱することなく、ソフトウェア、ハードウェア、及び／又はこの両方を含む複合構成要素に組み合わされうる。該当する場合、本明細書で説明された様々なハードウェア構成要素及び／又はソフトウェア構成要素は、本開示の範囲から逸脱することなく、ソフトウェア、ハードウェア又はこれらの両方を含むサブ構成要素に分割されうる。更に、該当する場合、ソフトウェア構成要素がハードウェア構成要素として実現されてもよく、その逆でもよい。
プログラムコード及び／又はデータなどの本開示によるソフトウェアは、１つ以上のコンピュータ可読媒体に記憶されうる。本明細書に示されたソフトウェアは、１つ以上の汎用若しくは特殊用途コンピュータ及び／又はコンピュータシステムを使用して実現され、ネットワーク接続され、かつ／又は他の方法で実現されうる。該当する場合、本明細書に記載された様々なステップの順序は、本明細書に記載された特徴を提供するために、変更され、複合ステップに組み合わされ、かつ／又はサブステップに分割されうる。
以上の開示は、本開示を開示された厳密な形態又は特定の使用分野に限定するものではない。したがって、本開示に対する様々な代替実施形態及び／又は修正が、本明細書に明示されているか暗示されているかにかかわらず、本開示を鑑みて可能である。したがって、本開示の実施形態を述べたが、当業者は、本開示の範囲から逸脱することなく、形態及び詳細の変更が行われうることを理解するであろう。したがって、本開示は、特許請求の範囲によってのみ限定される。
１００ 音声処理システム
１０５ アナログ・デジタル変換（ＡＤＣ）システム
１１０ キャパシタ
１１５ ループフィルタの一部
１２０ 量子化器
１２５ 論理回路
１３０ デジタル・アナログ変換器
１３５ 相互コンダクタンス増幅器
１４０ マイクロフォン
１４５ 減算器

Claims (19)

  1. 音声入力装置から受け取った音声信号に応じて第１の電流信号を生成するように構成された相互コンダクタンス増幅器と、
    前記第１の電流信号を受け取り、前記第１の電流信号に基づいてフィルタ信号を生成するように構成されたループフィルタと、
    前記フィルタ信号のデジタル表現を生成するように構成された量子化器と、
    前記デジタル表現に基づいて制御信号を生成するように構成された論理回路と、
    複数の３レベル単位要素を含むデジタル・アナログ変換器（ＤＡＣ）と、
    を含み、
    前記複数の３レベル単位要素がそれぞれ、前記論理回路からの前記制御信号の少なくとも１つに応じて、３電流レベルのうちの１つの電流を生成するように構成され、前記複数の３レベル単位要素のうちの少なくとも１つがゼロ電流レベルを提供するように構成され、
    前記ＤＡＣが、前記複数の３レベル単位要素によって生成された電流から第２の電流信号を生成するように構成され、
    前記ループフィルタが、
    前記相互コンダクタンス増幅器から受け取った前記第１の電流信号と前記ＤＡＣから受け取った前記第２の電流信号との差を生成するように構成された減算器と、
    前記減算器の出力に接続されたキャパシタと、
    を含み、
    前記相互コンダクタンス増幅器と前記キャパシタとが、前記第１の電流信号と前記第２の電流信号との差のフィルタリングを提供する積分器を構成している、アナログ・デジタル変換（ＡＤＣ）システム。
  2. 前記３電流レベルが、正電流レベル、負電流レベル及び前記ゼロ電流レベルを含む、請求項１に記載のＡＤＣシステム。
  3. 前記複数の３レベル単位要素がそれぞれ、対応するそれぞれの複数の電流源を含む、請求項１に記載のＡＤＣシステム。
  4. 前記ＤＡＣが、電流ステアリングＤＡＣを含む、請求項１に記載のＡＤＣシステム。
  5. 前記量子化器が、ミッドトレッド量子化器を含む、請求項１に記載のＡＤＣシステム。
  6. 前記音声入力装置が、マイクロフォンである、請求項１に記載のＡＤＣシステム。
  7. 前記論理回路が、
    前記デジタル表現を受け取り、前記デジタル表現にデータシャッフリングを実行して、前記デジタル表現のシャッフルバージョンを得るように構成されたダイナミックエレメントマッチング回路と、
    前記デジタル表現の前記シャッフルバージョンに基づいて前記制御信号を生成するように構成された制御信号発生器とを含む、請求項１に記載のＡＤＣシステム。
  8. 前記論理回路が、
    前記デジタル表現を複数のデータセグメントに分割するように構成されたデータセグメンテーション回路と、
    前記複数のデータセグメントに基づいて前記制御信号を生成するように構成された制御信号発生器とを含み、各制御信号が、前記複数のデータセグメントのうちの１つと関連付けられた、請求項１に記載のＡＤＣシステム。
  9. 前記ＤＡＣが、複数のサブＤＡＣを含み、
    前記複数のサブＤＡＣがそれぞれ、前記複数のデータセグメントのうちの１つと関連付けられ、
    前記複数のサブＤＡＣがそれぞれ、前記制御信号の対応するサブセットによって制御されるように構成された前記複数の３レベル単位要素のそれぞれのサブセットを含む、請求項８に記載のＡＤＣシステム。
  10. 前記論理回路は、更に、前記複数のデータセグメントのそれぞれにデータシャッフリングを実行して各データセグメントのシャッフルバージョンを得るように構成されたダイナミックエレメントマッチング回路を含み、各制御信号が、前記シャッフルバージョンのうちの１つと関連付けられた、請求項８に記載のＡＤＣシステム。
  11. 前記量子化器が、継続的近似化レジスタ（ＳＡＲ）ＡＤＣを含む、請求項１に記載のＡＤＣシステム。
  12. 相互コンダクタンス増幅器によって、音声入力装置から受け取った音声信号に応じて第１の電流信号を生成するステップと、
    ループフィルタによって、前記第１の電流信号に基づいてフィルタ信号を生成するステップと、
    量子化器によって、前記フィルタ信号のデジタル表現を生成するステップと、
    論理回路によって、前記デジタル表現に基づいて１組の制御信号を生成するステップと、
    デジタル・アナログ変換器（ＤＡＣ）によって、前記１組の制御信号に基づいて第２の電流信号を生成するステップであって、複数の３レベル単位要素がそれぞれ、前記１組の制御信号の少なくとも１つの制御信号に応じて３電流レベルのうちの１つの電流を生成し、前記複数の３レベル単位要素のうちの少なくとも１つが、ゼロ電流レベルを提供し、前記第２の電流信号が前記複数の３レベル単位要素によって生成された電流から生成されるステップと、
    を含み、
    前記フィルタ信号を生成するステップが、
    減算器により、前記第１の電流信号と前記第２の電流信号との差を生成するステップと、
    前記減算器の出力に接続されたキャパシタと前記相互コンダクタンス増幅器とによって、前記第１の電流信号と前記第２の電流信号との差を積分してフィルタリングを提供するステップと、
    を含む方法。
  13. 前記量子化器が、ミッドトレッド量子化器を含む、請求項１２に記載の方法。
  14. 前記３電流レベルが、正電流レベル、負電流レベル、及び前記ゼロ電流レベルを含む、請求項１２に記載の方法。
  15. 前記音声入力装置から第２の音声信号を受け取るステップと、
    前記相互コンダクタンス増幅器によって、前記第２の音声信号に基づいて第３の電流信号を生成するステップと、
    前記ＤＡＣからの前記第３の電流信号と前記第２の電流信号に基づいて第４の電流信号を生成するステップと、
    前記ループフィルタによって、前記第４の電流信号に基づいて第２のフィルタ信号を生成するステップと、
    前記量子化器によって、前記第２のフィルタ信号のデジタル表現を生成するステップと、
    前記論理回路によって、前記第２のフィルタ信号の前記デジタル表現に基づいて第２組の制御信号を生成するステップと、
    前記ＤＡＣによって、前記第２組の制御信号に基づいて第５の電流信号を生成するステップと、
    前記第５の電流信号を前記ループフィルタに提供するステップとを含む、請求項１２に記載の方法。
  16. 前記第４の電流信号を生成するステップが、前記第３の電流信号と前記第２の電流信号との差を決定して前記第４の電流信号を決定するステップを含む、請求項１５に記載の方法。
  17. 前記音声入力装置が、マイクロフォンである、請求項１２に記載の方法。
  18. ダイナミックエレメントマッチング回路によって、前記デジタル表現をシャッフルして前記デジタル表現のシャッフルバージョンを得るステップを更に含み、前記１組の制御信号が、前記デジタル表現の前記シャッフルバージョンに基づいて生成される、請求項１２に記載の方法。
  19. 前記デジタル表現を複数のデータセグメントに分割するステップを更に含み、
    各制御信号が、前記複数のデータセグメントのうちの１つと関連付けられ、
    前記ＤＡＣが、複数のサブＤＡＣを含み、
    前記複数のサブＤＡＣがそれぞれ、前記１組の制御信号の対応するサブセットによって制御された前記複数の３レベル単位要素のそれぞれのサブセットを含む、請求項１２に記載の方法。
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