JP2009518882A - シグマ・デルタ型のアナログ‐デジタル変換器 - Google Patents
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Abstract
シグマ・デルタ型のアナログ‐デジタル変換器(ADC1)は、アナログ入力信号(IN)に応答してデジタル出力サンプルの流れ(OUT)を生じる。このアナログ‐デジタル変換器(ADC1)は、デッドゾーンを有する量子化器(QNT)を具える。この量子化器(QNT)が、デッドゾーン内にある振幅を有する入力信号を受けた際に、当該量子化器(QNT)が中間値のデジタル出力サンプルを生じる。前記アナログ‐デジタル変換器(ADC1)内の帰還経路(DAC)が、前記中間値とは異なる値を有するデジタル出力サンプルのみに応答して帰還動作を行う。
Description
本発明の1つの観点は、アナログ入力信号に応答してデジタル出力サンプルの流れを生じるシグマ・デルタ型のアナログ‐デジタル変換器に関するものである。このアナログ‐デジタル変換器は例えば、他の機能素子を有する集積回路の一部を構成しうる。本発明の他の観点は、受信機と、アナログ‐デジタル変換器を制御する方法と、アナログ‐デジタル変換器を有する受信機用のコンピュータプログラムプロダクトとに関するものである。
文献、“Continuous-Time Sigma-Delta Modulation for IF A/D Conversion in Radio Receivers ”(L.J.Breems氏著)は、シグマ・デルタ型のアナログ‐デジタル変換器に関するものである。シグマ・デルタ型の変調器は、基本的に、雑音整形するループフィルタと、オーバーサンプリングされる低分解能の量子化器と、帰還ループとより成る。ループフィルタは、低域通過フィルタ又は帯域通過フィルタとすることができる。一次低域通過フィルタは、離散時間領域において累算器であり、又は連続時間において積分器である。より一層有効な雑音整形は、累算器/積分器段をより多くした高次のシグマ・デルタ型の変調器により達成される。高周波量子化雑音は、シグマ・デルタ型の変調器の後段のデシメーションフィルタにより濾波されて除去される。
"Continuous-Time Sigma-Delta Modulation for IF A/D Conversion in Radio Receivers "(L.J.Breems氏著)
"Continuous-Time Sigma-Delta Modulation for IF A/D Conversion in Radio Receivers "(L.J.Breems氏著)
本発明の観点によれば、アナログ入力信号に応答してデジタル出力サンプルの流れを生じるシグマ・デルタ型のアナログ‐デジタル変換器が以下の特徴を有する。アナログ‐デジタル変換器が、デッドゾーンを有する量子化器を具える。この量子化器が、前記デッドゾーン内にある振幅を有する入力信号を受けた際に、この量子化器が中間値のデジタル出力サンプルを生じる。アナログ‐デジタル変換器内の帰還経路が、前記中間値とは異なる値を有するデジタル出力サンプルのみに応答して帰還動作を行う。
本発明は、以下の観点を考慮する。シグマ・デルタ型のアナログ‐デジタル変換器は、アナログ入力信号に応答してデジタル出力サンプルの流れを形成するためにクロック信号を用いる。実際には、クロック信号にジッタがある。ジッタは、時間的に不正確な形態をしている。クロック信号における立ち上がりエッジ及び立ち下がりエッジは、固定のタイムグリッドで正確に生じるものではない。立ち上がりエッジ及び立ち下がりエッジは、無作為に所望の瞬時よりもある程度早く又は遅く生じるおそれがある。この原因により、デジタル出力サンプルの流れに無作為なエラーを生ぜしめる。すなわち、クロック信号におけるジッタが出力信号に雑音を生ぜしめる。このクロックジッタが信号対雑音比を低下させる。
本発明の前述した観点によれば、シグマ・デルタ型のアナログ‐デジタル変換器が、デッドゾーンを有する量子化器を具える。この量子化器は、デッドゾーン内にある振幅を有する入力信号を受けた際に、この量子化器が中間値のデジタル出力サンプルを生じる。又、アナログ‐デジタル変換器内の帰還経路が、前記中間値とは異なる値を有するデジタル出力サンプルのみに応答して帰還動作を行う。すなわち、中間値を有するデジタル出力サンプルに対しては帰還動作が行われない。
デッドゾーンの為に、クロック信号にクロック期間があり、各クロック期間は、如何なる帰還動作も生ぜしめない立ち上がりエッジ及び立ち下がりエッジを有する。クロック信号中のクロック期間の或る割合のみが帰還動作を生ぜしめる。中間値を有するデジタル出力サンプルと一致するクロック期間のエッジは如何なる帰還動作をも生ぜしめない。このことにより、これらのエッジが無作為なエラーを導入するのを防止し、従って、デジタル出力信号の流れに雑音を導入するのを防止する。その結果、アナログ‐デジタル変換器はクロックジッタに対し比較的不感応となる。これらの理由で、本発明によれば、信号対雑音比を比較的良好にする。
以下の観点が、信号対雑音比を比較的良好にするのに更に寄与する。中間値は量子化の追加のレベルを構成する。量子化レベルの数が多くなればなるほど、所定のオーバーサンプリング率に対し達成しうる信号対雑音比が高くなる。例えば、本発明によるアナログ‐デジタル変換器が、値“+1”又は“−1”又は“0”を有しうる3レベルデジタル出力サンプルを生じるものと仮定する。中間値である値“0”を存在させるだけで、2つのみの異なる値が存在する二進出力サンプルを生じるシグマ・デルタ型の通常のアナログ‐デジタル変換器に比べて、信号対雑音比を約5.2デシベル(dB)だけ改善させる。
本発明の他の利点は、以下の観点に関するものである。ジッタ率が比較的低いクロック信号は、特に集積回路で実現する場合に注意深く設計する必要がある。必要とするジッタ率を低くすればするほど、設計が一層複雑となり、従って、設計が一層高価となる。更に、必要とするジッタ率を低くすればするほど、クロック回路が消費する電力が多くなり、これらの回路が大型化する。前述したように、本発明によれば、シグマ・デルタ型のアナログ‐デジタル変換器がクロック信号におけるジッタに比較的不感応となるようにする。従って、アナログ‐デジタル変換器が受けるクロック信号は、通常のアナログ‐デジタル変換器に比べて高いジッタ率を有しうる。これにより、設計努力を緩和させ、電力消費量を低減させ、且つクロック回路を小型にして、集積回路で実現する際に占めるチップ領域を少なくする。これらの理由で、本発明によれば、費用及び電力の面で効率的となる。
以下の観点は、費用の効率性に更に寄与する。シグマ・デルタ型のアナログ‐デジタル変換器は一般に、雑音整形フィルタを有する。アナログ‐デジタル変換器の信号対雑音比はこの雑音整形フィルタに依存する。一般に、雑音整形フィルタの次数が高くなればなるほど、信号対雑音比は良好となる。前述したように、中間値を存在させるだけで、信号対雑音比を改善させる。従って、本発明によるアナログ‐デジタル変換器は、従来のアナログ‐デジタル変換器に比べて次数を小さくした雑音整形フィルタで所望の信号対雑音比を提供しうる。雑音整形フィルタの次数を小さくすればするほど、雑音整形フィルタは複雑でなくなり、従って、廉価となる。
図1は、携帯電話CPHを示す。この携帯電話CPHは受信機回路RXCと、処理兼制御回路PCCと、ヒューマンインタフェース装置HIDとを有する。この携帯電話CPHは更に、送信機回路(図1に図示せず)を有することができる。受信機回路RXCと送信機回路とは、種々の構成素子を共有することができる。処理兼制御回路PCCは、適切にプログラミングされた種々の異なるプロセッサを有しうる。ヒューマンインタフェース装置HIDは代表的に、小型の拡声器と、小型のマイクロホンと、表示装置と、電話番号をダイヤルする数値キーボードとを有する。
携帯電話CPHは基本的に以下のように動作する。受信機回路RXCがアンテナを介して無線周波スペクトルRFを受信する。この受信機回路RXCは、無線周波スペクトルRF内の特定の通信チャネルからデータ信号DSを取り出す。このデータ信号DSには、発呼者からのデータ、又は基地局或いは他の携帯電話ネットワーク事業体からのデータ、又はこれらのデータの任意の組み合わせを含めることができる。処理兼制御回路PCCはデータ信号DSを処理して1つ以上のヒューマンインタフェース入力信号HIを得る。このヒューマンインタフェース入力信号HIは例えば、ヒューマンインタフェース装置HIDの1つである小型の拡声器に対する音声信号とすることができる。処理兼制御回路PCCは、制御信号CSを受信機回路RXCに供給し、例えば、1つの通信チャネルから他の通信チャネルに切り換えを行うようにする。
図2は、受信機回路RXCを示す。この受信機回路RXCは、フロントエンド回路FECと、2つのアナログ‐デジタル変換器ADC1及びADC2と、2つのデシメーションフィルタDCF1及びDCF2と、直交信号処理回路QSPとを有する。これらの構成素子は、受信機回路RXCがアンテナから受ける無線周波数スペクトルRFからデータ信号DSを取り出す信号処理経路を構成する。フロントエンド回路FECは、いわゆる直接変換型である。2つのアナログ‐デジタル変換器ADC1及びADC2は、いわゆるシグマ・デルタ型である。直交信号処理回路QSPは、例えば、適切にプログラミングされたデジタル信号プロセッサの形態にしうる。受信機回路RXCは更に、クロック周波数回路CFCを有する。
受信機回路RXCは基本的に以下のように動作する。フロントエンド回路FECは、増幅及び濾波処理が付随して実行される周波数変換を実行する。このフロントエンド回路FECは無線周波スペクトルRFをシフトさせ、データ信号DSを取り出す特定の通信チャネルがほぼ低中間周波数を中心とするか、又は“ゼロ”周波数を中心とするようにする。このフロントエンド回路FECはアナログ同相信号IAとアナログ直交信号QAとを生じる。これらの信号が、データ信号DSを取り出す特定の通信チャネルの低中間周波数部、又はゼロ周波数部を表わす。
2つのアナログ‐デジタル変換器ADC1及びADC2は、アナログ同相信号IA及びアナログ直交信号QAをデジタル同相信号ID及びデジタル直交信号QDにそれぞれ変換する。デジタル同相信号ID及びデジタル直交信号QDは3レベル信号である。従って、これらの信号のサンプルは3つの可能な値のうちの1つの値のみを有しうる。2つのアナログ‐デジタル変換器ADC1及びADC2は、クロック周波数回路CFCから高周波クロック信号CFHを受ける。従って、デジタル同相信号ID及びデジタル直交信号QDは比較的高いサンプルレートを有する。
2つのデシメーションフィルタDCF1及びDCF2は、直列‐並列変換を含むサンプルレート減少処理を行う。デシメーションフィルタDCF1は、デジタル同相信号IDにおける一連の順次のサンプルをNビットの同相サンプル信号に変換する。Nは2よりも大きな整数である。例えば、Nを16に等しくでき、これは256個の可能な異なる値に対応する。従って、デシメーションフィルタDCF1は、対応の直列‐並列変換から得られるNビット同相サンプル信号の流れであるNビット同相信号IDFを生じる。このNビット同相信号IDFは比較的低いサンプルレートを有する。同様に、デシメーションフィルタDCF2は、デジタル直交信号QDにおける一連の順次のサンプルをNビットの直交サンプル信号に変換する。従って、デシメーションフィルタDCF2は、サンプルレートが比較的低いNビット直交信号QDFを生じる。
2つのデシメーションフィルタDCF1及びDCF2はフィルタ機能を有する。アナログ‐デジタル変換器ADC1が生じるデジタル同相信号IDは、比較的多い高周波雑音を有する。このことは特に、シグマ・デルタ型のアナログ‐デジタル変換に対して典型的なことである。高周波雑音は、データ信号DSが取り出される特定の通信チャネルのゼロ周波数表現部を有する関連の周波数帯域の外部にある。デシメーションフィルタDCF1は、高周波雑音を比較的多量に減衰させる。これと同じことがデシメーションフィルタDCF2に適用され、アナログ‐デジタル変換器ADC2が生じるデジタル直交信号QDにおける高周波雑音をこのデシメーションフィルタDCF2が減衰する。従って、Nビット同相信号IDF及びNビット直交信号QDFが、データ信号DSが取り出される特定の通信チャネルの低雑音デジタルゼロ周波数部を表わす。
2つのデシメーションフィルタDCF1及びDCF2は更に、デジタル同相信号ID及びデジタル直交信号QDが関連の通信チャネルの低中間周波数部を表わす場合に、デローテーション機能を有することができる。この場合には、デジタル同相信号ID及びデジタル直交信号QDは、回転ベクトルとして現れうる低中間周波搬送波を有する。デローテーション機能により、前述した搬送波をゼロ周波数にシフトさせ、これにより対応する回転ベクトルを排除する。その結果、Nビット同相信号IDF及びNビット直交信号QDFが、関連の通信チャネルのゼロ周波数部を表わす。
アナログ‐デジタル変換器ADC1と、デシメーションフィルタDCF1とは、アナログ同相信号IAをNビット同相信号IDFに直接変換するNビットアナログ‐デジタル変換器に機能的に等価な合成回路を構成する。同様に、アナログ‐デジタル変換器ADC2と、デシメーションフィルタDCF2とは、アナログ直交信号QAをNビット直交信号QDFに直接変換するNビットアナログ‐デジタル変換器に機能的に等価な合成回路を構成する。
直交信号処理回路QSPは、Nビット同相信号IDF及びNビット直交信号QDFからデータ信号DSを取り出す。この目的のために、直交信号処理回路QSPは、例えば、濾波、等価処理、チャネル復号化処理及びシンボル検出のような種々の機能を実行しうるようにする。この直交信号処理回路QSPは、クロック周波数回路CFCから低周波クロック信号CFLを受ける。この低周波クロック信号CFLは、例えば、Nビット同相信号IDF及びNビット直交信号QDFのサンプルレートに等しくしうる。直交信号処理回路QSPは更に、Nビット同相信号IDF及びNビット直交信号QDFから信号強度指示信号SIを取り出す。この信号強度指示信号SIは、2つのアナログ‐デジタル変換器ADC1及びADC2がそれぞれ受けるアナログ同相信号IA及びアナログ直交信号QAのそれぞれの大きさを表す。この信号強度指示信号SIは、上述したそれぞれの大きさにより対数関数に応じて変化するようにするのが好ましい。この場合、上述したそれぞれの大きさにおけるデシベル(dB)で表される所定の変化が、信号強度指示信号SIにスカラー単位で所定の変化を生ぜしめる。例えば、信号強度指示信号SIは、アナログ同相信号IA及びアナログ直交信号QAが+10dBだけ増大した際に、5単位の値だけ増大する。
2つのアナログ‐デジタル変換器ADC1及びADC2は信号強度指示信号SIを受ける。各アナログ‐デジタル変換器は、信号強度指示信号SIの関数として変化する変換特性を有する。このことは後に詳細に説明する。
受信機回路RXCは、2つのアナログ‐デジタル変換器ADC1及びADC2の変換特性に比較的多く依存する受信特性を生じる。これらの2つのアナログ‐デジタル変換器ADC1及びADC2は、フロントエンド回路FECで行われるアナログ信号処理と、直交信号処理回路QSP及び図1に示す処理兼制御回路PCCで行われるデジタル信号処理との間のインタフェースを構成する。デジタル信号処理は、雑音、歪み及び妨害の点で比較的臨界的でない。入念に設計したデジタル信号プロセッサは一般に、如何なる雑音又は歪みも導入せず、妨害に感応しない。従って、受信特性は殆ど、2つのアナログ‐デジタル変換器ADC1及びADC2が生じるデジタル同相信号ID及びデジタル直交信号QDに存在する雑音及び歪みに依存する。実際には、2つのアナログ‐デジタル変換器ADC1及びADC2が生じる雑音及び歪みは、アナログ同相信号IA及びアナログ直交信号QAに存在する雑音及び歪みよりも充分に低くするのが好ましい。
図3は、シグマ・デルタ型のアナログ‐デジタル変換器ADC1を示す。このアナログ‐デジタル変換器ADC1は、加算回路SUMと、雑音整形フィルタNSFと、量子化器QNTと、デジタル‐アナログ変換器DACとを有する。アナログ‐デジタル変換器ADC2はアナログ‐デジタル変換器ADC1と同じ構造を有し、同様に動作する。
アナログ‐デジタル変換器ADC1は、前述したアナログ同相信号IAである入力信号INを受け、前述したデジタル同相信号IDである出力信号OUTを生じる。アナログ‐デジタル変換器ADC2も同様に、前述したアナログ直交信号QAである入力信号を受け、前述したデジタル直交信号QDである出力信号を生じる。
アナログ‐デジタル変換器ADC1は、基本的に、以下のように動作する。加算回路SUMが、入力信号INと帰還信号FBとの線形合成であるエラー信号ERを生じる。雑音整形フィルタNSFは、エラー信号ERを積分して濾波する。従って、雑音整形フィルタNSFは、積算‐濾波されたエラー信号AFEを生じる。この積算‐濾波されたエラー信号AFEは、時間連続及び振幅連続信号である。この積算‐濾波されたエラー信号AFEは、如何なる所定の瞬時にも、無限数の可能な値の中の如何なる値も取りうる振幅を有する。信号の振幅は、信号の瞬時値であると理解すべきである。
量子化器QNTは、積算‐濾波されたエラー信号AFEと、高周波クロック信号CFHと、信号強度指示信号SIとを受ける。この量子化器QNTは、高周波クロック信号CFHにおける各立ち上がりエッジにおけるデジタル出力サンプルを決定する。従って、この量子化器QNTは、出力信号OUTを形成するデジタル出力サンプルの流れを生じる。デジタル出力サンプルは、量子化器QNTがこのデジタル出力サンプルを決定する立ち上がりエッジが生じる瞬時における積算‐濾波されたエラー信号AFEの振幅に依存する値を有する。このデジタル出力サンプルは、+1、0及び−1の3つの値の1つのみを有しうる。
図4は、量子化器QNTの入出力特性を示す。図4は、縦軸及び横軸を有するグラフである。横軸は、積算‐濾波されたエラー信号AFEの振幅Aを表す。縦軸は、デジタル出力サンプルの値を表す。デジタル出力サンプルは、積算‐濾波されたエラー信号AFEの振幅Aが負のしきい値TH−よりも低い場合に値“−1”を有し、積算‐濾波されたエラー信号AFEの振幅Aが正のしきい値TH+よりも高い場合に値“+1”を有する。負のしきい値TH−及び正のしきい値TH+は、互いに同じ大きさで、互いに逆の正負符号を有するようにするのが好ましい。
量子化器QNTは、負のしきい値TH−及び正のしきい値TH+間にあるデッドゾーン(不感帯)DZを有する。デジタル出力サンプルは、積算‐濾波されたエラー信号AFEの振幅がデッドゾーンDZ内にある場合に、値“0”を有する。デッドゾーンDZは、量子化器QNTが受ける信号強度指示信号SIの関数として変化する。すなわち、信号強度指示信号SIにおける変化により、負のしきい値TH−及び正のしきい値TH+の大きさを変化させる。これらの変化量は互いに同じにするのが好ましい。このことは、後に詳細に説明する。
再び図3を参照するに、デジタル‐アナログ変換器DACは、出力信号OUTを形成しているデジタル出力サンプルの流れと、高周波クロック信号CFHを遅延したものとを受ける。この高周波クロック信号CFHを遅延したものを以後、遅延高周波クロック信号CFDと称する。デジタル‐アナログ変換器DACは、デジタル出力サンプルをアナログ帰還サンプルに変換する。このような変換は、遅延高周波クロック信号CFDにおける各立ち上がりエッジで行われる。従って、デジタル‐アナログ変換器DACはアナログ帰還サンプルの流れを生じる。このアナログ帰還サンプルの流れは、後に説明する帰還信号FBを構成する。厳密に言えば、アナログ‐デジタル変換器ADC1は、デジタル出力サンプルが“0”である場合には、如何なるアナログ帰還サンプルをも生じない。すなわち、デジタル出力信号OUTが“0”である場合に、帰還信号FBは、瞬時的にいわば中断される。
高周波クロック信号CHFは、量子化器QNTにおける遅延を補償するために遅延させる。この量子化器QNTは、立ち上がりエッジが高周波クロック信号CFHに生じる際に直ちにデジタル出力を決定することができない。立ち上がりエッジと、この立ち上がりエッジで量子化器QNTが決定するデジタル出力サンプルの発生時との間にある程度の遅延が存在することは避けられない。この遅延は、高周波クロック信号CFHを遅延させる遅延回路により補償される。
加算回路SUMと、雑音整形フィルタNSFと、量子化器QNTと、デジタル‐アナログ変換器DACとは帰還ループを構成する。この帰還ループは、積算‐濾波されたエラー信号AFEをデッドゾーンDZ内に維持しようとするものである。このことは以下のように説明しうる。
高周波クロック信号CFHにおける所定の立ち上がりエッジで、積算‐濾波されたエラー信号AFEの振幅が正のしきい値TH+よりも高いものと仮定する。これに応答して、量子化器QNTが、値“1”を有するデジタル出力サンプルを生じる。デジタル‐アナログ変換器DACはこのデジタル出力サンプルを、負の符号を有するアナログ帰還サンプルに変換する。雑音整形フィルタNSFは、このアナログ帰還サンプルを積分し、これにより、積算‐濾波されたエラー信号AFEの振幅が減少するようにする。アナログ帰還サンプルは、積算‐濾波されたエラー信号AFEの振幅が前述した立ち上がりエッジで正のしきい値TH+よりも高かったという事実を無効にする。アナログ帰還サンプルは、積算‐濾波されたエラー信号AFEがデッドゾーンDZに向うことを、いわば押し進める。
積算‐濾波されたエラー信号AFEの振幅が負のしきい値TH−よりも低い場合にも、上述したのと同様な帰還動作が行われる。量子化器QNTは、値“−1”を有するデジタル出力サンプルを生じる。デジタル‐アナログ変換器DACはこのデジタル出力サンプルを、正の符号を有するアナログ帰還サンプルに変換する。これにより、積算‐濾波されたエラー信号AFEの振幅が増大するようにする。アナログ帰還サンプルは、積算‐濾波されたエラー信号AFEの振幅が負のしきい値TH−よりも低かったという事実を無効にする。
デジタル出力サンプルが値“0”を有する場合には、帰還動作が行われない。この場合は、積算‐濾波されたエラー信号AFEの振幅がデッドゾーンDZ内にある場合である。この場合には、デジタル‐アナログ変換器DACはデジタル出力サンプルを生じない。この場合、デジタル‐アナログ変換器DACはゼロ(0)のデジタル出力サンプルを生じると言うこともできる。積算‐濾波されたエラー信号AFEは、ほぼ入力信号INにより決定されるように展開する。積算‐濾波されたエラー信号AFEの振幅がデッドゾーンDZを外れると直ちに帰還動作が行われる。
図5は、アナログ‐デジタル変換器ADC1内の種々の信号、すなわち、高周波クロック信号CFHと、積算‐濾波されたエラー信号AFEと、出力信号OUTと、遅延高周波クロック信号CFDと、帰還信号FBとを示す。この図5は、上述した各信号に対し、時間を表わす同一の横軸を有する複合グラフである。上述したクロック信号の各々は、低レベル値Lと高レベル値Hとの間で周期的に切り換わる。高周波クロック信号CFHは、瞬時t1、t2、…、t6で低レベル値Lから高レベル値Hに切り換わる。これにより、これらの各瞬時で立ち上がりエッジを生じる。複合グラフは、振幅を表わす縦軸を有する。この縦軸は、種々の区域に分割されており、前述した各信号に対し1つの区域となっている。
高周波クロック信号CFHには、瞬時t1に立ち上がりエッジがある。積算‐濾波されたエラー信号AFEの振幅は、この瞬時t1で正のしきい値TH+よりも高い。従って、出力信号OUTは、瞬時t2で次の立ち上がりエッジが生じるまで値“+1”を有する。瞬時t1及びt2間では、立ち下がりエッジが後続する立ち上がりエッジが遅延高周波クロック信号CFDに生じる。帰還信号FBは、遅延高周波クロック信号CFDにおける上述した2つのエッジ間に負の帰還パルスP−を有する。この負の帰還パルスP−は、前述した負の符号のアナログ帰還サンプルに相当する。図3に示す雑音整形フィルタNSFが、加算回路SUMを介してこの負の帰還パルスP−を受ける。従って、この負の帰還パルスP−が積算‐濾波されたエラー信号AFEを変化させる。この変化が負の帰還パルスP−に対する雑音整形フィルタNSFの応答に相当する。一方、入力信号INも積算‐濾波されたエラー信号AFEを変化させることができる。
出力信号OUTの値は、次の立ち上がりエッジが高周波クロック信号CFHに生じる瞬時t2で“+1”から“−1”に変化する。その理由は、積算‐濾波されたエラー信号AFEがこの瞬時に負のしきい値TH−よりも低い為である。この瞬時t2に続いて遅延高周波クロック信号CFDに、立ち上がりエッジ及びその後の立ち下がりエッジが生じる。帰還信号FBは、これらの2つのエッジ間に正の帰還パルスP+を有する。その理由は、出力信号OUTが値“−1”を有する為である。この正の帰還パルスP+が積算‐濾波されたエラー信号AFEを変化させる。一方、入力信号INも積算‐濾波されたエラー信号AFEを変化させることができる。
高周波クロック信号CFHには瞬時t4に立ち上がりエッジがある。積算‐濾波されたエラー信号AFEの振幅はこの瞬時t4ではデッドゾーンDZ内にある。従って、出力信号OUTは、次の立ち上がりエッジが瞬時t5で生じるまで値“0”を有する。瞬時t4及びt5間では、立ち下がりエッジが後続する立ち上がりエッジが、遅延高周波クロック信号CFDに生じる。それにもかかわらず、帰還信号FBはこれらの瞬時間に如何なる帰還パルスも有さない。従って、積算‐濾波されたエラー信号AFEは入力信号INの関数でのみ変化する。瞬時t4及びt5間では、帰還ループはいわば瞬時的に開放する。すなわち、帰還動作には中断がある。この特性は、アナログ‐デジタル変換器ADC1の重要な特性である。
アナログ‐デジタル変換器ADC1は、特に高周波クロック信号CFHにおけるジッタに依存する信号対雑音比を有する。ジッタは、時間的に不正確な形態をしている。高周波クロック信号CFHにおける立ち上がりエッジ及び立ち下がりエッジは、固定のタイムグリッドで正確に生じるものではない。立ち上がりエッジ及び立ち下がりエッジは、無作為に所望の瞬時よりもある程度早く又は遅く生じるおそれがある。この現象も位相雑音とみなすことができ、これを以後クロックジッタと称する。このクロックジッタは、帰還信号FBに、従って、出力信号OUTに無作為なエラーを生ぜしめる。すなわち、アナログ‐デジタル変換器ADC1は、クロックジッタを出力信号OUT中の雑音に、いわば変換する。
量子化器QNTのデッドゾーンDZは、アナログ‐デジタル変換器ADC1をクロックジッタに対し比較的不感応にし、これにより信号対雑音比を改善する。このことは以下のように説明しうる。デッドゾーンDZの為に、如何なる帰還動作も生ぜしめないエッジが高周波クロック信号CFHに存在する。図5における瞬時t4の立ち上がりエッジがその一例である。デッドゾーンDZの為に、高周波クロック信号CFHにおけるある割合のエッジのみが帰還動作を生ぜしめる。出力信号OUTが値“0”を有する際に生じるエッジは如何なる帰還動作をも生ぜしめない。従って、ある割合のエッジのみが出力信号OUTに無作為なエラーを生ぜしめる。このことにより、アナログ‐デジタル変換器ADC1をクロックジッタに対し比較的不感応にする。
図6は、アナログ‐デジタル変換器ADCの信号対雑音比の特性曲線を示す。この図6は、横軸及び縦軸を有するグラフである。横軸は、デッドゾーンDZをスカラー単位で表わす。縦軸は、アナログ‐デジタル変換器ADCの信号対雑音比をデシベル(dB)単位で表わす。0dBは、デッドゾーンDZがない場合に得られる信号対雑音比である。この場合が、2レベル出力信号を生じる通常のシグマ・デルタ型のアナログ‐デジタル変換器ADCに相当する。従って、縦軸は、信号対雑音比の改善量ΔSNRを表わす。
図6の信号対雑音比の特性曲線は、アナログ‐デジタル変換器ADCの信号対雑音比がデッドゾーンDZの関数として変化することを表わしている。横軸上の0から開始して、信号対雑音比は、デッドゾーンDZが増大するにつれ、すなわち、横軸上で右方向に移動するにつれ増大する。信号対雑音比は、特定のデッドゾーンDZで最大値を有する。この特定のデッドゾーンDZを以後、最適デッドゾーンDZOと称する。この最適デッドゾーンDZOから開始して、信号対雑音比は、最初、デッドゾーンDZが更に増大するにつれて、すなわち、横軸上で右方向に更に移動するにつれて比較的少量だけ減少する。右方向に更に移動すると、信号対雑音比は比較的急峻に減少する。
最適デッドゾーンDZOの存在は、以下のように説明することができる。デッドゾーンDZが広くなればなるほど、帰還により出力信号OUTに影響を及ぼす高周波クロック信号CFHにおけるエッジの割合が少なくなる。従って、デッドゾーンDZが広くなればなるほど、クロックジッタに対するアナログ‐デジタル変換器ADCの感応性が低くなる。この現象が、横軸上で0から最適デッドゾーンDZOに移動すると、信号対雑音比が増大することの説明となる。
しかし、他の現象もある。デッドゾーンDZは、以下に説明するように、帰還ループをある割合の時間の間不作動にする。従って、デッドゾーンDZが広くなればなるほど、帰還ループが不作動になる時間の割合が大きくなる。エラーは、帰還ループが不作動である際に導入される。帰還ループが殆どの時間の間不作動であると、エラーが著しく蓄積される。これにより、不安定性を生ぜしめるおそれがある。出力信号OUTはもはや、充分に正確な入力信号INに反応せず、著しく蓄積されたエラーに反応する。従って、上述した不安定性が信号対雑音比を低下させる。
最適デッドゾーンDZOは、上述した2つの現象、すなわち、一方の現象ではデッドゾーンDZを広くするとクロックジッタに対する感度が減少するが、他方の現象では帰還ループを不安定にするという2つの現象間の最適な折衷策として見いだすことができる。前者の現象は、信号対雑音比に対し優れた効果を与えるが、後者の現象は、信号対雑音比に悪影響を及ぼす。
最適デッドゾーンDZOは、アナログ‐デジタル変換器ADCの入力信号INの大きさに依存する。入力信号INの大きさは比較的小さいものと仮定する。この場合、デッドゾーンDZは、帰還ループが殆どの時間不作動となって不安定性を生ぜしめるおそれを回避するために、比較的狭くする必要がある。これとは逆に、入力信号INの大きさは比較的大きいものと仮定する。この場合、デッドゾーンDZは比較的広くすることができる。入力信号INの大きさを比較的大きくすることにより、安定性の点で充分な割合の時間の間帰還ループを動作させる。
図7は、最適デッドゾーンDZOの特性曲線を示す。図7は、横軸及び縦軸を有するグラフである。横軸は、デッドゾーンDZを、例えばマイクロアンペア(μA)の単位で示す。これらはスカラー単位である。縦軸は、入力信号INをデシベル(dB)単位で示す。0dBはフルスケールの大きさに対応する。フルスケールの大きさとは、アナログ‐デジタル変換器ADCが扱いうる最大の大きさである。
最適デッドゾーンDZOの特性曲線は、最適デッドゾーンDZOが入力信号INの大きさにより対数関数に応じて変化することを示している。この最適デッドゾーンDZOの特性曲線は、縦軸上の10dBの変化を横軸上のほぼ固定のスカラー単位の変化上に投影したものである。実際には、最適デッドゾーンDZOの特性曲線は、代表的な受信信号強度曲線と類似している。多くの受信機は、受信信号強度を対数関数に応じて表す回路を有している。すなわち、デシベル(dB)単位での所定の信号強度変化が、受信信号強度で表したほぼ固定のスカラー単位の変化を生ぜしめる。
図8は、量子化器QNTを示す。この量子化器QNTは、3つの比較器CA1、CA2及びCA3と、電界効果型の多数のトランジスタM1、M2、…、M8と、可制御電流源CCSとを有する。この量子化器QNTは、積算‐濾波されたエラー信号AFEである差動入力電流IIDを受ける。3つの比較器CA1、CA2及びCA3の各々は、高周波クロック信号CFHを受ける。可制御電流源CCSは、図2に示す直交信号処理回路QSPから信号強度指示信号SIを受ける。
トランジスタM1、M2、…、M6は、いわゆるカスコード構造に配置されており、電流ホロワとして動作する。これらトランジスタの各々は、そのトランジスタのソースにおける入力電流とほぼ同じ出力電流を生じるドレインを有する。これらトランジスタの各々は、バイアス電圧VB1を受けるゲートを有する。バイアス電圧VB2を受けるトランジスタM7及びM8はバイアス電流源として配置されている。
量子化器QNTは以下のように動作する。トランジスタM1、M2、…、M6は、量子化器QNTの差動入力電流IIDを、互いにほぼ同じ3つの部分に分割する。従って、トランジスタM1、M2、…、M6は、量子化器QNTの差動入力電流IIDの1/3を3つの比較器CA1、CA2及びCA3の各々に供給する。
比較器CA1は、量子化器QNTの差動入力電流IIDの1/3にほぼ等しい差動入力電流を受ける。比較器CA2は、量子化器QNTの差動入力電流IIDの1/3から第1のオフセット電流IOF1を引いた値にほぼ等しい差動入力電流を受ける。すなわち、比較器CA2は、量子化器QNTの差動入力電流IIDの負にオフセットされた部分を受ける。比較器CA3は、量子化器QNTの差動入力電流IIDの1/3に第2のオフセット電流IOF2を加えた値にほぼ等しい差動入力電流を受ける。すなわち、比較器CA3は、量子化器QNTの差動入力電流IIDの正にオフセットされた部分を受ける。
第1のオフセット電流IOF1及び第2のオフセット電流IOF2は量子化器QNTにデッドゾーンDZを生じる。より具体的には、第1のオフセット電流IOF1が負のしきい値TH−を規定し、第2のオフセット電流IOF2が正のしきい値TH+を規定する。第1のオフセット電流IOF1及び第2のオフセット電流IOF2は互いに同じとするのが好ましい。この場合、デッドゾーンDZは0を中心としており、これを図4に示す。
可制御電流源CCSは、前述したオフセット電流IOF1及びIOF2を信号強度指示信号SIの関数として調整する。従って、デッドゾーンDZは、図7が示す最適デッドゾーンDZOの特性曲線に応じてアナログ‐デジタル変換器ADCの入力信号INの大きさの関数として変化する。
比較器CA1は、高周波クロック信号CFHにおける各立ち上がりエッジに二進出力サンプルを生じる。比較器の差動入力電流IIDは立ち上がりエッジで正の符号を有するものと仮定する。この場合、二進出力サンプルは高レベル値Hを有する。これとは逆に、差動入力電流IIDが負の符号を有する場合には、二進出力サンプルは低レベル値Lを有する。従って、比較器CA1は、ゼロ検出信号D0を構成する二進出力サンプルの流れを生じる。
比較器CA2及びCA3も同様に動作する。量子化器QNTの差動入力電流IIDの負にオフセットされた部分を受ける比較器CA2は、負のしきい値検出信号D−を構成する二進出力サンプルの流れを生じる。量子化器QNTの差動入力電流IIDの正にオフセットされた部分を受ける比較器CA3は、正のしきい値検出信号D+を構成する二進出力サンプルの流れを生じる。
図9は、量子化器QNTが生じる量子化特性を示す。図9は、横軸及び縦軸を有する複合グラフである。横軸は、量子化器QNTの差動入力電流IIDを構成する積算‐濾波されたエラー信号AFEの振幅を表わす。縦軸は、ゼロ検出信号D0、負のしきい値検出信号D−及び正のしきい値検出信号D+の値をそれぞれ表わす、3つの領域に分割されている。
前述した3つの検出信号D0、D−及びD+の各々は、積算‐濾波されたエラー信号AFEの振幅が負のしきい値検出信号D−よりも低い場合に、低レベル値Lを有する。この場合、図3に示す出力信号OUTは値“−1”を有する。積算‐濾波されたエラー信号AFEの振幅がデッドゾーンDZ内にある場合には、負のしきい値検出信号D−が高レベル値Hを有するとともに、正のしきい値検出信号D+は低レベル値Lを有する。この場合には、出力信号OUTは値“0”を有する。積算‐濾波されたエラー信号AFEの振幅が正のしきい値TH+よりも高い場合には、前述した3つの検出信号D0、D−及びD+の各々は高レベル値Hを有する。この場合には、図3に示す出力信号OUTは値“+1”を有する。
図10は、デジタル‐アナログ変換器DAC及び加算回路SUMを詳細に示す。デジタル‐アナログ変換器DACは、復号器DECと、それぞれを電界効果型とした5つのトランジスタM11、M12、…、M15とを有する。このデジタル‐アナログ変換器DACは更に、基準電圧VRを生じる基準電圧源を有する。このデジタル‐アナログ変換器DACは、量子化器QNTからの前述した検出信号と、遅延高周波クロック信号CFDとを受ける。
加算回路SUMは、4つの抵抗R1、R2、R3及びR4を有する。この加算回路SUMは、図3に示すアナログ‐デジタル変換器ADCの入力信号INである差動入力電圧VIを受ける。図10は更に、雑音整形フィルタNSFが差動構造であり、差動相互コンダクタンス増幅器を有していることを示している。エラー信号ERは差動電流の形態をしており、この差動電流を、雑音整形フィルタNSFの差動相互コンダクタンス増幅器が受ける。
デジタル‐アナログ変換器DACは、以下のように動作する。5つのトランジスタM11、M12、…、M15は、復号器DECによる制御の下でスイッチとして動作する。復号器DECは、遅延高周波クロック信号CFDと、量子化器QNTからの検出信号D0、D−及びD+とに応じて5つのトランジスタM11、M12、…、M15を制御する。検出信号D0、D−及びD+は、“−1”、“0”又は“+1”としうる出力信号OUTの値を表わす。
図11は、復号器DECの詳細を回路線図の形態で示す。復号器DECは、インバータ、ANDゲート及びORゲートのような種々の論理回路素子を有する。当業者は図11の回路線図を容易に理解しうるであろう。
まず、遅延高周波クロック信号CFDが高レベル値Hを有するものと仮定する。更に、出力信号OUTは値“−1”を有するものと仮定する。この場合、復号器DECは、トランジスタM11及びM13が短絡回路を構成するようにするとともに、他のトランジスタM12、M14及びM15が開回路を構成するようにする。加算回路SUMには、基準電圧VRがその正負符号を反転することなく与えられる。すなわち、“+VR”が加算回路SUMに与えられる。これにより、エラー信号ERに正の帰還電流を生ぜしめる。
次に、出力信号OUTが値“+1”を有し、遅延高周波クロック信号CFDが高レベル値Hを有するものと仮定する。この場合、復号器DECは、トランジスタM12及びM14が短絡回路を構成するようにするとともに、他のトランジスタM11、M13及びM15が開回路を構成するようにする。加算回路SUMには、正負符号が反転された基準電圧VRが与えられる。すなわち、“−VR”が加算回路SUMに与えられる。これにより、エラー信号ERに負の帰還電流を生ぜしめる。
次に、出力信号OUTが値“0”を有するものと仮定する。この場合、復号器DECは、トランジスタM15が短絡回路を構成するようにするとともに、他のトランジスタM11、M12、M13及びM14が開回路を構成するようにする。加算回路SUMには、デジタル‐アナログ変換器DACからゼロ電圧が与えられる。エラー信号には帰還電流が生じない。
出力信号OUTの値にかかわらず、遅延高周波クロック信号CFDが低レベル値Lを有すると、復号器DECは、トランジスタM15が短絡回路を構成するようにする。加算回路SUMは、トランジスタM15が短絡回路を構成する場合に、ゼロ電圧を受ける。従って、遅延高周波クロック信号CFDが低レベル値Lを有すると、エラー信号ERに帰還電流が生じない。帰還電流は、遅延高周波クロック信号CFDが高レベル値Hを有する場合のみ生じうる。これと同じことを図5に示す。帰還信号FBは2つの帰還動作間で規則的にゼロに復帰する。
帰還信号FBが規則的にゼロに復帰することにより、帰還動作を直線的とし、従って、アナログ‐デジタル変換器ADC1の歪みのない動作を可能にする。このことは、帰還信号FB中に種々の帰還パルスを示す図5を参照して説明することができる。各帰還パルスは、この帰還パルスの形状及び持続時間に応じた面を有する。この帰還パルスの面はエネルギー量を表す。各帰還パルスのエネルギー量は、直線性の帰還特性を得るために互いに同じにする必要がある。
以下の現象は、帰還特性を非線形にするおそれがある。信号遷移は実際には瞬時的にできない。信号がある値から他の値に切り換わるのにある時間を要する。各帰還パルスが、高周波クロック信号CFHの周期全体に等しい持続時間を有するものと仮定する。この場合、帰還パルスの前後に、この帰還パルスと同じ正負符号の帰還パルスが存在するものとすると、信号遷移は存在しない。このような帰還パルスは、信号遷移を有する帰還パルスよりも高いエネルギーを有する。その理由は、例えば、後者の帰還パルスの前又は後に、或いはその双方に正負符号が逆の帰還パルスが存在する為である。帰還パルスのエネルギーは、帰還パルスが継ぎ目なしに前後するかどうかの状況に依存する。従って、帰還特性はある程度非線形となる。
図5に示すように、帰還信号FBにおける順次の2つのパルス間で規則的にゼロに復帰することにより、各帰還パルスが2つの信号遷移を有するようにする。従って、帰還パルスの前又は後に、或いはその双方に正負符号が同じ帰還パルスが存在する場合でも、帰還パルスは必ず立ち上がりエッジ及びこれに続く立ち下がりエッジを有する。従って、帰還パルスのエネルギーは状況に依存しない。これにより、帰還特性を線形とし、従って、アナログ‐デジタル変換器ADC1の歪みのない動作を可能にする。
アナログ‐デジタル変換器ADC1の出力信号OUTは種々に異なる形式で与えることができることに注意すべきである。これと同じことがアナログ‐デジタル変換器ADC2にも言える。例えば、アナログ‐デジタル変換器ADC1は、量子化器QNTが生じる3つの検出信号に基づいて2ビット出力信号OUTを生じる出力符号器を有しうる。双方のビットが“0”である2ビット出力サンプルにより値“0”を表すことができる。2ビット出力サンプルは、2ビットのうちの一方のビットが“1”に等しい場合に、値“+1”を表し、他方のビットが“1”に等しい場合に、値“−1”を表す。
更に、アナログ‐デジタル変換器ADC1及びADC2の出力信号をそれぞれ受ける2つのデシメーションフィルタDCF1及びDCF2は比較的簡単であることに注意すべきである。デシメーションフィルタは一般に、加算、減算及び乗算の処理を行う。これらの処理は、比較的簡単なハードウェア又はソフトウェアの何れを適用することによっても実行できる。その理由は、2つのデシメーションフィルタDCF1及びDCF2が、如何なる所定の瞬時においても“0”、“+1”及び“−1”の1つの値のみを有しうる3レベル入力信号INを受ける為である。フィルタ係数に“−1”を乗じるのは、フィルタ係数に“+1”を乗じるのと同様に簡単である。上述した2つの値間の差をとるのは、単に正負符号を反転させるだけである。
結論
図面につき前述した詳細な説明は、種々の独立請求項で述べた以下の特徴を表したものである。シグマ・デルタ型のアナログ‐デジタル変換器(ADC1)はアナログ入力信号(IN)に応答してデジタル出力サンプル(OUT)の流れを生じる。アナログ‐デジタル変換器(ADC1)は、デッドゾーン(DZ)を有する量子化器(QNT)を具えている。量子化器(QNT)は、振幅がデッドゾーン(DZ)内にある入力信号をこの量子化器(QNT)が受けた際に、中間値(0)を有するデジタル出力サンプルを生じる。アナログ‐デジタル変換器(ADC1)内の帰還経路(DAC)は、中間値(0)とは異なる値(+1、−1)を有するデジタル出力サンプルに応答してのみ帰還動作を行う。
図面につき前述した詳細な説明は、種々の独立請求項で述べた以下の特徴を表したものである。シグマ・デルタ型のアナログ‐デジタル変換器(ADC1)はアナログ入力信号(IN)に応答してデジタル出力サンプル(OUT)の流れを生じる。アナログ‐デジタル変換器(ADC1)は、デッドゾーン(DZ)を有する量子化器(QNT)を具えている。量子化器(QNT)は、振幅がデッドゾーン(DZ)内にある入力信号をこの量子化器(QNT)が受けた際に、中間値(0)を有するデジタル出力サンプルを生じる。アナログ‐デジタル変換器(ADC1)内の帰還経路(DAC)は、中間値(0)とは異なる値(+1、−1)を有するデジタル出力サンプルに応答してのみ帰還動作を行う。
前述した詳細な説明は更に、従属請求項で述べた随意の種々の特徴を表すものである。これらの特徴は、上述した特徴と組み合わせて有利に適用しうる。随意の種々の特徴は、以下の段落で明らかにする。以下の各段落は、特定の従属請求項に対応するものである。
量子化器(QNT)は、アナログ入力信号(IN)の大きさを表す信号強度指示信号(SI)に依存してデッドゾーン(DZ)を変化させる。この特性により、入力信号の大きさの比較的広い範囲で信号対雑音比を改善させる。
量子化器(QNT)は、デッドゾーン(DZ)を、アナログ入力信号(IN)の大きさにより対数関数に応じて変化させるようにする。この特性により、入力信号の大きさの比較的広い範囲で信号対雑音比を最適にする。
帰還経路(DAC)は、2つの順次の帰還パルス(P+、P−)間で規則的にゼロに復帰する当該帰還パルス(P+、P−)を提供するようにする。この特性により、アナログ‐デジタル変換器(ADC1)を歪みなく動作させる。
帰還経路(DAC)は、量子化器(QNT)が受けるクロック信号(CFH)の遅延信号と同期して帰還パルス(P+、P−)を提供するようにする。この特性は歪みのない動作に寄与する。
量子化器(QNT)は、単一の正の値(+1)、又は単一の負の値(−1)、又は中間値(0)を有しうる3レベルデジタル出力サンプルを生じるようにする。この特性によれば、比較的簡単なハードウェア又はソフトウェアでデジタル出力サンプル(OUT)の流れを濾波しうるようにする。
上述した特性は、種々の異なる方法で達成しうる。この点を明らかにするために、幾つかの変形例を簡単に説明する。
デジタル出力サンプルは、可能な如何なる個数の値をも有しうる。すなわち、デジタル出力サンプルの流れがMレベル信号を構成し、このMを1よりも大きな奇数の整数とすることができる。図面に関する詳細な説明では、M=3とした一例を提示しているにすぎない。他の例としては、本発明によるアナログ‐デジタル変換器が、5つの異なる出力値“+2”、“+1”、“0”、“−1”及び“−2”を生じる、デッドゾーンを有する量子化器を具えるようにしうる。この場合、M=5である。
量子化器は種々の異なる方法で実現しうる。図面に関する詳細な説明では、電流駆動式の比較器を有する量子化器の一例を提示しているにすぎない。他の例としては、量子化器が電圧駆動式の比較器を有するようにしうる。図8を参照するに、比較器CA1は、経済的な理由で、比較器CA1を省略しうることに注意すべきである。3レベル信号は2ビットにより表すことができる。従って、3レベル信号を形成するのに2つの比較器で充分である。
帰還経路は種々の異なる方法で実現しうる。図面に関する詳細な説明では、電界効果トランジスタの形態のスイッチを有する、電圧に基づくデジタル‐アナログ変換器を具える帰還経路の一例を提示しているにすぎない。他の例として、帰還経路は、バイポーラトランジスタの形態のスイッチを有する、電流に基づくデジタル‐アナログ変換器を具えるようにすることができる。
信号強度指示信号に依存してデッドゾーンを制御するには種々の方法がある。図面に関する詳細な説明では、2つのアナログ‐デジタル変換器ADC1及びADC2が直交信号処理回路QSPから信号強度指示信号を受けるようにした、一例を提示しているにすぎない。これに代え、図1に示す処理兼制御回路PCCが、受信機回路RXCに供給される制御信号CSによりデッドゾーンを制御するようにすることができる。このような変形例では、上述した効果を得るために適切にプログラミングされた処理兼制御回路PCCを介してデッドゾーンの制御が行われるようにする。
ハードウェア及びソフトウェアの双方又はいずれか一方により機能を実行する方法は種々に存在する。この点において、図面は極めて線図的なものであり、各図は本発明の1つのみの可能な例を示しているにすぎない。従って、図面は、種々の機能を互いに異なるブロックとして示しているが、このことは、ハードウェア又はソフトウェアの1つの項目が幾つかの機能を実行することを決して排除するものではない。又、ハードウェア及びソフトウェアの双方又はいずれか一方の組み合わせが1つの機能を実行することも排除するものではない。
上述したことは、図面に関する詳細な説明が本発明をこれに限定するものではないということを明示したものである。すなわち、特許請求の範囲には上述した以外の種々の変形例が含まれるものである。又、“具える”又は“有する”等の用語は、これに関連して記載した素子又は工程以外のものの存在を排除するものではない。
Claims (10)
- アナログ入力信号に応答してデジタル出力サンプルの流れを生じるシグマ・デルタ型のアナログ‐デジタル変換器であって、このアナログ‐デジタル変換器が、
‐ デッドゾーンを有する量子化器であって、この量子化器が、前記デッドゾーン内にある振幅を有する入力信号を受けた際に、この量子化器が中間値のデジタル出力サンプルを生じるようにした当該量子化器と、
‐ 前記中間値とは異なる値を有するデジタル出力サンプルのみに応答して帰還動作を行う帰還経路と
を具えるアナログ‐デジタル変換器。 - 請求項1に記載のアナログ‐デジタル変換器において、前記量子化器は、前記アナログ入力信号の大きさを表す信号強度指示信号に依存して前記デッドゾーンを変化させるように構成されているアナログ‐デジタル変換器。
- 請求項2に記載のアナログ‐デジタル変換器において、前記量子化器は、前記アナログ入力信号の大きさに依存して対数関数に応じて前記デッドゾーンを変化させるように構成されているアナログ‐デジタル変換器。
- 請求項1に記載のアナログ‐デジタル変換器において、前記帰還経路は、2つの順次の帰還パルス間で規則的にゼロに復帰するようにした帰還パルスを生じるように構成したアナログ‐デジタル変換器。
- 請求項4に記載のアナログ‐デジタル変換器において、前記帰還経路は、前記量子化器が受けるクロック信号を遅延させたクロック信号と同期して前記帰還パルスを生じるように構成されているアナログ‐デジタル変換器。
- 請求項1に記載のアナログ‐デジタル変換器において、前記量子化器は、単一の正の値か、又は単一の負の値か、又は中間値の何れかを有しうる3レベルデジタル出力サンプルを生じるように構成されているアナログ‐デジタル変換器。
- 無線周波信号を処理してアナログ中間信号を得るように構成したフロントエンド回路と、前記アナログ中間信号をデジタル中間信号に変換するように結合された請求項1に記載のアナログ‐デジタル変換器とを有する受信機。
- 請求項7に記載の受信機において、この受信機が、前記アナログ中間信号の大きさを表す信号強度指示信号を生じるように構成したデジタル中間信号処理回路を具え、前記アナログ‐デジタル変換器は、前記信号強度指示信号に依存して前記デッドゾーンを変化させるように構成されている受信機。
- 請求項1に記載のアナログ‐デジタル変換器を制御する方法において、この方法が、
‐ 前記アナログ‐デジタル変換器のアナログ入力信号の大きさを表す信号強度指示信号に応じて、このアナログ‐デジタル変換器のデッドゾーンを制御するデッドゾーン制御工程
を有している方法。 - 請求項1に記載のアナログ‐デジタル変換器を有する受信機用のコンピュータプログラムプロダクトにおいて、このコンピュータプログラムプロダクトが、前記受信機内にローディングされた際にこの受信機が請求項9に記載の方法を実行するようにする一組の命令を有しているコンピュータプログラムプロダクト。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016217732A (ja) * | 2015-05-14 | 2016-12-22 | 三菱電機株式会社 | 電流検出器 |
JP2019165441A (ja) * | 2018-03-16 | 2019-09-26 | シナプティクス インコーポレイテッド | 音声アナログ・デジタル変換器システム及び方法 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2907988B1 (fr) * | 2006-10-31 | 2009-01-23 | Thales Sa | Modulateur sigma-delta |
US7973689B2 (en) * | 2008-09-16 | 2011-07-05 | Semtech Corporation | Bandpass multi-bit sigma-delta analog to digital conversion |
US8212699B1 (en) * | 2008-09-16 | 2012-07-03 | Semtech Corporation | System and method for extending the overload range of a sigma delta ADC system by providing over-range quantization levels |
FR2938082B1 (fr) * | 2008-10-31 | 2013-03-29 | Thales Sa | Procede de controle du retard de boucle dans un modulateur sigma-delta et modulateur mettant en oeuvre le procede |
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US8400340B2 (en) * | 2011-07-18 | 2013-03-19 | Texas Instruments Incorporated | Achieving high dynamic range in a sigma delta analog to digital converter |
US8892208B2 (en) * | 2012-06-13 | 2014-11-18 | The Regents Of The University Of Michigan | Closed-loop neural stimulation |
WO2014094913A1 (en) * | 2012-12-21 | 2014-06-26 | Teledyne Dalsa B.V. | Sigma-delta analog-to-digital converter |
JP5786976B2 (ja) * | 2013-06-11 | 2015-09-30 | オンキヨー株式会社 | 信号変調回路 |
WO2015100554A1 (en) * | 2013-12-30 | 2015-07-09 | Siemens Aktiengesellschaft | Merging unit and method for operating merging unit |
US10073812B2 (en) * | 2014-04-25 | 2018-09-11 | The University Of North Carolina At Charlotte | Digital discrete-time non-foster circuits and elements |
US20150372805A1 (en) * | 2014-06-23 | 2015-12-24 | Qualcomm Incorporated | Asynchronous pulse modulation for threshold-based signal coding |
US9742430B1 (en) * | 2016-08-19 | 2017-08-22 | Infineon Technologies Ag | System and method for analog to digital conversion |
CN108761431B (zh) * | 2018-04-20 | 2022-02-11 | 广州民航职业技术学院 | 一种用于声纳系统测试的数字延时系统及其实现方法 |
CN111367324A (zh) * | 2020-04-15 | 2020-07-03 | 大唐湘潭发电有限责任公司 | 一种具有移动死区功能的热工控制系统及方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5274375A (en) * | 1992-04-17 | 1993-12-28 | Crystal Semiconductor Corporation | Delta-sigma modulator for an analog-to-digital converter with low thermal noise performance |
US5587708A (en) * | 1994-01-19 | 1996-12-24 | Industrial Technology Research Institute | Division technique unified quantizer-dequantizer |
CA2294404C (en) * | 2000-01-07 | 2004-11-02 | Tadeuse A. Kwasniewski | Delta-sigma modulator for fractional-n frequency synthesis |
-
2006
- 2006-12-04 US US12/096,218 patent/US7629912B2/en active Active
- 2006-12-04 CN CNA2006800461976A patent/CN101326724A/zh active Pending
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016217732A (ja) * | 2015-05-14 | 2016-12-22 | 三菱電機株式会社 | 電流検出器 |
JP2019165441A (ja) * | 2018-03-16 | 2019-09-26 | シナプティクス インコーポレイテッド | 音声アナログ・デジタル変換器システム及び方法 |
JP7324596B2 (ja) | 2018-03-16 | 2023-08-10 | シナプティクス インコーポレイテッド | 音声アナログ・デジタル変換器システム及び方法 |
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