JP2009518882A - シグマ・デルタ型のアナログ‐デジタル変換器 - Google Patents

Abstract

シグマ・デルタ型のアナログ‐デジタル変換器（ＡＤＣ１）は、アナログ入力信号（ＩＮ）に応答してデジタル出力サンプルの流れ（ＯＵＴ）を生じる。このアナログ‐デジタル変換器（ＡＤＣ１）は、デッドゾーンを有する量子化器（ＱＮＴ）を具える。この量子化器（ＱＮＴ）が、デッドゾーン内にある振幅を有する入力信号を受けた際に、当該量子化器（ＱＮＴ）が中間値のデジタル出力サンプルを生じる。前記アナログ‐デジタル変換器（ＡＤＣ１）内の帰還経路（ＤＡＣ）が、前記中間値とは異なる値を有するデジタル出力サンプルのみに応答して帰還動作を行う。

Description

本発明の１つの観点は、アナログ入力信号に応答してデジタル出力サンプルの流れを生じるシグマ・デルタ型のアナログ‐デジタル変換器に関するものである。このアナログ‐デジタル変換器は例えば、他の機能素子を有する集積回路の一部を構成しうる。本発明の他の観点は、受信機と、アナログ‐デジタル変換器を制御する方法と、アナログ‐デジタル変換器を有する受信機用のコンピュータプログラムプロダクトとに関するものである。

文献、“Continuous-Time Sigma-Delta Modulation for IF A/D Conversion in Radio Receivers ”（L.J.Breems氏著）は、シグマ・デルタ型のアナログ‐デジタル変換器に関するものである。シグマ・デルタ型の変調器は、基本的に、雑音整形するループフィルタと、オーバーサンプリングされる低分解能の量子化器と、帰還ループとより成る。ループフィルタは、低域通過フィルタ又は帯域通過フィルタとすることができる。一次低域通過フィルタは、離散時間領域において累算器であり、又は連続時間において積分器である。より一層有効な雑音整形は、累算器／積分器段をより多くした高次のシグマ・デルタ型の変調器により達成される。高周波量子化雑音は、シグマ・デルタ型の変調器の後段のデシメーションフィルタにより濾波されて除去される。
"Continuous-Time Sigma-Delta Modulation for IF A/D Conversion in Radio Receivers "（L.J.Breems氏著）

本発明の観点によれば、アナログ入力信号に応答してデジタル出力サンプルの流れを生じるシグマ・デルタ型のアナログ‐デジタル変換器が以下の特徴を有する。アナログ‐デジタル変換器が、デッドゾーンを有する量子化器を具える。この量子化器が、前記デッドゾーン内にある振幅を有する入力信号を受けた際に、この量子化器が中間値のデジタル出力サンプルを生じる。アナログ‐デジタル変換器内の帰還経路が、前記中間値とは異なる値を有するデジタル出力サンプルのみに応答して帰還動作を行う。

本発明は、以下の観点を考慮する。シグマ・デルタ型のアナログ‐デジタル変換器は、アナログ入力信号に応答してデジタル出力サンプルの流れを形成するためにクロック信号を用いる。実際には、クロック信号にジッタがある。ジッタは、時間的に不正確な形態をしている。クロック信号における立ち上がりエッジ及び立ち下がりエッジは、固定のタイムグリッドで正確に生じるものではない。立ち上がりエッジ及び立ち下がりエッジは、無作為に所望の瞬時よりもある程度早く又は遅く生じるおそれがある。この原因により、デジタル出力サンプルの流れに無作為なエラーを生ぜしめる。すなわち、クロック信号におけるジッタが出力信号に雑音を生ぜしめる。このクロックジッタが信号対雑音比を低下させる。

本発明の前述した観点によれば、シグマ・デルタ型のアナログ‐デジタル変換器が、デッドゾーンを有する量子化器を具える。この量子化器は、デッドゾーン内にある振幅を有する入力信号を受けた際に、この量子化器が中間値のデジタル出力サンプルを生じる。又、アナログ‐デジタル変換器内の帰還経路が、前記中間値とは異なる値を有するデジタル出力サンプルのみに応答して帰還動作を行う。すなわち、中間値を有するデジタル出力サンプルに対しては帰還動作が行われない。

デッドゾーンの為に、クロック信号にクロック期間があり、各クロック期間は、如何なる帰還動作も生ぜしめない立ち上がりエッジ及び立ち下がりエッジを有する。クロック信号中のクロック期間の或る割合のみが帰還動作を生ぜしめる。中間値を有するデジタル出力サンプルと一致するクロック期間のエッジは如何なる帰還動作をも生ぜしめない。このことにより、これらのエッジが無作為なエラーを導入するのを防止し、従って、デジタル出力信号の流れに雑音を導入するのを防止する。その結果、アナログ‐デジタル変換器はクロックジッタに対し比較的不感応となる。これらの理由で、本発明によれば、信号対雑音比を比較的良好にする。

以下の観点が、信号対雑音比を比較的良好にするのに更に寄与する。中間値は量子化の追加のレベルを構成する。量子化レベルの数が多くなればなるほど、所定のオーバーサンプリング率に対し達成しうる信号対雑音比が高くなる。例えば、本発明によるアナログ‐デジタル変換器が、値“＋１”又は“−１”又は“０”を有しうる３レベルデジタル出力サンプルを生じるものと仮定する。中間値である値“０”を存在させるだけで、２つのみの異なる値が存在する二進出力サンプルを生じるシグマ・デルタ型の通常のアナログ‐デジタル変換器に比べて、信号対雑音比を約５．２デシベル（dB）だけ改善させる。

本発明の他の利点は、以下の観点に関するものである。ジッタ率が比較的低いクロック信号は、特に集積回路で実現する場合に注意深く設計する必要がある。必要とするジッタ率を低くすればするほど、設計が一層複雑となり、従って、設計が一層高価となる。更に、必要とするジッタ率を低くすればするほど、クロック回路が消費する電力が多くなり、これらの回路が大型化する。前述したように、本発明によれば、シグマ・デルタ型のアナログ‐デジタル変換器がクロック信号におけるジッタに比較的不感応となるようにする。従って、アナログ‐デジタル変換器が受けるクロック信号は、通常のアナログ‐デジタル変換器に比べて高いジッタ率を有しうる。これにより、設計努力を緩和させ、電力消費量を低減させ、且つクロック回路を小型にして、集積回路で実現する際に占めるチップ領域を少なくする。これらの理由で、本発明によれば、費用及び電力の面で効率的となる。

以下の観点は、費用の効率性に更に寄与する。シグマ・デルタ型のアナログ‐デジタル変換器は一般に、雑音整形フィルタを有する。アナログ‐デジタル変換器の信号対雑音比はこの雑音整形フィルタに依存する。一般に、雑音整形フィルタの次数が高くなればなるほど、信号対雑音比は良好となる。前述したように、中間値を存在させるだけで、信号対雑音比を改善させる。従って、本発明によるアナログ‐デジタル変換器は、従来のアナログ‐デジタル変換器に比べて次数を小さくした雑音整形フィルタで所望の信号対雑音比を提供しうる。雑音整形フィルタの次数を小さくすればするほど、雑音整形フィルタは複雑でなくなり、従って、廉価となる。

図１は、携帯電話ＣＰＨを示す。この携帯電話ＣＰＨは受信機回路ＲＸＣと、処理兼制御回路ＰＣＣと、ヒューマンインタフェース装置ＨＩＤとを有する。この携帯電話ＣＰＨは更に、送信機回路（図１に図示せず）を有することができる。受信機回路ＲＸＣと送信機回路とは、種々の構成素子を共有することができる。処理兼制御回路ＰＣＣは、適切にプログラミングされた種々の異なるプロセッサを有しうる。ヒューマンインタフェース装置ＨＩＤは代表的に、小型の拡声器と、小型のマイクロホンと、表示装置と、電話番号をダイヤルする数値キーボードとを有する。

携帯電話ＣＰＨは基本的に以下のように動作する。受信機回路ＲＸＣがアンテナを介して無線周波スペクトルＲＦを受信する。この受信機回路ＲＸＣは、無線周波スペクトルＲＦ内の特定の通信チャネルからデータ信号ＤＳを取り出す。このデータ信号ＤＳには、発呼者からのデータ、又は基地局或いは他の携帯電話ネットワーク事業体からのデータ、又はこれらのデータの任意の組み合わせを含めることができる。処理兼制御回路ＰＣＣはデータ信号ＤＳを処理して１つ以上のヒューマンインタフェース入力信号ＨＩを得る。このヒューマンインタフェース入力信号ＨＩは例えば、ヒューマンインタフェース装置ＨＩＤの１つである小型の拡声器に対する音声信号とすることができる。処理兼制御回路ＰＣＣは、制御信号ＣＳを受信機回路ＲＸＣに供給し、例えば、１つの通信チャネルから他の通信チャネルに切り換えを行うようにする。

図２は、受信機回路ＲＸＣを示す。この受信機回路ＲＸＣは、フロントエンド回路ＦＥＣと、２つのアナログ‐デジタル変換器ＡＤＣ１及びＡＤＣ２と、２つのデシメーションフィルタＤＣＦ１及びＤＣＦ２と、直交信号処理回路ＱＳＰとを有する。これらの構成素子は、受信機回路ＲＸＣがアンテナから受ける無線周波数スペクトルＲＦからデータ信号ＤＳを取り出す信号処理経路を構成する。フロントエンド回路ＦＥＣは、いわゆる直接変換型である。２つのアナログ‐デジタル変換器ＡＤＣ１及びＡＤＣ２は、いわゆるシグマ・デルタ型である。直交信号処理回路ＱＳＰは、例えば、適切にプログラミングされたデジタル信号プロセッサの形態にしうる。受信機回路ＲＸＣは更に、クロック周波数回路ＣＦＣを有する。

受信機回路ＲＸＣは基本的に以下のように動作する。フロントエンド回路ＦＥＣは、増幅及び濾波処理が付随して実行される周波数変換を実行する。このフロントエンド回路ＦＥＣは無線周波スペクトルＲＦをシフトさせ、データ信号ＤＳを取り出す特定の通信チャネルがほぼ低中間周波数を中心とするか、又は“ゼロ”周波数を中心とするようにする。このフロントエンド回路ＦＥＣはアナログ同相信号ＩＡとアナログ直交信号ＱＡとを生じる。これらの信号が、データ信号ＤＳを取り出す特定の通信チャネルの低中間周波数部、又はゼロ周波数部を表わす。

２つのアナログ‐デジタル変換器ＡＤＣ１及びＡＤＣ２は、アナログ同相信号ＩＡ及びアナログ直交信号ＱＡをデジタル同相信号ＩＤ及びデジタル直交信号ＱＤにそれぞれ変換する。デジタル同相信号ＩＤ及びデジタル直交信号ＱＤは３レベル信号である。従って、これらの信号のサンプルは３つの可能な値のうちの１つの値のみを有しうる。２つのアナログ‐デジタル変換器ＡＤＣ１及びＡＤＣ２は、クロック周波数回路ＣＦＣから高周波クロック信号ＣＦＨを受ける。従って、デジタル同相信号ＩＤ及びデジタル直交信号ＱＤは比較的高いサンプルレートを有する。

２つのデシメーションフィルタＤＣＦ１及びＤＣＦ２は、直列‐並列変換を含むサンプルレート減少処理を行う。デシメーションフィルタＤＣＦ１は、デジタル同相信号ＩＤにおける一連の順次のサンプルをＮビットの同相サンプル信号に変換する。Ｎは２よりも大きな整数である。例えば、Ｎを１６に等しくでき、これは２５６個の可能な異なる値に対応する。従って、デシメーションフィルタＤＣＦ１は、対応の直列‐並列変換から得られるＮビット同相サンプル信号の流れであるＮビット同相信号ＩＤＦを生じる。このＮビット同相信号ＩＤＦは比較的低いサンプルレートを有する。同様に、デシメーションフィルタＤＣＦ２は、デジタル直交信号ＱＤにおける一連の順次のサンプルをＮビットの直交サンプル信号に変換する。従って、デシメーションフィルタＤＣＦ２は、サンプルレートが比較的低いＮビット直交信号ＱＤＦを生じる。

２つのデシメーションフィルタＤＣＦ１及びＤＣＦ２はフィルタ機能を有する。アナログ‐デジタル変換器ＡＤＣ１が生じるデジタル同相信号ＩＤは、比較的多い高周波雑音を有する。このことは特に、シグマ・デルタ型のアナログ‐デジタル変換に対して典型的なことである。高周波雑音は、データ信号ＤＳが取り出される特定の通信チャネルのゼロ周波数表現部を有する関連の周波数帯域の外部にある。デシメーションフィルタＤＣＦ１は、高周波雑音を比較的多量に減衰させる。これと同じことがデシメーションフィルタＤＣＦ２に適用され、アナログ‐デジタル変換器ＡＤＣ２が生じるデジタル直交信号ＱＤにおける高周波雑音をこのデシメーションフィルタＤＣＦ２が減衰する。従って、Ｎビット同相信号ＩＤＦ及びＮビット直交信号ＱＤＦが、データ信号ＤＳが取り出される特定の通信チャネルの低雑音デジタルゼロ周波数部を表わす。

２つのデシメーションフィルタＤＣＦ１及びＤＣＦ２は更に、デジタル同相信号ＩＤ及びデジタル直交信号ＱＤが関連の通信チャネルの低中間周波数部を表わす場合に、デローテーション機能を有することができる。この場合には、デジタル同相信号ＩＤ及びデジタル直交信号ＱＤは、回転ベクトルとして現れうる低中間周波搬送波を有する。デローテーション機能により、前述した搬送波をゼロ周波数にシフトさせ、これにより対応する回転ベクトルを排除する。その結果、Ｎビット同相信号ＩＤＦ及びＮビット直交信号ＱＤＦが、関連の通信チャネルのゼロ周波数部を表わす。

アナログ‐デジタル変換器ＡＤＣ１と、デシメーションフィルタＤＣＦ１とは、アナログ同相信号ＩＡをＮビット同相信号ＩＤＦに直接変換するＮビットアナログ‐デジタル変換器に機能的に等価な合成回路を構成する。同様に、アナログ‐デジタル変換器ＡＤＣ２と、デシメーションフィルタＤＣＦ２とは、アナログ直交信号ＱＡをＮビット直交信号ＱＤＦに直接変換するＮビットアナログ‐デジタル変換器に機能的に等価な合成回路を構成する。

直交信号処理回路ＱＳＰは、Ｎビット同相信号ＩＤＦ及びＮビット直交信号ＱＤＦからデータ信号ＤＳを取り出す。この目的のために、直交信号処理回路ＱＳＰは、例えば、濾波、等価処理、チャネル復号化処理及びシンボル検出のような種々の機能を実行しうるようにする。この直交信号処理回路ＱＳＰは、クロック周波数回路ＣＦＣから低周波クロック信号ＣＦＬを受ける。この低周波クロック信号ＣＦＬは、例えば、Ｎビット同相信号ＩＤＦ及びＮビット直交信号ＱＤＦのサンプルレートに等しくしうる。直交信号処理回路ＱＳＰは更に、Ｎビット同相信号ＩＤＦ及びＮビット直交信号ＱＤＦから信号強度指示信号ＳＩを取り出す。この信号強度指示信号ＳＩは、２つのアナログ‐デジタル変換器ＡＤＣ１及びＡＤＣ２がそれぞれ受けるアナログ同相信号ＩＡ及びアナログ直交信号ＱＡのそれぞれの大きさを表す。この信号強度指示信号ＳＩは、上述したそれぞれの大きさにより対数関数に応じて変化するようにするのが好ましい。この場合、上述したそれぞれの大きさにおけるデシベル（dB）で表される所定の変化が、信号強度指示信号ＳＩにスカラー単位で所定の変化を生ぜしめる。例えば、信号強度指示信号ＳＩは、アナログ同相信号ＩＡ及びアナログ直交信号ＱＡが＋１０dBだけ増大した際に、５単位の値だけ増大する。

２つのアナログ‐デジタル変換器ＡＤＣ１及びＡＤＣ２は信号強度指示信号ＳＩを受ける。各アナログ‐デジタル変換器は、信号強度指示信号ＳＩの関数として変化する変換特性を有する。このことは後に詳細に説明する。

受信機回路ＲＸＣは、２つのアナログ‐デジタル変換器ＡＤＣ１及びＡＤＣ２の変換特性に比較的多く依存する受信特性を生じる。これらの２つのアナログ‐デジタル変換器ＡＤＣ１及びＡＤＣ２は、フロントエンド回路ＦＥＣで行われるアナログ信号処理と、直交信号処理回路ＱＳＰ及び図１に示す処理兼制御回路ＰＣＣで行われるデジタル信号処理との間のインタフェースを構成する。デジタル信号処理は、雑音、歪み及び妨害の点で比較的臨界的でない。入念に設計したデジタル信号プロセッサは一般に、如何なる雑音又は歪みも導入せず、妨害に感応しない。従って、受信特性は殆ど、２つのアナログ‐デジタル変換器ＡＤＣ１及びＡＤＣ２が生じるデジタル同相信号ＩＤ及びデジタル直交信号ＱＤに存在する雑音及び歪みに依存する。実際には、２つのアナログ‐デジタル変換器ＡＤＣ１及びＡＤＣ２が生じる雑音及び歪みは、アナログ同相信号ＩＡ及びアナログ直交信号ＱＡに存在する雑音及び歪みよりも充分に低くするのが好ましい。

図３は、シグマ・デルタ型のアナログ‐デジタル変換器ＡＤＣ１を示す。このアナログ‐デジタル変換器ＡＤＣ１は、加算回路ＳＵＭと、雑音整形フィルタＮＳＦと、量子化器ＱＮＴと、デジタル‐アナログ変換器ＤＡＣとを有する。アナログ‐デジタル変換器ＡＤＣ２はアナログ‐デジタル変換器ＡＤＣ１と同じ構造を有し、同様に動作する。

アナログ‐デジタル変換器ＡＤＣ１は、前述したアナログ同相信号ＩＡである入力信号ＩＮを受け、前述したデジタル同相信号ＩＤである出力信号ＯＵＴを生じる。アナログ‐デジタル変換器ＡＤＣ２も同様に、前述したアナログ直交信号ＱＡである入力信号を受け、前述したデジタル直交信号ＱＤである出力信号を生じる。

アナログ‐デジタル変換器ＡＤＣ１は、基本的に、以下のように動作する。加算回路ＳＵＭが、入力信号ＩＮと帰還信号ＦＢとの線形合成であるエラー信号ＥＲを生じる。雑音整形フィルタＮＳＦは、エラー信号ＥＲを積分して濾波する。従って、雑音整形フィルタＮＳＦは、積算‐濾波されたエラー信号ＡＦＥを生じる。この積算‐濾波されたエラー信号ＡＦＥは、時間連続及び振幅連続信号である。この積算‐濾波されたエラー信号ＡＦＥは、如何なる所定の瞬時にも、無限数の可能な値の中の如何なる値も取りうる振幅を有する。信号の振幅は、信号の瞬時値であると理解すべきである。

量子化器ＱＮＴは、積算‐濾波されたエラー信号ＡＦＥと、高周波クロック信号ＣＦＨと、信号強度指示信号ＳＩとを受ける。この量子化器ＱＮＴは、高周波クロック信号ＣＦＨにおける各立ち上がりエッジにおけるデジタル出力サンプルを決定する。従って、この量子化器ＱＮＴは、出力信号ＯＵＴを形成するデジタル出力サンプルの流れを生じる。デジタル出力サンプルは、量子化器ＱＮＴがこのデジタル出力サンプルを決定する立ち上がりエッジが生じる瞬時における積算‐濾波されたエラー信号ＡＦＥの振幅に依存する値を有する。このデジタル出力サンプルは、＋１、０及び−１の３つの値の１つのみを有しうる。

図４は、量子化器ＱＮＴの入出力特性を示す。図４は、縦軸及び横軸を有するグラフである。横軸は、積算‐濾波されたエラー信号ＡＦＥの振幅Ａを表す。縦軸は、デジタル出力サンプルの値を表す。デジタル出力サンプルは、積算‐濾波されたエラー信号ＡＦＥの振幅Ａが負のしきい値ＴＨ−よりも低い場合に値“−１”を有し、積算‐濾波されたエラー信号ＡＦＥの振幅Ａが正のしきい値ＴＨ＋よりも高い場合に値“＋１”を有する。負のしきい値ＴＨ−及び正のしきい値ＴＨ＋は、互いに同じ大きさで、互いに逆の正負符号を有するようにするのが好ましい。

量子化器ＱＮＴは、負のしきい値ＴＨ−及び正のしきい値ＴＨ＋間にあるデッドゾーン（不感帯）ＤＺを有する。デジタル出力サンプルは、積算‐濾波されたエラー信号ＡＦＥの振幅がデッドゾーンＤＺ内にある場合に、値“０”を有する。デッドゾーンＤＺは、量子化器ＱＮＴが受ける信号強度指示信号ＳＩの関数として変化する。すなわち、信号強度指示信号ＳＩにおける変化により、負のしきい値ＴＨ−及び正のしきい値ＴＨ＋の大きさを変化させる。これらの変化量は互いに同じにするのが好ましい。このことは、後に詳細に説明する。

再び図３を参照するに、デジタル‐アナログ変換器ＤＡＣは、出力信号ＯＵＴを形成しているデジタル出力サンプルの流れと、高周波クロック信号ＣＦＨを遅延したものとを受ける。この高周波クロック信号ＣＦＨを遅延したものを以後、遅延高周波クロック信号ＣＦＤと称する。デジタル‐アナログ変換器ＤＡＣは、デジタル出力サンプルをアナログ帰還サンプルに変換する。このような変換は、遅延高周波クロック信号ＣＦＤにおける各立ち上がりエッジで行われる。従って、デジタル‐アナログ変換器ＤＡＣはアナログ帰還サンプルの流れを生じる。このアナログ帰還サンプルの流れは、後に説明する帰還信号ＦＢを構成する。厳密に言えば、アナログ‐デジタル変換器ＡＤＣ１は、デジタル出力サンプルが“０”である場合には、如何なるアナログ帰還サンプルをも生じない。すなわち、デジタル出力信号ＯＵＴが“０”である場合に、帰還信号ＦＢは、瞬時的にいわば中断される。

高周波クロック信号ＣＨＦは、量子化器ＱＮＴにおける遅延を補償するために遅延させる。この量子化器ＱＮＴは、立ち上がりエッジが高周波クロック信号ＣＦＨに生じる際に直ちにデジタル出力を決定することができない。立ち上がりエッジと、この立ち上がりエッジで量子化器ＱＮＴが決定するデジタル出力サンプルの発生時との間にある程度の遅延が存在することは避けられない。この遅延は、高周波クロック信号ＣＦＨを遅延させる遅延回路により補償される。

加算回路ＳＵＭと、雑音整形フィルタＮＳＦと、量子化器ＱＮＴと、デジタル‐アナログ変換器ＤＡＣとは帰還ループを構成する。この帰還ループは、積算‐濾波されたエラー信号ＡＦＥをデッドゾーンＤＺ内に維持しようとするものである。このことは以下のように説明しうる。

高周波クロック信号ＣＦＨにおける所定の立ち上がりエッジで、積算‐濾波されたエラー信号ＡＦＥの振幅が正のしきい値ＴＨ＋よりも高いものと仮定する。これに応答して、量子化器ＱＮＴが、値“１”を有するデジタル出力サンプルを生じる。デジタル‐アナログ変換器ＤＡＣはこのデジタル出力サンプルを、負の符号を有するアナログ帰還サンプルに変換する。雑音整形フィルタＮＳＦは、このアナログ帰還サンプルを積分し、これにより、積算‐濾波されたエラー信号ＡＦＥの振幅が減少するようにする。アナログ帰還サンプルは、積算‐濾波されたエラー信号ＡＦＥの振幅が前述した立ち上がりエッジで正のしきい値ＴＨ＋よりも高かったという事実を無効にする。アナログ帰還サンプルは、積算‐濾波されたエラー信号ＡＦＥがデッドゾーンＤＺに向うことを、いわば押し進める。

積算‐濾波されたエラー信号ＡＦＥの振幅が負のしきい値ＴＨ−よりも低い場合にも、上述したのと同様な帰還動作が行われる。量子化器ＱＮＴは、値“−１”を有するデジタル出力サンプルを生じる。デジタル‐アナログ変換器ＤＡＣはこのデジタル出力サンプルを、正の符号を有するアナログ帰還サンプルに変換する。これにより、積算‐濾波されたエラー信号ＡＦＥの振幅が増大するようにする。アナログ帰還サンプルは、積算‐濾波されたエラー信号ＡＦＥの振幅が負のしきい値ＴＨ−よりも低かったという事実を無効にする。

デジタル出力サンプルが値“０”を有する場合には、帰還動作が行われない。この場合は、積算‐濾波されたエラー信号ＡＦＥの振幅がデッドゾーンＤＺ内にある場合である。この場合には、デジタル‐アナログ変換器ＤＡＣはデジタル出力サンプルを生じない。この場合、デジタル‐アナログ変換器ＤＡＣはゼロ（０）のデジタル出力サンプルを生じると言うこともできる。積算‐濾波されたエラー信号ＡＦＥは、ほぼ入力信号ＩＮにより決定されるように展開する。積算‐濾波されたエラー信号ＡＦＥの振幅がデッドゾーンＤＺを外れると直ちに帰還動作が行われる。

図５は、アナログ‐デジタル変換器ＡＤＣ１内の種々の信号、すなわち、高周波クロック信号ＣＦＨと、積算‐濾波されたエラー信号ＡＦＥと、出力信号ＯＵＴと、遅延高周波クロック信号ＣＦＤと、帰還信号ＦＢとを示す。この図５は、上述した各信号に対し、時間を表わす同一の横軸を有する複合グラフである。上述したクロック信号の各々は、低レベル値Ｌと高レベル値Ｈとの間で周期的に切り換わる。高周波クロック信号ＣＦＨは、瞬時t1、t2、…、t6で低レベル値Ｌから高レベル値Ｈに切り換わる。これにより、これらの各瞬時で立ち上がりエッジを生じる。複合グラフは、振幅を表わす縦軸を有する。この縦軸は、種々の区域に分割されており、前述した各信号に対し１つの区域となっている。

高周波クロック信号ＣＦＨには、瞬時t1に立ち上がりエッジがある。積算‐濾波されたエラー信号ＡＦＥの振幅は、この瞬時t1で正のしきい値ＴＨ＋よりも高い。従って、出力信号ＯＵＴは、瞬時t2で次の立ち上がりエッジが生じるまで値“＋１”を有する。瞬時t1及びt2間では、立ち下がりエッジが後続する立ち上がりエッジが遅延高周波クロック信号ＣＦＤに生じる。帰還信号ＦＢは、遅延高周波クロック信号ＣＦＤにおける上述した２つのエッジ間に負の帰還パルスＰ−を有する。この負の帰還パルスＰ−は、前述した負の符号のアナログ帰還サンプルに相当する。図３に示す雑音整形フィルタＮＳＦが、加算回路ＳＵＭを介してこの負の帰還パルスＰ−を受ける。従って、この負の帰還パルスＰ−が積算‐濾波されたエラー信号ＡＦＥを変化させる。この変化が負の帰還パルスＰ−に対する雑音整形フィルタＮＳＦの応答に相当する。一方、入力信号ＩＮも積算‐濾波されたエラー信号ＡＦＥを変化させることができる。

出力信号ＯＵＴの値は、次の立ち上がりエッジが高周波クロック信号ＣＦＨに生じる瞬時t2で“＋１”から“−１”に変化する。その理由は、積算‐濾波されたエラー信号ＡＦＥがこの瞬時に負のしきい値ＴＨ−よりも低い為である。この瞬時t2に続いて遅延高周波クロック信号ＣＦＤに、立ち上がりエッジ及びその後の立ち下がりエッジが生じる。帰還信号ＦＢは、これらの２つのエッジ間に正の帰還パルスＰ＋を有する。その理由は、出力信号ＯＵＴが値“−１”を有する為である。この正の帰還パルスＰ＋が積算‐濾波されたエラー信号ＡＦＥを変化させる。一方、入力信号ＩＮも積算‐濾波されたエラー信号ＡＦＥを変化させることができる。

高周波クロック信号ＣＦＨには瞬時t4に立ち上がりエッジがある。積算‐濾波されたエラー信号ＡＦＥの振幅はこの瞬時t4ではデッドゾーンＤＺ内にある。従って、出力信号ＯＵＴは、次の立ち上がりエッジが瞬時t5で生じるまで値“０”を有する。瞬時t4及びt5間では、立ち下がりエッジが後続する立ち上がりエッジが、遅延高周波クロック信号ＣＦＤに生じる。それにもかかわらず、帰還信号ＦＢはこれらの瞬時間に如何なる帰還パルスも有さない。従って、積算‐濾波されたエラー信号ＡＦＥは入力信号ＩＮの関数でのみ変化する。瞬時t4及びt5間では、帰還ループはいわば瞬時的に開放する。すなわち、帰還動作には中断がある。この特性は、アナログ‐デジタル変換器ＡＤＣ１の重要な特性である。

アナログ‐デジタル変換器ＡＤＣ１は、特に高周波クロック信号ＣＦＨにおけるジッタに依存する信号対雑音比を有する。ジッタは、時間的に不正確な形態をしている。高周波クロック信号ＣＦＨにおける立ち上がりエッジ及び立ち下がりエッジは、固定のタイムグリッドで正確に生じるものではない。立ち上がりエッジ及び立ち下がりエッジは、無作為に所望の瞬時よりもある程度早く又は遅く生じるおそれがある。この現象も位相雑音とみなすことができ、これを以後クロックジッタと称する。このクロックジッタは、帰還信号ＦＢに、従って、出力信号ＯＵＴに無作為なエラーを生ぜしめる。すなわち、アナログ‐デジタル変換器ＡＤＣ１は、クロックジッタを出力信号ＯＵＴ中の雑音に、いわば変換する。

量子化器ＱＮＴのデッドゾーンＤＺは、アナログ‐デジタル変換器ＡＤＣ１をクロックジッタに対し比較的不感応にし、これにより信号対雑音比を改善する。このことは以下のように説明しうる。デッドゾーンＤＺの為に、如何なる帰還動作も生ぜしめないエッジが高周波クロック信号ＣＦＨに存在する。図５における瞬時t4の立ち上がりエッジがその一例である。デッドゾーンＤＺの為に、高周波クロック信号ＣＦＨにおけるある割合のエッジのみが帰還動作を生ぜしめる。出力信号ＯＵＴが値“０”を有する際に生じるエッジは如何なる帰還動作をも生ぜしめない。従って、ある割合のエッジのみが出力信号ＯＵＴに無作為なエラーを生ぜしめる。このことにより、アナログ‐デジタル変換器ＡＤＣ１をクロックジッタに対し比較的不感応にする。

図６は、アナログ‐デジタル変換器ＡＤＣの信号対雑音比の特性曲線を示す。この図６は、横軸及び縦軸を有するグラフである。横軸は、デッドゾーンＤＺをスカラー単位で表わす。縦軸は、アナログ‐デジタル変換器ＡＤＣの信号対雑音比をデシベル（dB）単位で表わす。０dBは、デッドゾーンＤＺがない場合に得られる信号対雑音比である。この場合が、２レベル出力信号を生じる通常のシグマ・デルタ型のアナログ‐デジタル変換器ＡＤＣに相当する。従って、縦軸は、信号対雑音比の改善量ΔＳＮＲを表わす。

図６の信号対雑音比の特性曲線は、アナログ‐デジタル変換器ＡＤＣの信号対雑音比がデッドゾーンＤＺの関数として変化することを表わしている。横軸上の０から開始して、信号対雑音比は、デッドゾーンＤＺが増大するにつれ、すなわち、横軸上で右方向に移動するにつれ増大する。信号対雑音比は、特定のデッドゾーンＤＺで最大値を有する。この特定のデッドゾーンＤＺを以後、最適デッドゾーンＤＺＯと称する。この最適デッドゾーンＤＺＯから開始して、信号対雑音比は、最初、デッドゾーンＤＺが更に増大するにつれて、すなわち、横軸上で右方向に更に移動するにつれて比較的少量だけ減少する。右方向に更に移動すると、信号対雑音比は比較的急峻に減少する。

最適デッドゾーンＤＺＯの存在は、以下のように説明することができる。デッドゾーンＤＺが広くなればなるほど、帰還により出力信号ＯＵＴに影響を及ぼす高周波クロック信号ＣＦＨにおけるエッジの割合が少なくなる。従って、デッドゾーンＤＺが広くなればなるほど、クロックジッタに対するアナログ‐デジタル変換器ＡＤＣの感応性が低くなる。この現象が、横軸上で０から最適デッドゾーンＤＺＯに移動すると、信号対雑音比が増大することの説明となる。

しかし、他の現象もある。デッドゾーンＤＺは、以下に説明するように、帰還ループをある割合の時間の間不作動にする。従って、デッドゾーンＤＺが広くなればなるほど、帰還ループが不作動になる時間の割合が大きくなる。エラーは、帰還ループが不作動である際に導入される。帰還ループが殆どの時間の間不作動であると、エラーが著しく蓄積される。これにより、不安定性を生ぜしめるおそれがある。出力信号ＯＵＴはもはや、充分に正確な入力信号ＩＮに反応せず、著しく蓄積されたエラーに反応する。従って、上述した不安定性が信号対雑音比を低下させる。

最適デッドゾーンＤＺＯは、上述した２つの現象、すなわち、一方の現象ではデッドゾーンＤＺを広くするとクロックジッタに対する感度が減少するが、他方の現象では帰還ループを不安定にするという２つの現象間の最適な折衷策として見いだすことができる。前者の現象は、信号対雑音比に対し優れた効果を与えるが、後者の現象は、信号対雑音比に悪影響を及ぼす。

最適デッドゾーンＤＺＯは、アナログ‐デジタル変換器ＡＤＣの入力信号ＩＮの大きさに依存する。入力信号ＩＮの大きさは比較的小さいものと仮定する。この場合、デッドゾーンＤＺは、帰還ループが殆どの時間不作動となって不安定性を生ぜしめるおそれを回避するために、比較的狭くする必要がある。これとは逆に、入力信号ＩＮの大きさは比較的大きいものと仮定する。この場合、デッドゾーンＤＺは比較的広くすることができる。入力信号ＩＮの大きさを比較的大きくすることにより、安定性の点で充分な割合の時間の間帰還ループを動作させる。

図７は、最適デッドゾーンＤＺＯの特性曲線を示す。図７は、横軸及び縦軸を有するグラフである。横軸は、デッドゾーンＤＺを、例えばマイクロアンペア（μＡ）の単位で示す。これらはスカラー単位である。縦軸は、入力信号ＩＮをデシベル（dB）単位で示す。０dBはフルスケールの大きさに対応する。フルスケールの大きさとは、アナログ‐デジタル変換器ＡＤＣが扱いうる最大の大きさである。

最適デッドゾーンＤＺＯの特性曲線は、最適デッドゾーンＤＺＯが入力信号ＩＮの大きさにより対数関数に応じて変化することを示している。この最適デッドゾーンＤＺＯの特性曲線は、縦軸上の１０dBの変化を横軸上のほぼ固定のスカラー単位の変化上に投影したものである。実際には、最適デッドゾーンＤＺＯの特性曲線は、代表的な受信信号強度曲線と類似している。多くの受信機は、受信信号強度を対数関数に応じて表す回路を有している。すなわち、デシベル（dB）単位での所定の信号強度変化が、受信信号強度で表したほぼ固定のスカラー単位の変化を生ぜしめる。

図８は、量子化器ＱＮＴを示す。この量子化器ＱＮＴは、３つの比較器ＣＡ１、ＣＡ２及びＣＡ３と、電界効果型の多数のトランジスタＭ１、Ｍ２、…、Ｍ８と、可制御電流源ＣＣＳとを有する。この量子化器ＱＮＴは、積算‐濾波されたエラー信号ＡＦＥである差動入力電流ＩＩＤを受ける。３つの比較器ＣＡ１、ＣＡ２及びＣＡ３の各々は、高周波クロック信号ＣＦＨを受ける。可制御電流源ＣＣＳは、図２に示す直交信号処理回路ＱＳＰから信号強度指示信号ＳＩを受ける。

トランジスタＭ１、Ｍ２、…、Ｍ６は、いわゆるカスコード構造に配置されており、電流ホロワとして動作する。これらトランジスタの各々は、そのトランジスタのソースにおける入力電流とほぼ同じ出力電流を生じるドレインを有する。これらトランジスタの各々は、バイアス電圧ＶＢ１を受けるゲートを有する。バイアス電圧ＶＢ２を受けるトランジスタＭ７及びＭ８はバイアス電流源として配置されている。

量子化器ＱＮＴは以下のように動作する。トランジスタＭ１、Ｍ２、…、Ｍ６は、量子化器ＱＮＴの差動入力電流ＩＩＤを、互いにほぼ同じ３つの部分に分割する。従って、トランジスタＭ１、Ｍ２、…、Ｍ６は、量子化器ＱＮＴの差動入力電流ＩＩＤの１／３を３つの比較器ＣＡ１、ＣＡ２及びＣＡ３の各々に供給する。

比較器ＣＡ１は、量子化器ＱＮＴの差動入力電流ＩＩＤの１／３にほぼ等しい差動入力電流を受ける。比較器ＣＡ２は、量子化器ＱＮＴの差動入力電流ＩＩＤの１／３から第１のオフセット電流ＩＯＦ１を引いた値にほぼ等しい差動入力電流を受ける。すなわち、比較器ＣＡ２は、量子化器ＱＮＴの差動入力電流ＩＩＤの負にオフセットされた部分を受ける。比較器ＣＡ３は、量子化器ＱＮＴの差動入力電流ＩＩＤの１／３に第２のオフセット電流ＩＯＦ２を加えた値にほぼ等しい差動入力電流を受ける。すなわち、比較器ＣＡ３は、量子化器ＱＮＴの差動入力電流ＩＩＤの正にオフセットされた部分を受ける。

第１のオフセット電流ＩＯＦ１及び第２のオフセット電流ＩＯＦ２は量子化器ＱＮＴにデッドゾーンＤＺを生じる。より具体的には、第１のオフセット電流ＩＯＦ１が負のしきい値ＴＨ−を規定し、第２のオフセット電流ＩＯＦ２が正のしきい値ＴＨ＋を規定する。第１のオフセット電流ＩＯＦ１及び第２のオフセット電流ＩＯＦ２は互いに同じとするのが好ましい。この場合、デッドゾーンＤＺは０を中心としており、これを図４に示す。

可制御電流源ＣＣＳは、前述したオフセット電流ＩＯＦ１及びＩＯＦ２を信号強度指示信号ＳＩの関数として調整する。従って、デッドゾーンＤＺは、図７が示す最適デッドゾーンＤＺＯの特性曲線に応じてアナログ‐デジタル変換器ＡＤＣの入力信号ＩＮの大きさの関数として変化する。

比較器ＣＡ１は、高周波クロック信号ＣＦＨにおける各立ち上がりエッジに二進出力サンプルを生じる。比較器の差動入力電流ＩＩＤは立ち上がりエッジで正の符号を有するものと仮定する。この場合、二進出力サンプルは高レベル値Ｈを有する。これとは逆に、差動入力電流ＩＩＤが負の符号を有する場合には、二進出力サンプルは低レベル値Ｌを有する。従って、比較器ＣＡ１は、ゼロ検出信号Ｄ０を構成する二進出力サンプルの流れを生じる。

比較器ＣＡ２及びＣＡ３も同様に動作する。量子化器ＱＮＴの差動入力電流ＩＩＤの負にオフセットされた部分を受ける比較器ＣＡ２は、負のしきい値検出信号Ｄ−を構成する二進出力サンプルの流れを生じる。量子化器ＱＮＴの差動入力電流ＩＩＤの正にオフセットされた部分を受ける比較器ＣＡ３は、正のしきい値検出信号Ｄ＋を構成する二進出力サンプルの流れを生じる。

図９は、量子化器ＱＮＴが生じる量子化特性を示す。図９は、横軸及び縦軸を有する複合グラフである。横軸は、量子化器ＱＮＴの差動入力電流ＩＩＤを構成する積算‐濾波されたエラー信号ＡＦＥの振幅を表わす。縦軸は、ゼロ検出信号Ｄ０、負のしきい値検出信号Ｄ−及び正のしきい値検出信号Ｄ＋の値をそれぞれ表わす、３つの領域に分割されている。

前述した３つの検出信号Ｄ０、Ｄ−及びＤ＋の各々は、積算‐濾波されたエラー信号ＡＦＥの振幅が負のしきい値検出信号Ｄ−よりも低い場合に、低レベル値Ｌを有する。この場合、図３に示す出力信号ＯＵＴは値“−１”を有する。積算‐濾波されたエラー信号ＡＦＥの振幅がデッドゾーンＤＺ内にある場合には、負のしきい値検出信号Ｄ−が高レベル値Ｈを有するとともに、正のしきい値検出信号Ｄ＋は低レベル値Ｌを有する。この場合には、出力信号ＯＵＴは値“０”を有する。積算‐濾波されたエラー信号ＡＦＥの振幅が正のしきい値ＴＨ＋よりも高い場合には、前述した３つの検出信号Ｄ０、Ｄ−及びＤ＋の各々は高レベル値Ｈを有する。この場合には、図３に示す出力信号ＯＵＴは値“＋１”を有する。

図１０は、デジタル‐アナログ変換器ＤＡＣ及び加算回路ＳＵＭを詳細に示す。デジタル‐アナログ変換器ＤＡＣは、復号器ＤＥＣと、それぞれを電界効果型とした５つのトランジスタＭ１１、Ｍ１２、…、Ｍ１５とを有する。このデジタル‐アナログ変換器ＤＡＣは更に、基準電圧ＶＲを生じる基準電圧源を有する。このデジタル‐アナログ変換器ＤＡＣは、量子化器ＱＮＴからの前述した検出信号と、遅延高周波クロック信号ＣＦＤとを受ける。

加算回路ＳＵＭは、４つの抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４を有する。この加算回路ＳＵＭは、図３に示すアナログ‐デジタル変換器ＡＤＣの入力信号ＩＮである差動入力電圧ＶＩを受ける。図１０は更に、雑音整形フィルタＮＳＦが差動構造であり、差動相互コンダクタンス増幅器を有していることを示している。エラー信号ＥＲは差動電流の形態をしており、この差動電流を、雑音整形フィルタＮＳＦの差動相互コンダクタンス増幅器が受ける。

デジタル‐アナログ変換器ＤＡＣは、以下のように動作する。５つのトランジスタＭ１１、Ｍ１２、…、Ｍ１５は、復号器ＤＥＣによる制御の下でスイッチとして動作する。復号器ＤＥＣは、遅延高周波クロック信号ＣＦＤと、量子化器ＱＮＴからの検出信号Ｄ０、Ｄ−及びＤ＋とに応じて５つのトランジスタＭ１１、Ｍ１２、…、Ｍ１５を制御する。検出信号Ｄ０、Ｄ−及びＤ＋は、“−１”、“０”又は“＋１”としうる出力信号ＯＵＴの値を表わす。

図１１は、復号器ＤＥＣの詳細を回路線図の形態で示す。復号器ＤＥＣは、インバータ、ＡＮＤゲート及びＯＲゲートのような種々の論理回路素子を有する。当業者は図１１の回路線図を容易に理解しうるであろう。

まず、遅延高周波クロック信号ＣＦＤが高レベル値Ｈを有するものと仮定する。更に、出力信号ＯＵＴは値“−１”を有するものと仮定する。この場合、復号器ＤＥＣは、トランジスタＭ１１及びＭ１３が短絡回路を構成するようにするとともに、他のトランジスタＭ１２、Ｍ１４及びＭ１５が開回路を構成するようにする。加算回路ＳＵＭには、基準電圧ＶＲがその正負符号を反転することなく与えられる。すなわち、“＋ＶＲ”が加算回路ＳＵＭに与えられる。これにより、エラー信号ＥＲに正の帰還電流を生ぜしめる。

次に、出力信号ＯＵＴが値“＋１”を有し、遅延高周波クロック信号ＣＦＤが高レベル値Ｈを有するものと仮定する。この場合、復号器ＤＥＣは、トランジスタＭ１２及びＭ１４が短絡回路を構成するようにするとともに、他のトランジスタＭ１１、Ｍ１３及びＭ１５が開回路を構成するようにする。加算回路ＳＵＭには、正負符号が反転された基準電圧ＶＲが与えられる。すなわち、“−ＶＲ”が加算回路ＳＵＭに与えられる。これにより、エラー信号ＥＲに負の帰還電流を生ぜしめる。

次に、出力信号ＯＵＴが値“０”を有するものと仮定する。この場合、復号器ＤＥＣは、トランジスタＭ１５が短絡回路を構成するようにするとともに、他のトランジスタＭ１１、Ｍ１２、Ｍ１３及びＭ１４が開回路を構成するようにする。加算回路ＳＵＭには、デジタル‐アナログ変換器ＤＡＣからゼロ電圧が与えられる。エラー信号には帰還電流が生じない。

出力信号ＯＵＴの値にかかわらず、遅延高周波クロック信号ＣＦＤが低レベル値Ｌを有すると、復号器ＤＥＣは、トランジスタＭ１５が短絡回路を構成するようにする。加算回路ＳＵＭは、トランジスタＭ１５が短絡回路を構成する場合に、ゼロ電圧を受ける。従って、遅延高周波クロック信号ＣＦＤが低レベル値Ｌを有すると、エラー信号ＥＲに帰還電流が生じない。帰還電流は、遅延高周波クロック信号ＣＦＤが高レベル値Ｈを有する場合のみ生じうる。これと同じことを図５に示す。帰還信号ＦＢは２つの帰還動作間で規則的にゼロに復帰する。

帰還信号ＦＢが規則的にゼロに復帰することにより、帰還動作を直線的とし、従って、アナログ‐デジタル変換器ＡＤＣ１の歪みのない動作を可能にする。このことは、帰還信号ＦＢ中に種々の帰還パルスを示す図５を参照して説明することができる。各帰還パルスは、この帰還パルスの形状及び持続時間に応じた面を有する。この帰還パルスの面はエネルギー量を表す。各帰還パルスのエネルギー量は、直線性の帰還特性を得るために互いに同じにする必要がある。

以下の現象は、帰還特性を非線形にするおそれがある。信号遷移は実際には瞬時的にできない。信号がある値から他の値に切り換わるのにある時間を要する。各帰還パルスが、高周波クロック信号ＣＦＨの周期全体に等しい持続時間を有するものと仮定する。この場合、帰還パルスの前後に、この帰還パルスと同じ正負符号の帰還パルスが存在するものとすると、信号遷移は存在しない。このような帰還パルスは、信号遷移を有する帰還パルスよりも高いエネルギーを有する。その理由は、例えば、後者の帰還パルスの前又は後に、或いはその双方に正負符号が逆の帰還パルスが存在する為である。帰還パルスのエネルギーは、帰還パルスが継ぎ目なしに前後するかどうかの状況に依存する。従って、帰還特性はある程度非線形となる。

図５に示すように、帰還信号ＦＢにおける順次の２つのパルス間で規則的にゼロに復帰することにより、各帰還パルスが２つの信号遷移を有するようにする。従って、帰還パルスの前又は後に、或いはその双方に正負符号が同じ帰還パルスが存在する場合でも、帰還パルスは必ず立ち上がりエッジ及びこれに続く立ち下がりエッジを有する。従って、帰還パルスのエネルギーは状況に依存しない。これにより、帰還特性を線形とし、従って、アナログ‐デジタル変換器ＡＤＣ１の歪みのない動作を可能にする。

アナログ‐デジタル変換器ＡＤＣ１の出力信号ＯＵＴは種々に異なる形式で与えることができることに注意すべきである。これと同じことがアナログ‐デジタル変換器ＡＤＣ２にも言える。例えば、アナログ‐デジタル変換器ＡＤＣ１は、量子化器ＱＮＴが生じる３つの検出信号に基づいて２ビット出力信号ＯＵＴを生じる出力符号器を有しうる。双方のビットが“０”である２ビット出力サンプルにより値“０”を表すことができる。２ビット出力サンプルは、２ビットのうちの一方のビットが“１”に等しい場合に、値“＋１”を表し、他方のビットが“１”に等しい場合に、値“−１”を表す。

更に、アナログ‐デジタル変換器ＡＤＣ１及びＡＤＣ２の出力信号をそれぞれ受ける２つのデシメーションフィルタＤＣＦ１及びＤＣＦ２は比較的簡単であることに注意すべきである。デシメーションフィルタは一般に、加算、減算及び乗算の処理を行う。これらの処理は、比較的簡単なハードウェア又はソフトウェアの何れを適用することによっても実行できる。その理由は、２つのデシメーションフィルタＤＣＦ１及びＤＣＦ２が、如何なる所定の瞬時においても“０”、“＋１”及び“−１”の１つの値のみを有しうる３レベル入力信号ＩＮを受ける為である。フィルタ係数に“−１”を乗じるのは、フィルタ係数に“＋１”を乗じるのと同様に簡単である。上述した２つの値間の差をとるのは、単に正負符号を反転させるだけである。

結論
図面につき前述した詳細な説明は、種々の独立請求項で述べた以下の特徴を表したものである。シグマ・デルタ型のアナログ‐デジタル変換器（ＡＤＣ１）はアナログ入力信号（ＩＮ）に応答してデジタル出力サンプル（ＯＵＴ）の流れを生じる。アナログ‐デジタル変換器（ＡＤＣ１）は、デッドゾーン（ＤＺ）を有する量子化器（ＱＮＴ）を具えている。量子化器（ＱＮＴ）は、振幅がデッドゾーン（ＤＺ）内にある入力信号をこの量子化器（ＱＮＴ）が受けた際に、中間値（０）を有するデジタル出力サンプルを生じる。アナログ‐デジタル変換器（ＡＤＣ１）内の帰還経路（ＤＡＣ）は、中間値（０）とは異なる値（＋１、−１）を有するデジタル出力サンプルに応答してのみ帰還動作を行う。

前述した詳細な説明は更に、従属請求項で述べた随意の種々の特徴を表すものである。これらの特徴は、上述した特徴と組み合わせて有利に適用しうる。随意の種々の特徴は、以下の段落で明らかにする。以下の各段落は、特定の従属請求項に対応するものである。

量子化器（ＱＮＴ）は、アナログ入力信号（ＩＮ）の大きさを表す信号強度指示信号（ＳＩ）に依存してデッドゾーン（ＤＺ）を変化させる。この特性により、入力信号の大きさの比較的広い範囲で信号対雑音比を改善させる。

量子化器（ＱＮＴ）は、デッドゾーン（ＤＺ）を、アナログ入力信号（ＩＮ）の大きさにより対数関数に応じて変化させるようにする。この特性により、入力信号の大きさの比較的広い範囲で信号対雑音比を最適にする。

帰還経路（ＤＡＣ）は、２つの順次の帰還パルス（Ｐ＋、Ｐ−）間で規則的にゼロに復帰する当該帰還パルス（Ｐ＋、Ｐ−）を提供するようにする。この特性により、アナログ‐デジタル変換器（ＡＤＣ１）を歪みなく動作させる。

帰還経路（ＤＡＣ）は、量子化器（ＱＮＴ）が受けるクロック信号（ＣＦＨ）の遅延信号と同期して帰還パルス（Ｐ＋、Ｐ−）を提供するようにする。この特性は歪みのない動作に寄与する。

量子化器（ＱＮＴ）は、単一の正の値（＋１）、又は単一の負の値（−１）、又は中間値（０）を有しうる３レベルデジタル出力サンプルを生じるようにする。この特性によれば、比較的簡単なハードウェア又はソフトウェアでデジタル出力サンプル（ＯＵＴ）の流れを濾波しうるようにする。

上述した特性は、種々の異なる方法で達成しうる。この点を明らかにするために、幾つかの変形例を簡単に説明する。

デジタル出力サンプルは、可能な如何なる個数の値をも有しうる。すなわち、デジタル出力サンプルの流れがＭレベル信号を構成し、このＭを１よりも大きな奇数の整数とすることができる。図面に関する詳細な説明では、Ｍ＝３とした一例を提示しているにすぎない。他の例としては、本発明によるアナログ‐デジタル変換器が、５つの異なる出力値“＋２”、“＋１”、“０”、“−１”及び“−２”を生じる、デッドゾーンを有する量子化器を具えるようにしうる。この場合、Ｍ＝５である。

量子化器は種々の異なる方法で実現しうる。図面に関する詳細な説明では、電流駆動式の比較器を有する量子化器の一例を提示しているにすぎない。他の例としては、量子化器が電圧駆動式の比較器を有するようにしうる。図８を参照するに、比較器ＣＡ１は、経済的な理由で、比較器ＣＡ１を省略しうることに注意すべきである。３レベル信号は２ビットにより表すことができる。従って、３レベル信号を形成するのに２つの比較器で充分である。

帰還経路は種々の異なる方法で実現しうる。図面に関する詳細な説明では、電界効果トランジスタの形態のスイッチを有する、電圧に基づくデジタル‐アナログ変換器を具える帰還経路の一例を提示しているにすぎない。他の例として、帰還経路は、バイポーラトランジスタの形態のスイッチを有する、電流に基づくデジタル‐アナログ変換器を具えるようにすることができる。

信号強度指示信号に依存してデッドゾーンを制御するには種々の方法がある。図面に関する詳細な説明では、２つのアナログ‐デジタル変換器ＡＤＣ１及びＡＤＣ２が直交信号処理回路ＱＳＰから信号強度指示信号を受けるようにした、一例を提示しているにすぎない。これに代え、図１に示す処理兼制御回路ＰＣＣが、受信機回路ＲＸＣに供給される制御信号ＣＳによりデッドゾーンを制御するようにすることができる。このような変形例では、上述した効果を得るために適切にプログラミングされた処理兼制御回路ＰＣＣを介してデッドゾーンの制御が行われるようにする。

ハードウェア及びソフトウェアの双方又はいずれか一方により機能を実行する方法は種々に存在する。この点において、図面は極めて線図的なものであり、各図は本発明の１つのみの可能な例を示しているにすぎない。従って、図面は、種々の機能を互いに異なるブロックとして示しているが、このことは、ハードウェア又はソフトウェアの１つの項目が幾つかの機能を実行することを決して排除するものではない。又、ハードウェア及びソフトウェアの双方又はいずれか一方の組み合わせが１つの機能を実行することも排除するものではない。

上述したことは、図面に関する詳細な説明が本発明をこれに限定するものではないということを明示したものである。すなわち、特許請求の範囲には上述した以外の種々の変形例が含まれるものである。又、“具える”又は“有する”等の用語は、これに関連して記載した素子又は工程以外のものの存在を排除するものではない。

図１は、携帯電話を示すブロック線図である。 図２は、携帯電話の一部を形成する受信機回路を示すブロック線図である。 図３は、受信機回路の一部を形成するアナログ‐デジタル変換器を示すブロック線図である。 図４は、アナログ‐デジタル変換器の一部を形成する量子化器の入出力特性を示すグラフ線図である。 図５は、アナログ‐デジタル変換器内の種々の信号を示す複合グラフ線図である。 図６は、アナログ‐デジタル変換器の信号対雑音比を示すグラフ線図である。 図７は、最適デッドゾーン曲線を示すグラフ線図である。 図８は、アナログ‐デジタル変換器の量子化器を示すブロック線図である。 図９は、量子化器の量子化特性を示すグラフ線図である。 図１０は、アナログ‐デジタル変換器の一部を形成するデジタル‐アナログ変換器及び加算回路の詳細を示すブロック線図である。 図１１は、復号器の詳細を示す回路図である。

Claims (10)

1. アナログ入力信号に応答してデジタル出力サンプルの流れを生じるシグマ・デルタ型のアナログ‐デジタル変換器であって、このアナログ‐デジタル変換器が、
   ‐ デッドゾーンを有する量子化器であって、この量子化器が、前記デッドゾーン内にある振幅を有する入力信号を受けた際に、この量子化器が中間値のデジタル出力サンプルを生じるようにした当該量子化器と、
   ‐ 前記中間値とは異なる値を有するデジタル出力サンプルのみに応答して帰還動作を行う帰還経路と
   を具えるアナログ‐デジタル変換器。
2. 請求項１に記載のアナログ‐デジタル変換器において、前記量子化器は、前記アナログ入力信号の大きさを表す信号強度指示信号に依存して前記デッドゾーンを変化させるように構成されているアナログ‐デジタル変換器。
3. 請求項２に記載のアナログ‐デジタル変換器において、前記量子化器は、前記アナログ入力信号の大きさに依存して対数関数に応じて前記デッドゾーンを変化させるように構成されているアナログ‐デジタル変換器。
4. 請求項１に記載のアナログ‐デジタル変換器において、前記帰還経路は、２つの順次の帰還パルス間で規則的にゼロに復帰するようにした帰還パルスを生じるように構成したアナログ‐デジタル変換器。
5. 請求項４に記載のアナログ‐デジタル変換器において、前記帰還経路は、前記量子化器が受けるクロック信号を遅延させたクロック信号と同期して前記帰還パルスを生じるように構成されているアナログ‐デジタル変換器。
6. 請求項１に記載のアナログ‐デジタル変換器において、前記量子化器は、単一の正の値か、又は単一の負の値か、又は中間値の何れかを有しうる３レベルデジタル出力サンプルを生じるように構成されているアナログ‐デジタル変換器。
7. 無線周波信号を処理してアナログ中間信号を得るように構成したフロントエンド回路と、前記アナログ中間信号をデジタル中間信号に変換するように結合された請求項１に記載のアナログ‐デジタル変換器とを有する受信機。
8. 請求項７に記載の受信機において、この受信機が、前記アナログ中間信号の大きさを表す信号強度指示信号を生じるように構成したデジタル中間信号処理回路を具え、前記アナログ‐デジタル変換器は、前記信号強度指示信号に依存して前記デッドゾーンを変化させるように構成されている受信機。
9. 請求項１に記載のアナログ‐デジタル変換器を制御する方法において、この方法が、
   ‐ 前記アナログ‐デジタル変換器のアナログ入力信号の大きさを表す信号強度指示信号に応じて、このアナログ‐デジタル変換器のデッドゾーンを制御するデッドゾーン制御工程
   を有している方法。
10. 請求項１に記載のアナログ‐デジタル変換器を有する受信機用のコンピュータプログラムプロダクトにおいて、このコンピュータプログラムプロダクトが、前記受信機内にローディングされた際にこの受信機が請求項９に記載の方法を実行するようにする一組の命令を有しているコンピュータプログラムプロダクト。

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