JP2016217732A - 電流検出器 - Google Patents

Abstract

【課題】電力損失が小さく、小型の電流検出器を提供する。
【解決手段】電流検出器１は、半導体基板の表面に形成されたコイル２，３およびΔΣ変調器を備える。コイル２，３は、検出すべき電流が流れるバスバー８５と電磁結合され、バスバー８５に流れる電流の変化に応じた値の差動電流を出力する。コイル２，３から出力される差動電流は、電流発生回路４，５、差動増幅器６、キャパシタ７，８、比較器９、およびＤ型フリップフロップ１０を含むΔΣ変調器によってデジタル信号ＤＯに変換される。したがって、シャント抵抗器を使用して電流を検出する場合に比べ、電力損失の低減化と装置の小型化を図ることができる。
【選択図】図１

Description

この発明は電流検出器に関し、特に、電流を検出し、検出値を示すデジタル信号を出力する電流検出器に関する。

ブラシレスモータを駆動するためには、ロータの位置を推測して適切なタイミングでコイルに電流を流す必要がある。そのためにはコイルに流れる電流を検出し、検出値を示すデジタル信号をブラシレスモータの制御回路に与える電流検出器が必要である。たとえば特許文献１には、コイルに電流を流すパワートランジスタにシャント抵抗器を直列接続し、シャント抵抗器の端子間電圧に基づいてパワートランジスタおよびコイルに流れる電流を検出する方法が開示されている。

国際公開第２０１３／０９４１４８号

しかし、特許文献１の方法では、シャント抵抗器で大きな電力損失が発生するという問題があった。また、電力損失によってシャント抵抗器が発熱するので、シャント抵抗器を冷却する冷却器が必要となり、装置が大型化していた。

それゆえに、この発明の主たる目的は、電力損失が小さく、小型の電流検出器を提供することである。

この発明に係る電流検出器は、半導体基板上に形成された電流検出器であって、検出すべき電流に応じた値の差動電流を出力する第１および第２のコイルと、第１および第２のコイルから出力される差動電流をΔΣ変調してデジタル信号に変換するΔΣ変調器とを備たものである。ΔΣ変調器は、第１の論理レベルの信号に応答して負の差動電流を出力し、第２の論理レベルの信号に応答して正の差動電流を出力する電流発生回路と、第１および第２のコイルから出力される差動電流と電流発生回路から出力される差動電流とを加算した差動電流を積分し、積分値に応じた値の差動電圧を出力する第１の積分器と、第１の積分器の出力電圧が正のしきい値電圧よりも高い場合は第１の論理レベルの信号を出力し、第１の積分器の出力電圧が負のしきい値電圧よりも低い場合は第２の論理レベルの信号を出力する比較器と、比較器の出力信号をラッチし、ラッチした信号を電流発生回路に与えるフリップフロップとを含む。比較器とフリップフロップが交互に動作されて比較器の出力信号がデジタル信号となる。

この発明に係る電流検出器では、第１および第２のコイルとΔΣ変調器とが半導体基板の表面に形成され、検出すべき電流に応じた値の差動電流が第１および第２のコイルから出力され、ΔΣ変調器によってデジタル信号に変換される。したがって、電力損失の低減化と装置の小型化を図ることができる。

この発明の実施の形態１による電流検出器の構成を示す回路ブロック図である。 図１に示した電流検出器の動作を例示するタイムチャートである。 実施の形態１の変更例を示す回路ブロック図である。 実施の形態１の他の変更例を示す回路ブロック図である。 この発明の実施の形態２による電流検出器の構成を示す回路ブロック図である。 この発明の実施の形態３による電流検出器の構成を示す回路ブロック図である。 この発明の実施の形態４による電流検出器の構成を示す回路ブロック図である。 この発明の実施の形態５による電流検出器の構成を示す回路ブロック図である。 この発明の実施の形態６による電流検出器の構成を示す回路ブロック図である。 図９に示した２つのコイルの構成を示す図である。 この発明の実施の形態７による電流検出器の構成を示す回路ブロック図である。 図１１に示した２つのコイルの構成を示す図である。 この発明の実施の形態８による電流検出器の構成を示す回路ブロック図である。 この発明の実施の形態９による電流検出器の構成を示す回路ブロック図である。 この発明の実施の形態１０による電流検出器の構成を示す回路ブロック図である。 この発明の実施の形態１１による電流検出器の構成を示す回路ブロック図である。

[実施の形態１]
図１は、この発明の実施の形態１による電流検出器１の構成を示す回路ブロック図である。図１において、この電流検出器１は、たとえば、ハーフブリッジ型インバータ８０（駆動回路）と負荷９０の間のバスバー８５（導体）に流れる電流を検出するために使用される。

インバータ８０は、パワートランジスタ（パワー半導体素子）８１，８２およびダイオード８３，８４を含む。パワートランジスタ８１，８２の各々は、たとえば、パワーＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などである。パワートランジスタ８１のドレインは直流電源電圧ＶＤＣを受け、そのソースはバスバー８５の一方端子に接続される。パワートランジスタ８２のドレインはバスバー８５の一方端子に接続され、そのソースは接地電圧ＧＮＤを受ける。ダイオード８３，８４は、それぞれトランジスタ８１，８２に逆並列に接続される。

パワートランジスタ８１のソースおよびパワートランジスタ８２のドレインは、インバータ８０の出力端子を構成している。バスバー８５の他方端子は、負荷９０を介して接地電圧ＧＮＤのラインに接続される。バスバー８５は、帯状に形成された配線である。負荷９０は、たとえばブラシレスモータのコイルである。

ハーフブリッジ型インバータ８０の前段には、絶縁ドライバ７０が設けられる。絶縁ドライバ７０は、絶縁アンプ７１，７２、インバータ７３、およびバッファ７４を含む。絶縁アンプ７１は、制御回路(図示せず)からの制御信号φ１をインバータ７３に伝達させる。インバータ７３は、バスバー８５の一方端子の電圧を基準電圧とし、絶縁アンプ７１から与えられら制御信号φ１を反転させてトランジスタ８１のゲートに与える。絶縁アンプ７２は、制御回路(図示せず)からの制御信号φ２をバッファ７４に伝達させる。バッファ７４は、絶縁アンプ７２から与えられら制御信号φ２をトランジスタ８２のゲートに伝達する。

制御信号φ１，φ２がともに「Ｌ」レベルである場合は、トランジスタ８１がオンするとともにトランジスタ８２がオフし、直流電源電圧ＶＤＣのラインからトランジスタ８１およびバスバー８５を介して負荷９０に電流が流れる。制御信号φ１，φ２が「Ｈ」レベルである場合は、トランジスタ８１がオフするとともにトランジスタ８２がオンし、負荷９０からバスバー８５およびトランジスタ８２を介して接地電圧ＧＮＤのラインに電流が流れる。制御信号φ１，φ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合は、トランジスタ８１，８２がともにオフする。制御信号φ１，φ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされることはない。

電流検出器１は、半導体チップであり、半導体基板(図示せず)と、その表面に形成されたコイル２，３（第１および第２のコイル）、電流発生回路４，５、差動増幅器６（第１の差動増幅器）、キャパシタ７，８（第１および第２のキャパシタ）、比較器９、Ｄ型フリップフロップ（ＤＦＦ）１０を備える。

コイル２，３は、絶縁部材１１を介してバスバー８５の近傍に配置され、バスバー８５とガルバニック絶縁されるとともに電磁結合される。コイル２，３は、半導体基板の表面において互いに線対称に形成されている。コイル２，３の一方端子は互いに接続されている。バスバー８５に電流が流れると、バスバー８５の周囲に磁界が発生する。バスバー８５に流れる電流が変化すると、バスバー８５の周囲の磁界が変化し、コイル２，３内の磁界が変化する。コイル２，３内の磁界が変化すると、コイル２，３に電流が流れ、コイル２，３の他方端子から差動電流が出力される。

電流発生回路４は、正電流源、負電流源、および切換回路を含み、Ｄ型フリップフロップ１０の出力信号Ｑが「Ｈ」レベルである場合は正電流を出力し、Ｄ型フリップフロップ１０の出力信号Ｑが「Ｌ」レベルである場合は負電流を出力する。すなわち、Ｄ型フリップフロップ１０の出力信号Ｑが「Ｈ」レベルである場合は、電流発生回路４から電流が流出する。Ｄ型フリップフロップ１０の出力信号Ｑが「Ｌ」レベルである場合は、電流発生回路４に電流が流入する。

電流発生回路５は、正電流源、負電流源、および切換回路を含み、Ｄ型フリップフロップ１０の反転出力信号／Ｑが「Ｌ」レベルである場合は負電流を出力し、Ｄ型フリップフロップ１０の反転出力信号／Ｑが「Ｈ」レベルである場合は正電流を出力する。すなわち、Ｄ型フリップフロップ１０の反転出力信号／Ｑが「Ｌ」レベルである場合は、電流発生回路５に電流が流入する。Ｄ型フリップフロップ１０の反転出力信号／Ｑが「Ｈ」レベルである場合は、電流発生回路５から電流が流出する。

換言すると、電流発生回路４，５は、電流型ＤＡ（digital to analog）コンバータを構成しており、Ｄ型フリップフロップ１０の出力信号Ｑが「Ｈ」レベルである場合は負の差動電流を出力し、Ｄ型フリップフロップ１０の出力信号Ｑが「Ｌ」レベルである場合は正の差動電流を出力する。

コイル２の他方端子と電流発生回路４の出力端子とは、ともに差動増幅器６の反転入力端子に接続される。コイル３の他方端子と電流発生回路５の出力端子とは、ともに差動増幅器６の非反転入力端子に接続される。したがって、コイル２，３から出力される差動電流と電流発生回路４，５から出力される差動電流とが加算されて差動増幅器６に与えられる。

差動増幅器６は、完全差動型であり、反転入力端子（−端子）および非反転入力端子（＋端子）と、非反転出力端子および反転出力端子とを含む。キャパシタ７は、差動増幅器６の反転入力端子および非反転出力端子間に接続される。キャパシタ８は、差動増幅器６の非反転入力端子および反転出力端子間に接続される。反転入力端子および非反転入力端子は、仮想接地される。

差動増幅器６およびキャパシタ７，８は、第１の積分器を構成し、コイル２，３の他方端子から出力される差動電流と電流発生回路４，５から出力される差動電流とを加算した差動電流を積分し、積分値に応じた値の差動電圧を出力する。差動増幅器６の非反転出力端子および反転出力端子は、それぞれ比較器９の反転入力端子（−端子）および非反転入力端子（＋端子）に接続される。

比較器９は、クロック信号ＣＬＫの反転信号／ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられるとき、すなわちクロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられるときに、差動増幅器６から出力される差動電圧と、正のしきい値電圧と、負のしきい値電圧とを比較する。すなわち、比較器９は、クロック信号ＣＬＫの立下りエッジ（後縁）に応答して、差動増幅器６から出力される差動電圧と、正のしきい値電圧と、負のしきい値電圧とを比較する。

比較器９は、差動増幅器６から出力される差動電圧が正のしきい値電圧よりも高い場合は出力信号ＤＯを「Ｈ」レベルにし、差動増幅器６から出力される差動電圧が負のしきい値電圧よりも低い場合は出力信号ＤＯを「Ｌ」レベルにする。比較器９の出力信号ＤＯは、電流検出器１から出力されるデジタル信号となる。

Ｄ型フリップフロップ１０は、クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられるとき、すなわちクロック信号ＣＬＫの立ち上がりエッジ（前縁）に応答して、比較器９の出力信号ＤＯをラッチし、ラッチした信号ＤＯと同じ論理レベルの信号Ｑと、その反転信号／Ｑを出力する。すなわち、比較器９とＤ型フリップフロップ１０は、交互に動作する。Ｄ型フリップフロップ１０の出力信号Ｑ，／Ｑは、それぞれ電流発生回路４，５に与えられる。Ｄ型フリップフロップ１０は、比較器９の比較結果を１クロック周期だけ遅延させて電流発生回路４，５に与えることにより、あるクロック周期におけるデータと１つ前のクロック周期のデータとの差分を実現している。

したがって、差動増幅器６、キャパシタ７，８、比較器９、Ｄ型フリップフロップ１０、電流発生回路４，５は、コイル２，３から出力される差動電流をΔΣ変換してデジタル信号ＤＯに変換するΔΣ変調器を構成している。

次に、電流検出器１の動作について説明する。図２（ａ）〜（ｇ）は電流検出器１の動作を例示するタイムチャートである。特に、図２（ａ）はバスバー８５に流れる電流Ｉ８５を示し、図２（ｂ）はコイル２，３から出力される差動電流Ｉ２３を示し、図２（ｃ）は電流発生回路４，５から出力される差動電流Ｉ４５を示し、図２（ｄ）は差動増幅器６の出力電圧ＶＯを示し、図２（ｅ）は比較器９の出力信号ＤＯを示し、図２（ｆ）はクロック信号ＣＬＫを示し、図２（ｇ）はＤ型フリップフロップ１０の出力信号Ｑを示している。図２（ｄ）において、ＶＴＰは比較器９の正のしきい値電圧を示し、ＶＴＮは比較器９の負のしきい値電圧を示している。

ある時刻においてＤ型フリップフロップ１０の出力信号Ｑが「Ｈ」レベルであり、電流発生回路４が正の電流を出力し、電流発生回路５が負の電流を出力している、すなわち電流発生回路４，５が負の差動電流Ｉ４５を生成しているものとする。

まずバスバー８５に流れる電流値Ｉ８５に変化がなく、コイル２，３から出力される差動電流Ｉ２３が０Ａである場合について説明する。この場合、電流発生回路４から流出する正の電流がキャパシタ７に流れ込み、差動増幅器６の反転入力端子の電圧が上がる。一方、電流発生回路５から流出する負の電流がキャパシタ８に流れ込み、差動増幅器６の非反転入力端子の電圧が低下する。したがって、差動増幅器６の出力電圧ＶＯは徐々に低下する。

クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられるときに、差動増幅器６の出力電圧ＶＯが負のしきい値電圧ＶＴＮよりも低下していると、比較器９の出力信号ＤＯが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、比較器９の出力信号ＤＯがＤ型フリップフロップ１０にラッチされ、Ｄ型フリップフロップ１０の出力信号Ｑが「Ｌ」レベルに書き換えられ、電流発生回路４が負の電流を出力し、電流発生回路５が正の電流を出力する。すなわち、電流発生回路４，５は正の差動電流Ｉ４５を生成する。

電流発生回路４から流出する負の電流がキャパシタ７に流れ込み、差動増幅器６の反転入力端子の電圧が下がる。一方、電流発生回路５から流出する正の電流がキャパシタ８に流れ込み、差動増幅器６の非反転入力端子の電圧が上がる。したがって、差動増幅器６の出力電圧ＶＯは徐々に増加する。クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられるときに、差動増幅器６の出力電圧ＶＯが正のしきい値電圧ＶＴＰを超えていると、比較器９の出力信号ＤＯが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。

クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、比較器９の出力信号ＤＯがＤ型フリップフロップ１０にラッチされ、Ｄ型フリップフロップ１０の出力信号Ｑが「Ｈ」レベルに書き換えられ、電流発生回路４が負の電流を出力し、電流発生回路５が正の電流を出力する。すなわち、電流発生回路４，５から負の差動電流Ｉ４５が出力される。

したがって、バスバー８５に流れる電流Ｉ８５に変化がない場合、たとえば、バスバー８５に電流が流れていない場合、あるいはバスバー８５に一定の電流が流れている場合では、比較器９の出力信号ＤＯは交互に「Ｈ」レベルおよび「Ｌ」レベルに切り換えられ、デューティ比が１／２のクロック信号となる。

また、ある時刻においてＤ型フリップフロップ１０の出力信号Ｑが「Ｈ」レベルであり、電流発生回路４が正の電流を出力し、電流発生回路５が負の電流を出力している、すなわち電流生成回路４，５が負の差動電流Ｉ４５を出力しているものとする。このとき図２（ａ）に示すように、バスバー８５に流れる電流Ｉ８５が負のピーク値に向かって減少しており、コイル２，３の他方端子から正の差動電流Ｉ２３が出力されるものとする。電流発生回路４，５から出力される負の差動電流Ｉ４５とコイル２，３の他方端子から出力される正の差動電流Ｉ２３との和の電流が差動増幅器６およびキャパシタ７，８からなる第１の積分器によって積分され、差動増幅器６の出力電圧ＶＯが減少する。コイル２，３の出力電流Ｉ２３が０Ａであるときよりも、差動増幅器６の出力電圧ＶＯの低下速度は小さくなる。

クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられるときに、差動増幅器６の出力電圧ＶＯが負のしきい値電圧ＶＴＮよりも低下していると、比較器９の出力信号ＤＯが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、比較器９の出力信号ＤＯがＤ型フリップフロップ１０にラッチされ、Ｄ型フリップフロップ１０の出力信号Ｑが「Ｌ」レベルに書き換えられ、電流発生回路４が負の電流を出力し、電流発生回路５が正の電流を出力する。すなわち、電流発生回路４，５が正の差動電流Ｉ４５を出力する。

コイル２，３から出力される正の差動電流Ｉ２３と電流発生回路４，５から出力される正の差動電流Ｉ４５との和の電流が差動増幅器６およびキャパシタ７，８からなる第１の積分器によって積分され、差動増幅器６の出力電圧ＶＯが徐々に増加する。このときの差動増幅器６の出力電圧ＶＯの上昇速度は、コイル２，３の出力電流Ｉ２３が０Ａであるときよりも速くなる。すなわち、このときの比較器９の出力信号ＤＯが「Ｌ」レベルから「Ｈ」レベルに変わるまでの時間は、コイル２，３の出力電流が０Ａであるときよりも短くなる。

クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられるときに、差動増幅器６の出力電圧ＶＯが正のしきい値電圧ＶＴＰを超えていると、比較器９の出力信号ＤＯが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、比較器９の出力信号ＤＯがＤ型フリップフロップ１０にラッチされ、Ｄ型フリップフロップ１０の出力信号Ｑが「Ｈ」レベルに書き換えられ、電流発生回路４，５から負の差動電流Ｉ４５が出力される。

したがって、コイル２，３から正の差動電流Ｉ２３が出力される場合は、コイル２，３の出力電流が０Ａであるときよりも、比較器９の出力信号ＤＯが「Ｈ」レベルになる期間が長くなり、比較器９の出力信号ＤＯのデューティ比は１／２よりも大きくなる。

また、ある時刻においてＤ型フリップフロップ１０の出力信号Ｑが「Ｌ」レベルであり、電流発生回路４，５から正の差動電流Ｉ４５が出力されているものとする。このとき、バスバー８５に流れる電流Ｉ８５が正のピーク値に向かって増大しており、コイル２，３の他方端子から負の差動電流Ｉ２３が出力されるものとする。電流発生回路４，５から出力される正の差動電流Ｉ４５とコイル２，３の他方端子から出力される負の差動電流Ｉ２３との和の電流が差動増幅器６およびキャパシタ７，８からなる第１の積分器によって積分され、差動増幅器６の出力電圧ＶＯが減少する。コイル２，３の出力電流が０Ａであるときよりも、差動増幅器６の出力電圧ＶＯの減少速度が速くなる。

クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられるときに、差動増幅器６の出力電圧ＶＯが負のしきい値電圧ＶＴＮよりも低下していると、比較器９の出力信号ＤＯが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、比較器９の出力信号ＤＯがＤ型フリップフロップ１０にラッチされ、Ｄ型フリップフロップ１０の出力信号Ｑが「Ｌ」レベルに書き換えられ、電流発生回路４，５から正の差動電流Ｉ４５が出力される。

コイル２，３から出力される負の差動電流Ｉ２３と電流発生回路４，５から出力される正の差動電流Ｉ４５との和の電流が差動増幅器６およびキャパシタ７，８からなる第１の積分器によって積分され、差動増幅器６の出力電圧ＶＯが上昇する。このときの差動増幅器６の出力電圧ＶＯの上昇速度は、コイル２，３の出力電流Ｉ２３が０Ａであるときよりも遅くなる。

クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられるときに、差動増幅器６の出力電圧ＶＯが正のしきい値電圧ＶＴＰを超えていると、比較器９の出力信号ＤＯが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、比較器９の出力信号ＤＯがＤ型フリップフロップ１０にラッチされ、Ｄ型フリップフロップ１０の出力信号Ｑが「Ｈ」レベルに書き換えられ、電流発生回路４，５から負の差動電流Ｉ４５が出力される。

したがって、コイル２，３から負の差動電流Ｉ２３が出力される場合は、コイル２，３の出力電流が０Ａであるときよりも、比較器９の出力信号ＤＯが「Ｌ」レベルになる期間が長くなり、比較器９の出力信号ＤＯのデューティ比は１／２よりも小さくなる。したがって、比較器９の出力信号ＤＯは、バスバー８５に流れる電流Ｉ８５の変化を示すデジタル信号となる。

この実施の形態１では、半導体基板の表面に２つのコイル２，３とΔΣ変調器とが形成され、検出すべき電流が流れるバスバー８５とコイル２，３とが絶縁部材１１を介して電磁結合され、コイル２，３から出力される差動電流がΔΣ変調されてデジタル信号ＤＯに変換される。したがって、シャント抵抗器を用いて電流を検出する場合に比べ、電力損失の低減化と装置の小型化を図ることができる。

図３は、実施の形態１の変更例を示す回路ブロック図であって、図１と対比される図である。図３を参照して、この変更例では、電流検出器１は、パワートランジスタ８２のソースから接地電圧ＧＮＤのラインとの間の配線８６に流れる電流を検出する。このため、電流検出器１のコイル２，３は、配線８６の近傍に設けられ、絶縁部材１１を介して配線８６と電磁結合される。この変更例でも、実施の形態１と同じ効果が得られる。

図４は、実施の形態１の他の変更例を示す回路ブロック図であって、図３と対比される図である。図４を参照して、この変更例が図３の変更例と異なる点は、もう１つの電流検出器１Ａが使用される点である。電流検出器１Ａは、電流検出器１と同じ構成であり、コイル２Ａ，３ＡおよびΔΣ変調器１２を含む。ΔΣ変調器１２は、差動増幅器６、キャパシタ７，８、比較器９、Ｄ型フリップフロップ１０、および電流発生回路４，５を含み、コイル２Ａ，３Ａから出力される差動電流をΔΣ変調してデータ信号ＤＯＡに変換する。電流検出器１Ａは、直流電源電圧ＶＤＣのラインとパワートランジスタ８１のドレインとの間の配線８７に流れる電流を検出する。このため、電流検出器１Ａのコイル２Ａ，３Ａは、配線８７の近傍に設けられ、絶縁部材１１Ａを介して配線８７と電磁結合される。

この変更例でも、実施の形態１と同じ効果が得られる。また、３つのインバータ８０を用いて三相モータを駆動させる場合、各インバータ８０に２つの電流検出器１，１Ａを設けることにより、負荷からダイオード８３を介して直流電源電圧ＶＤＣのラインに流れる還流電流を検出することができる。

[実施の形態２]
図５は、この発明の実施の形態２による電流検出器１５の構成を示す回路ブロック図であって、図１と対比される図である。図５を参照して、この電流検出器１５が図１の電流検出器１と異なる点は、差動増幅器６と比較器９の間に積分器１６（第２の積分器）が追加されている点である。

積分器１６は、前段の積分器から出力される差動電圧を積分し、その積分値を示す差動電圧を出力する。積分器１６は、スイッチＳ１〜Ｓ８、キャパシタ２１，２２，２４，２５、差動増幅器２３を含む。スイッチＳ１〜Ｓ８の各々は、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタ、またはＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの並列接続体で構成される。差動増幅器２３は、反転入力端子（−端子）および非反転入力端子（＋端子）と、非反転出力端子および反転出力端子とを含む完全差動型である。

スイッチＳ１、キャパシタ２１、およびスイッチＳ４は、差動増幅器６の非反転出力端子と差動増幅器２３の反転入力端子との間に直列接続される。スイッチＳ２の一方端子はスイッチＳ１とキャパシタ２１の一方電極との間のノードに接続され、その他方端子は参照電圧ＶＲを受ける。スイッチＳ３の一方端子はキャパシタ２１の他方電極とスイッチＳ４との間のノードＮ１に接続され、その他方端子は参照電圧ＶＲを受ける。

同様に、スイッチＳ５、キャパシタ２２、およびスイッチＳ８は、差動増幅器６の反転出力端子と差動増幅器２３の非反転入力端子との間に直列接続される。スイッチＳ６の一方端子はスイッチＳ２とキャパシタ２２の一方電極との間のノードに接続され、その他方端子は参照電圧ＶＲを受ける。スイッチＳ７の一方端子はキャパシタ２２の他方電極とスイッチＳ８との間のノードＮ２に接続され、その他方端子は参照電圧ＶＲを受ける。

差動増幅器２３の非反転出力端子および反転出力端子は、それぞれ比較器９の反転入力端子および非反転入力端子に接続される。キャパシタ２４は、差動増幅器２３の反転入力端子および非反転出力端子間に接続される。キャパシタ２５は、差動増幅器２３の非反転入力端子および反転出力端子間に接続される。

スイッチＳ１〜Ｓ８のうちの奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７は、クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられたときにオンし、クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられたときにオフする。

スイッチＳ１〜Ｓ８のうちの偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８は、クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられたときにオンし、クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられたときにオフする。

クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７がオンするとともに偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８がオフし、キャパシタ２１，２２によって差動増幅器６の出力電圧がサンプリングされる。

クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７がオフするとともに偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８がオンし、キャパシタ２１，２２によってサンプリングされた電圧が差動増幅器２３およびキャパシタ２４，２５からなる積分器に与えられる。

つまり、スイッチＳ１〜Ｓ８およびキャパシタ２１，２２は、クロック信号ＣＬＫの立ち上がりエッジ(前縁）に応答して、差動増幅器６およびキャパシタ７，８からなる第１の積分器から出力される差動電圧をサンプリングし、クロック信号ＣＬＫの立ち下がりエッジ(後縁）に応答して、サンプリングした差動電圧を差動増幅器２３およびキャパシタ２４，２５からなる積分器に与える第１のサンプリング回路を構成する。

比較器９は、積分器１６から出力される差動電圧が正のしきい値電圧よりも高い場合に信号ＤＯを「Ｈ」レベルにし、積分器１６から出力される差動電圧が負のしきい値電圧よりも低い場合に信号ＤＯを「Ｌ」レベルにする。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。

この実施の形態２では、積分器の段数を増やしたので、ΔΣ変調器において量子化ノイズを高周波側に移動させる能力を向上させることができ、電流検知の分解能が向上する。

[実施の形態３]
図６は、この発明の実施の形態３による電流検出器２０の構成を示す回路ブロック図であって、図５と対比される図である。図６を参照して、この電流検出器２０が図５の電流検出器１と異なる点は、ＤＡコンバータ（電圧発生回路）２６、スイッチＳ９〜Ｓ１２、およびキャパシタ２７，２８が追加されている点である。スイッチＳ９〜Ｓ１２の各々は、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタ、またはＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの並列接続体で構成される。

ＤＡコンバータ（ＤＡＣ）２６（電圧発生回路）は、Ｄ型フリップフロップ１０の出力信号Ｑ，／Ｑがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルである場合は、正電圧および負電圧をそれぞれ出力端子２６ａ，２６ｂに出力する。ＤＡコンバータ２６は、Ｄ型フリップフロップ１０の出力信号Ｑ，／Ｑがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合は、負電圧および正電圧をそれぞれ出力端子２６ａ，２６ｂに出力する。

換言すると、ＤＡコンバータ２６は、Ｄ型フリップフロップ１０の出力信号Ｑが「Ｌ」レベルである場合は、正の差動電圧を出力端子２６ａ，２６ｂ間に出力する。ＤＡコンバータ２６は、Ｄ型フリップフロップ１０の出力信号Ｑが「Ｈ」レベルである場合は、負の差動電圧を出力端子２６ａ，２６ｂ間に出力する。

スイッチＳ９およびキャパシタ２７は、ＤＡコンバータ２６の出力端子２６ａとノードＮ１との間に直列接続される。スイッチＳ１０の一方端子はスイッチＳ９とキャパシタ２７の一方電極との間のノードに接続され、その他方端子は参照電圧ＶＲを受ける。スイッチＳ１１およびキャパシタ２８は、ＤＡコンバータ２６の出力端子２６ｂとノードＮ２との間に直列接続される。スイッチＳ１２の一方端子はスイッチＳ１１とキャパシタ２８の一方電極との間のノードに接続され、その他方端子は参照電圧ＶＲを受ける。

スイッチＳ１〜Ｓ１２のうちの奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７，Ｓ９，Ｓ１１は、クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられたときにオンし、クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられたときにオフする。

スイッチＳ１〜Ｓ１２のうちの偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８，Ｓ１０，Ｓ１２は、クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられたときにオンし、クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられたときにオフする。

クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７，Ｓ９，Ｓ１１がオンするとともに偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８，Ｓ１０，Ｓ１２がオフし、キャパシタ２１，２２によって差動増幅器６の出力電圧がサンプリングされるとともに、キャパシタ２７，２８によってＤＡコンバータ２６の出力電圧がサンプリングされる。

クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７，Ｓ９，Ｓ１１がオフするとともに偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８，Ｓ１０，Ｓ１２がオンし、キャパシタ２１，２２によってサンプリングされた電圧とキャパシタ２７，２８によってサンプリングされた電圧とが加算されて差動増幅器２３およびキャパシタ２４，２５からなる積分器に与えられる。

つまり、スイッチＳ１〜Ｓ８およびキャパシタ２１，２２は、クロック信号ＣＬＫの立ち上がりエッジ(前縁）に応答して、差動増幅器６およびキャパシタ７，８からなる第１の積分器から出力される差動電圧をサンプリングし、クロック信号ＣＬＫの立ち下がりエッジ(後縁）に応答して、サンプリングした差動電圧を差動増幅器２３およびキャパシタ２４，２５からなる第２の積分器に与える第１のサンプリング回路を構成する。

スイッチＳ９〜Ｓ１２，Ｓ３，Ｓ４，Ｓ７，Ｓ８およびキャパシタ２７，２８は、クロック信号ＣＬＫの立ち上がりエッジ(前縁）に応答して、ＤＡコンバータ２６から出力される差動電圧をサンプリングし、クロック信号ＣＬＫの立ち下がりエッジ(後縁）に応答して、サンプリングした差動電圧を差動増幅器２３およびキャパシタ２４，２５からなる第２の積分器にフィードバックさせる第２のサンプリング回路を構成する。

他の構成および動作は、実施の形態１，２と同じであるので、その説明は繰り返さない。この実施の形態３では、実施の形態１，２と同じ効果が得られる他、高い分解能で電流を検出することができる。

[実施の形態４]
図７は、この発明の実施の形態４による電流検出器３０の構成を示す回路ブロック図である。図７において、この電流検出器３０は、半導体チップであり、半導体基板(図示せず)の表面に形成されたコイル２，３、ΔΣ変調器３１、およびデジタルフィルタ３２を備え、ハーフブリッジ型インバータ８０の配線に流れる電流を検出し、検出値を示すデジタルコードＤＣＯを出力する。インバータ８０は、直流電源電圧ＶＤＣおよび接地電圧ＧＮＤによって駆動される。ΔΣ変調器３１およびデジタルフィルタ３２の各々は、直流電源電圧ＶＤＣと異なる直流電源電圧ＶＤＣＡによって駆動される。

コイル２，３は、図１で示したものであり、絶縁部材１１を介してインバータ８０の配線と電磁結合され、配線に流れる電流の変化に応じた値の差動電流を出力する。ΔΣ変調器３１は、図１で示した差動増幅器６、キャパシタ７，８、比較器９、Ｄ型フリップフロップ１０、および電流発生回路４，５を含み、クロック信号ＣＬＫに同期して動作し、コイル２，３の出力電流をΔΣ変調してデジタル信号ＤＯに変換する。デジタル信号ＤＯおよびクロック信号ＣＬＫは、デジタルフィルタ３２に与えられる。デジタルフィルタ３２は、クロック信号ＣＬＫに同期して動作し、ΔΣ変調器３１で生成されたデジタル信号ＤＯをデジタルコードＤＣＯに変換し、クロック信号ＣＬＫＡに同期してデジタルコードＤＣＯを出力する。

この実施の形態４では、インバータ８０の配線に流れる電流の変化をデジタルコードＤＣＯに変換することができる。

[実施の形態５]
図８は、この発明の実施の形態５による電流検出器１の構成および使用方法を模式的に示す図である。図８において、この電流検出器１は、半導体基板３５の表面に形成されたコイル２，３、電流発生回路４，５、差動増幅器６、キャパシタ７，８、比較器９、およびＤ型フリップフロップ１０を備える。

コイル２，３は、半導体基板３５の表面において、互いに線対称に形成されている。すなわち、半導体基板３５の上方から見て、コイル２は右巻きの渦巻状に形成され、コイル３は左巻きの渦巻状に形成されている。コイル２，３の各々の中心軸は、半導体基板３５の表面に対して垂直に設けられている。コイル２，３の内側の端子はそれぞれ差動増幅器６の反転入力端子および非反転入力端子に接続され、コイル２，３の外側の端子は互いに接続されている。

帯状のバスバー８５の上に四角形の板状の絶縁部材１１が配置され、絶縁部材１１の上に半導体基板３５が配置される。半導体基板３５の上方から見て、コイル２，３はバスバー８５の延在する方向に配列され、かつバスバー８５から外れた位置に配置される。バスバー８５に図中の矢印の方向（手前から奥に向かう方向）に電流Ｉが流れている場合は、右ネジの法則に基づき、バスバー８５の周囲に右回りの方向（時計の針の回転方向）の磁束ＭＦが発生する。磁束ＭＦは、コイル２，３の各々の中心軸に平行な方向に発生する。

電流Ｉが増大して磁束ＭＦが増大すると、電磁誘導の法則により、磁束ＭＦの増大を抑制する方向の磁束が発生するようにコイル２，３の各々に電流が流れる。コイル２，３の上方から見て、コイル２においては右回りの方向に電流が流れ、コイル３においては左回りの方向に電流が流れ、コイル２，３から負の差動電流が出力される。

電流Ｉが減少して磁束ＭＦが減少すると、電磁誘導の法則により、磁束ＭＦの減少を抑制する方向の磁束が発生するようにコイル２，３の各々に電流が流れる。コイル２，３の上方から見て、コイル２においては左回りの方向に電流が流れ、コイル３においては右回りの方向に電流が流れ、コイル２，３から正の差動電流が出力される。

コイル２，３から出力される差動電流は、半導体基板３５上の電流発生回路４，５、差動増幅器６、キャパシタ７，８、比較器９、およびＤ型フリップフロップ１０からなるΔΣ変調器によってデジタル信号ＤＯに変換される。

この実施の形態５でも、実施の形態１と同じ効果が得られる。また、バスバー８５の周囲に発生する磁束ＭＦを効率よくコイル２，３に与えることができ、信号のＳ／Ｎ比を改善することができる。

[実施の形態６]
図９は、この発明の実施の形態６による電流検出器４０の構成および使用方法を模式的に示す図であって、図８と対比される図である。図９において、この電流検出器４０が図８の電流検出器１と異なる点は、コイル２，３がそれぞれコイル４１，４２と置換されている点である。

コイル４１，４２は、半導体基板３５の表面において、互いに線対称に形成されている。すなわち、半導体基板３５の表面に平行な方向から見て、コイル４１は右巻きの渦巻状に形成され、コイル４２は左巻きの渦巻状に形成されている。コイル４１，４２の各々の中心軸は、半導体基板３５の表面と平行に設けられている。コイル４１，４２の内側の端子はそれぞれ差動増幅器６の反転入力端子および非反転入力端子に接続され、コイル４１，４２の外側の端子は互いに接続されている。

帯状のバスバー８５の上に四角形の板状の絶縁部材１１が配置され、絶縁部材１１の上に半導体基板３５が配置される。半導体基板３５の上方から見て、コイル４１，４２はバスバー８５の延在する方向に配列され、かつバスバー８５の上に配置される。コイル４１，４２の各々の中心軸は、半導体基板３５の表面と平行に配置され、かつバスバー８５の延在する方向と直交する方向に配置されている。バスバー８５に図中の矢印の方向（手前から奥に向かう方向）に電流Ｉが流れている場合は、右ネジの法則に基づき、バスバー８５の周囲に右回りの方向（時計の針の回転方向）の磁束ＭＦが発生する。磁束ＭＦは、コイル４１，４２の各々の中心軸に平行な方向に発生する。

電流Ｉが増大して磁束ＭＦが増大すると、電磁誘導の法則により、磁束ＭＦの増大を抑制する方向の磁束が発生するようにコイル４１，４２の各々に電流が流れる。コイル４１，４２の正面から見て、コイル４１においては右回りの方向に電流が流れ、コイル４２においては左回りの方向に電流が流れ、コイル４１，４２から負の差動電流が出力される。

電流Ｉが減少して磁束ＭＦが減少すると、電磁誘導の法則により、磁束ＭＦの減少を抑制する方向の磁束が発生するようにコイル４１，４２の各々に電流が流れる。コイル４１，４２の正面から見て、コイル４１においては左回りの方向に電流が流れ、コイル４２においては右回りの方向に電流が流れ、コイル４１，４２から正の差動電流が出力される。

コイル４１，４２から出力される差動電流は、半導体基板３５上の電流発生回路４，５、差動増幅器６、キャパシタ７，８、比較器９、およびＤ型フリップフロップ１０からなるΔΣ変調器によってデジタル信号ＤＯに変換される。

図１０は、コイル４１，４２の構成を示す図である。図１０において、コイル４１，４２の各々は、半導体基板３５の表面の複数の金属配線層および複数のビアホールを用いて形成される。コイル４１は、四角形の右巻きの渦巻状に接続された複数の配線４１ａ〜４１ｈを含む。コイル４２は、四角形の左巻きの渦巻状に接続された複数の配線４２ａ〜４２ｈを含む。

たとえば、配線４１ａは、最下層の金属配線層を用いて形成される。配線４１ｂは、最下層（１層目）の金属配線層と最上層（Ｎ層目とする）の金属配線層との間のビアホールを用いて形成される。配線４１ｃは、Ｎ層目の金属配線層を用いて形成される。配線４１ｄは、Ｎ層目の金属配線層と２層目の金属配線層との間のビアホールを用いて形成される。配線４１ｅは、２層目の金属配線層を用いて形成される。配線４１ｆは、２層目の金属配線層と（Ｎ−１）層目の金属配線層との間のビアホールを用いて形成される。配線４１ｇは、（Ｎ−１）層目の金属配線層を用いて形成される。配線４２ａ〜４２ｇは、配線４１ａ〜４１ｇと同様である。

配線４１ａと配線４２ａは互いに接続される。配線４１ｇと差動増幅器６の反転入力端子との間は、配線４１ｈを介して接続される。配線４１ｈは、（Ｎ−１）層目の金属配線層を用いて形成される。配線４２ｇと差動増幅器６の非反転入力端子との間は、配線４２ｈを介して接続される。配線４２ｈは、（Ｎ−１）層目の金属配線層を用いて形成される。この実施の形態６でも、実施の形態５と同じ効果が得られる。

[実施の形態７]
図１１は、この発明の実施の形態７による電流検出器４５の構成および使用方法を模式的に示す図であって、図９と対比される図である。図１１において、この電流検出器４５が図９の電流検出器４０と異なる点は、コイル４１，４２がそれぞれコイル４６，４７と置換されている点である。

コイル４６，４７は、半導体基板３５の表面において、互いに面対称に形成されている。すなわち、半導体基板３５の表面に平行な方向から見て、コイル４６は右巻きのスプリング状に形成され、コイル４７は左巻きのスプリング状に形成されている。コイル４６，４７の各々の中心軸は、半導体基板３５の表面と平行に設けられている。コイル４６，４７の一方側の端子はそれぞれ差動増幅器６の反転入力端子および非反転入力端子に接続され、コイル４６，４７の外側の端子は互いに接続されている。

帯状のバスバー８５の上に四角形の板状の絶縁部材１１が配置され、絶縁部材１１の上に半導体基板３５が配置される。半導体基板３５の上方から見て、コイル４６，４７はバスバー８５の延在する方向に配列され、かつバスバー８５の上に配置される。コイル４６，４７の中心軸は、半導体基板３５の表面と平行に配置され、かつバスバー８５の延在する方向と直交する方向に配置されている。バスバー８５に図中の矢印の方向（手前から奥に向かう方向）に電流Ｉが流れている場合は、右ネジの法則に基づき、バスバー８５の周囲に右回りの方向（時計の針の回転方向）の磁束ＭＦが発生する。磁束ＭＦは、コイル４６，４７の各々の中心軸に平行な方向に発生する。

電流Ｉが増大して磁束ＭＦが増大すると、電磁誘導の法則により、磁束ＭＦの増大を抑制する方向の磁束が発生するようにコイル４６，４７の各々に電流が流れる。コイル４６，４７の正面から見て、コイル４６においては右回りの方向に電流が流れ、コイル４７においては左回りの方向に電流が流れ、コイル４６，４７から負の差動電流が出力される。

電流Ｉが減少して磁束ＭＦが減少すると、電磁誘導の法則により、磁束ＭＦの減少を抑制する方向の磁束が発生するようにコイル４６，４７の各々に電流が流れる。コイル４６，４７の正面から見て、コイル４６においては左回りの方向に電流が流れ、コイル４７においては右回りの方向に電流が流れ、コイル４６，４７から正の差動電流が出力される。

コイル４６，４７から出力される差動電流は、半導体基板３５上の電流発生回路４，５、差動増幅器６、キャパシタ７，８、比較器９、およびＤ型フリップフロップ１０からなるΔΣ変調器によってデジタル信号ＤＯに変換される。

図１２は、コイル４６，４７の構成を示す図である。図１２において、コイル４６，４７の各々は、半導体基板３５の表面の複数の金属配線層および複数のビアホールを用いて形成される。コイル４６は、四角形の右巻きのスプリング状に接続された複数の配線４６ａ〜４６ｅを含む。コイル４７は、四角形の左巻きのスプリング状に接続された複数の配線４７ａ〜４７ｅを含む。

たとえば、最下層の金属配線層を用いて複数（図では４本）の配線４６ａが形成される。４本の配線４６ａは、等間隔で平行に配置される。差動増幅器６側（図中の右側）から見て、４本の配線４６ａをそれぞれ第１〜第４の配線４６ａとする。最下層の金属配線層と最上層の金属配線層との間のビアホールを用いて、４本の配線４６ｂが形成される。差動増幅器６側から見て、４本の配線４６ｂをそれぞれ第１〜第４の配線４６ｂとする。第１〜第４の配線４６ｂの下端は、それぞれ第１〜第４の配線４６ａの一方端に接続される。

最下層の金属配線層と最上層の金属配線層との間のビアホールを用いて、３本の配線４６ｃが形成される。差動増幅器６側から見て、４本の配線４６ｃをそれぞれ第１〜第３の配線４６ｃとする。第１〜第３の配線４６ｃの下端は、それぞれ第１〜第３の配線４６ａの他方端に接続される。

最上層の金属配線層を用いて３本の配線４６ｄが形成される。差動増幅器６側から見て、３本の配線４６ｄをそれぞれ第１〜第３の配線４６ｄとする。第１〜第３の配線４６ｄの一方端はそれぞれ第１〜第３の配線４６ｃの上端に接続される。第１〜第３の配線４６ｄの他方端はそれぞれ第２〜第４の配線４６ｂの上端に接続される。配線４７ａ〜４７ｄは、配線４６ａ〜４６ｄと同様である。

第４の配線４６ａと第４の配線４７ａは互いに接続される。配線４６ｂと差動増幅器６の反転入力端子との間は、配線４６ｅを介して接続される。配線４６ｅは、最上層の金属配線層を用いて形成される。配線４７ｂと差動増幅器６の非反転入力端子との間は、配線４７ｅを介して接続される。配線４７ｅは、最上層の金属配線層を用いて形成される。この実施の形態７でも、実施の形態５と同じ効果が得られる。

[実施の形態８]
図１３は、この発明の実施の形態８による電流検出器５０の構成を示す回路ブロック図であって、図１と対比される図である。図１３において、この電流検出器５０は、たとえば、ハーフブリッジ型インバータ８０のパワートランジスタ８２に流れるセンス電流を検出するために使用される。パワートランジスタ８２は、ゲート電極、主ドレイン電極、主ソース電極、およびセンス用ソース電極を含む。パワートランジスタ８２の主ドレイン電極および主ソース電極間には主電流が流れる。パワートランジスタ８２の主ドレイン電極およびセンス用ソース電極間にはセンス電流が流れる。センス電流は、主電流よりも十分に小さく、主電流に応じて変化する。センス電流は、主電流の１／１００以下の大きさである。センス電流をモニタすることにより、主電流をモニタすることができる。インバータ８０および絶縁ドライバ７０の構成および動作は、実施の形態１で説明した通りである。

電流検出器５０は、半導体チップであり、半導体基板５０ａと、その表面に形成されたマイクロトランス５３、絶縁部材５４、電流発生回路４，５、差動増幅器６（第１の差動増幅器）、キャパシタ７，８、比較器９、Ｄ型フリップフロップ（ＤＦＦ）１０を備える。

マイクロトランス５３は、１次巻線５１および２次巻線５２を備える。１次巻線５１の一方端子はパワートランジスタ８２のセンス用ソース電極に接続され、その他方端子は接地電圧ＧＮＤのラインに接続される。２次巻線５２は、中間点で２つのコイル５２ａ，５２ｂに分割されている。コイル５２ａ，５２ｂの一方端子はともに基準電圧ＶＳＳに接続され、それらの他方端子は差動増幅器６の反転入力端子および非反転入力端子にそれぞれ接続される。パワートランジスタ８２に主電流が流れると、その主電流に応じた値のセンス電流が流れ、そのセンス電流に応じた値の差動電流がコイル５２ａ，５２ｂの他方端子から出力される。

コイル５２ａ，５２ｂから出力される差動電流は、電流発生回路４，５、差動増幅器６、キャパシタ７，８、比較器９、およびＤ型フリップフロップ１０からなるΔΣ変調器によってデジタル信号ＤＯに変換される。

絶縁部材５４は、１次巻線５１と、２次巻線５２およびΔΣ変調器との間に配置される。１次巻線５１と、２次巻線５２およびΔΣ変調器とは、絶縁部材５４によってガルバニック絶縁される。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。

この実施の形態８では、半導体基板５０ａの表面にマイクロトランス５３とΔΣ変調器とが形成され、パワートランジスタ８２のセンス電流がマイクロトランス５３の１次巻線５２に流され、２次巻線５２から出力される差動電流がΔΣ変調されてデジタル信号ＤＯに変換される。したがって、シャント抵抗器を使用して電流を検出する場合に比べ、電力損失の低減化と装置の小型化を図ることができる。

[実施の形態９]
図１４は、この発明の実施の形態９による電流検出器５５の構成を示す回路ブロック図であって、図１３と対比される図である。図１４を参照して、この電流検出器５５が図１３の電流検出器５０と異なる点は、差動増幅器６と比較器９の間に積分器１６が追加されている点である。

積分器１６は、図５で示したものであり、前段の積分器から出力される差動電圧を積分し、その積分値を示す差動電圧を出力する。比較器９は、積分器１６から出力される差動電圧が正のしきい値電圧よりも高い場合に信号ＤＯを「Ｈ」レベルにし、積分器１６から出力される差動電圧が負のしきい値電圧よりも低い場合に信号ＤＯを「Ｌ」レベルにする。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。

この実施の形態９では、積分器の段数を増やしたので、ΔΣ変調器において量子化ノイズを高周波側に移動させる能力を向上させることができ、電流検知の分解能が向上する。

[実施の形態１０]
図１５は、この発明の実施の形態１０による電流検出器６０の構成を示す回路ブロック図であって、図１３と対比される図である。図１５を参照して、この電流検出器６０が図１３の電流検出器５０と異なる点は、スイッチＳ１〜Ｓ１２、キャパシタ２１，２２，２４，２５，２７，２８、差動増幅器２３、およびＤＡコンバータ（電圧発生回路）２６が追加されている点である。追加された回路の構成および動作は、図５および図６で説明した通りであるので、その説明は繰り返さない。この実施の形態１０では、実施の形態８，９と同じ効果が得られる他、高い分解能で電流を検出することができる。

[実施の形態１１]
図１６は、この発明の実施の形態１１による電流検出器６５の構成を示す回路ブロック図である。図１６において、この電流検出器６５は、半導体チップであって、半導体基板(図示せず)の表面に形成されたマイクロトランス５３、絶縁部材５４、ΔΣ変調器３１、およびデジタルフィルタ３２を備え、ハーフブリッジ型インバータ８０に含まれるパワートランジスタ８２のセンス用ソース電極に流れるセンス電流を検出し、検出値を示すデジタルコードＤＣＯを出力する。インバータ８０は、直流電源電圧ＶＤＣおよび接地電圧ＧＮＤによって駆動される。ΔΣ変調器３１およびデジタルフィルタ３２の各々は、直流電源電圧ＶＤＣと異なる直流電源電圧ＶＤＣＡによって駆動される。

マイクロトランス５３は、絶縁部材５４によってガルバニック絶縁された１次巻線５１および２次巻線５２を備え、２次巻線５２はコイル５２ａ，５２ｂを含む。１次巻線５２にはパワートランジスタ８２のセンス電流が流れ、コイル５２ａ，５２ｂからはセンス電流に応じた値の差動電流が出力される。

ΔΣ変調器３１は、図１で示した差動増幅器６、キャパシタ７，８、比較器９、Ｄ型フリップフロップ１０、および電流発生回路４，５を含み、クロック信号ＣＬＫに同期して動作し、コイル５２ａ，５２ｂの出力電流をΔΣ変調してデジタル信号ＤＯに変換する。デジタル信号ＤＯおよびクロック信号ＣＬＫは、デジタルフィルタ３２に与えられる。デジタルフィルタ３２は、クロック信号ＣＬＫに同期して動作し、ΔΣ変調器３１で生成されたデジタル信号ＤＯをデジタルコードＤＣＯに変換し、クロック信号ＣＬＫＡに同期してデジタルコードＤＣＯを出力する。

この実施の形態１１では、パワートランジスタ８２のセンス電流の検出値をデジタルコードＤＣＯとして出力することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，１Ａ，１５，２０，３０，４０，４５，５０，５５，６０，６５ 電流検出器、２，３，４１，４２，４６，４７，５２ａ，５２ｂ コイル、４，５ 電流発生回路、６，２３ 差動増幅器、７，８，２１，２２，２４，２５，２７，２８ キャパシタ、９ 比較器、１０ Ｄ型フリップフロップ、１１，１１Ａ，５４ 絶縁部材、１２，３１ ΔΣ変調器、１６ 積分器、Ｓ１〜Ｓ１２ スイッチ、２６ ＤＡコンバータ、３２ デジタルフィルタ、３５，５０ａ 半導体基板、４１ａ〜４１ｈ，４２ａ〜４２ｈ，４６ａ〜４６ｅ，４７ａ〜４７ｅ，８６，８７ 配線、７０ 絶縁ドライバ、７１，７２ 絶縁アンプ、７３ インバータ、７４ バッファ、８０ ハーフブリッジ型インバータ、８１，８２ パワートランジスタ、８３，８４ ダイオード、８５ バスバー、９０ 負荷。

Claims (15)

1. 半導体基板上に形成された電流検出器であって、
   検出すべき電流に応じた値の差動電流を出力する第１および第２のコイルと、
   前記第１および第２のコイルから出力される差動電流をΔΣ変調してデジタル信号に変換するΔΣ変調器とを備え、
   前記ΔΣ変調器は、
   第１の論理レベルの信号に応答して負の差動電流を出力し、第２の論理レベルの信号に応答して正の差動電流を出力する電流発生回路と、
   前記第１および第２のコイルから出力される差動電流と前記電流発生回路から出力される差動電流とを加算した差動電流を積分し、積分値に応じた値の差動電圧を出力する第１の積分器と、
   前記第１の積分器の出力電圧が正のしきい値電圧よりも高い場合は前記第１の論理レベルの信号を出力し、前記第１の積分器の出力電圧が負のしきい値電圧よりも低い場合は前記第２の論理レベルの信号を出力する比較器と、
   前記比較器の出力信号をラッチし、ラッチした信号を前記電流発生回路に与えるフリップフロップとを含み、
   前記比較器と前記フリップフロップが交互に動作されて前記比較器の出力信号が前記デジタル信号となる、電流検出器。
2. 前記第１の積分器は、
   反転入力端子および非反転入力端子と非反転出力端子および反転出力端子とを有する完全差動型の第１の差動増幅器と、
   前記第１の差動増幅器の反転入力端子および非反転出力端子間に接続された第１のキャパシタと、
   前記第１の差動増幅器の非反転入力端子および反転出力端子間に接続された第２のキャパシタとを有し、
   前記第１および第２のコイルから出力される差動電流と前記電流発生回路から出力される差動電流とは、前記第１の差動増幅器の反転入力端子および非反転入力端子に与えられ、
   前記第１の差動増幅器の非反転出力端子および反転出力端子間の電圧が前記第１の積分器の出力電圧となる、請求項１に記載の電流検出器。
3. 前記ΔΣ変調器は、さらに、前記第１の積分器と前記比較器との間に設けられる第２の積分器を含み、前記第２の積分器は、前記第１の積分器から出力される差動電圧を積分し、積分値に応じた値の差動電圧を出力し、
   前記比較器は、前記第２の積分器の出力電圧が前記正のしきい値電圧よりも高い場合は前記第１の論理レベルの信号を出力し、前記第２の積分器の出力電圧が前記負のしきい値電圧よりも低い場合は前記第２の論理レベルの信号を出力する、請求項１または請求項２に記載の電流検出器。
4. 前記第２の積分器は、
   反転入力端子および非反転入力端子と非反転出力端子および反転出力端子とを有する完全差動型の第２の差動増幅器と、
   前記第２の差動増幅器の反転入力端子および非反転出力端子間に接続された第３のキャパシタと、
   前記第２の差動増幅器の非反転入力端子および反転出力端子間に接続された第４のキャパシタと、
   クロック信号の前縁に応答して、前記第１の差動増幅器の非反転出力端子および反転出力端子の電圧をサンプリングし、前記クロック信号の後縁に応答して、サンプリングした前記第１の差動増幅器の非反転出力端子および反転出力端子の電圧をそれぞれ前記第２の差動増幅器の反転入力端子および非反転入力端子に与える第１のサンプリング回路とを有し、
   前記第２の差動増幅器の非反転出力端子および反転出力端子間の電圧が前記第２の積分器の出力電圧となる、請求項３に記載の電流検出器。
5. さらに、前記フリップフロップから前記第１の論理レベルの信号が出力されている場合は負の差動電圧を第１および第２の出力端子間に出力し、前記フリップフロップから前記第２の論理レベルの信号が出力されている場合は正の差動電圧を前記第１および第２の出力端子間に出力する電圧発生回路と、
   前記クロック信号の前縁に応答して、前記電圧発生回路の前記第１および第２の出力端子の電圧をサンプリングし、前記クロック信号の後縁に応答して、サンプリングした前記電圧発生回路の前記第１および第２の出力端子の電圧をそれぞれ前記第２の差動増幅器の反転入力端子および非反転入力端子に与える第２のサンプリング回路とを含み、
   前記比較器は前記クロック信号の後縁に応答して動作し、
   前記フリップフロップは前記クロック信号の前縁に応答して動作する、請求項４に記載の電流検出器。
6. さらに、前記比較器の出力信号をデジタルコードに変換するデジタルフィルタを備える、請求項１から請求項５までのいずれか１項に記載の電流検出器。
7. 前記第１および第２のコイルは、検出すべき電流が流れる導体と電磁結合され、
   前記第１および第２のコイルの一方端子は互いに接続され、それらの他方端子から前記導体の周囲の磁界変化に応じた値の差動電流が出力される、請求項１から請求項６までのいずれか１項に記載の電流検出器。
8. 前記導体には、パワー半導体素子の主電極が接続され、前記パワー半導体素子の主電流が流される、請求項７に記載の電流検出器。
9. 前記電流検出器は駆動回路に流れる電流を検出し、
   前記駆動回路は、
   第１の直流電圧のラインと出力端子との間に接続された第１のパワー半導体素子と、
   前記出力端子と第２の直流電圧のラインとの間に接続された第２のパワー半導体素子とを含み、
   前記第１および第２のパワー半導体素子のいずれか一方のパワー半導体素子が選択的にオンされ、
   前記導体は、前記第１および第２の直流電圧のライン間に前記第１および第２のパワー半導体素子と直列接続されている、請求項７に記載の電流検出器。
10. 前記第１および第２のコイルの各々は、前記半導体基板の表面と垂直な方向に中心軸を向けて渦巻状に形成され、
    前記第１および第２のコイルは互いに線対称に形成され、
    前記導体は帯状に形成され、
    前記導体の表面と前記半導体基板との間に絶縁部材が設けられ、
    前記半導体基板の表面に垂直な方向から見て、前記第１および第２のコイルの各々は前記導体から外れた位置に配置される、請求項７から請求項９までのいずれか１項に記載の電流検出器。
11. 前記第１および第２のコイルの各々は、前記半導体基板の表面と平行な方向に中心軸を向けて渦巻状に形成され、
    前記第１および第２のコイルは互いに線対称に形成され、
    前記導体は帯状に形成され、
    前記導体の表面と前記半導体基板との間に絶縁部材が設けられ、
    前記第１および第２のコイルの各々は、その中心軸が前記半導体基板の表面に垂直な方向から見て前記導体と直交する方向に向かうように前記導体上に配置される、請求項７から請求項９までのいずれか１項に記載の電流検出器。
12. 前記第１および第２のコイルの各々は、前記半導体基板の表面と平行な方向に中心軸を向けてスプリング状に形成され、
    前記第１および第２のコイルは互いに面対称に形成され、
    前記導体は帯状に形成され、
    前記導体の表面と前記半導体基板との間に絶縁部材が設けられ、
    前記第１および第２のコイルの各々は、その中心軸が前記半導体基板の表面に垂直な方向から見て前記導体と直交する方向に向かうように前記導体上に配置される、請求項７から請求項９までのいずれか１項に記載の電流検出器。
13. 前記第１および第２のコイルの各々は、前記半導体基板の表面の複数の金属配線層と複数のビアホールを用いて形成されている、請求項１１または請求項１２に記載の電流検出器。
14. １次巻線および２次巻線を含むマイクロトランスを備え、
    前記１次巻線には検出すべき電流が流され、
    前記２次巻線は前記第１および第２のコイルを含み、
    前記第１および第２のコイルの一方端子は互いに接続されて基準電圧を受け、それらの他方端子から前記１次巻線に流れる電流に応じた値の差動電流が出力される、請求項１から請求項６までのいずれか１項に記載の電流検出器。
15. 前記１次巻線には、パワー半導体素子のセンス電極が接続され、前記パワー半導体素子の主電極に流れる主電流に応じた値のセンス電流が流される、請求項１４に記載の電流検出器。

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