JP6509030B2 - 電流検出器 - Google Patents

電流検出器

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Description

この発明は電流検出器に関し、特に、電流を検出し、検出値を示すデジタル信号を出力する電流検出器に関する。
ブラシレスモータを駆動するためには、ロータの位置を推測して適切なタイミングでコイルに電流を流す必要がある。そのためにはコイルに流れる電流を検出し、検出値を示すデジタル信号をブラシレスモータの制御回路に与える電流検出器が必要である。たとえば特許文献1には、コイルに電流を流すパワートランジスタにシャント抵抗器を直列接続し、シャント抵抗器の端子間電圧に基づいてパワートランジスタおよびコイルに流れる電流を検出する方法が開示されている。
国際公開第2013/094148号
しかし、特許文献1の方法では、シャント抵抗器で大きな電力損失が発生するという問題があった。また、電力損失によってシャント抵抗器が発熱するので、シャント抵抗器を冷却する冷却器が必要となり、装置が大型化していた。
それゆえに、この発明の主たる目的は、電力損失が小さく、小型の電流検出器を提供することである。
この発明に係る電流検出器は、半導体基板上に形成された電流検出器であって、検出すべき電流に応じた値の差動電流を出力する第1および第2のコイルと、第1および第2のコイルから出力される差動電流をΔΣ変調してデジタル信号に変換するΔΣ変調器とを備たものである。ΔΣ変調器は、第1の論理レベルの信号に応答して負の差動電流を出力し、第2の論理レベルの信号に応答して正の差動電流を出力する電流発生回路と、第1および第2のコイルから出力される差動電流と電流発生回路から出力される差動電流とを加算した差動電流を積分し、積分値に応じた値の差動電圧を出力する第1の積分器と、第1の積分器の出力電圧が正のしきい値電圧よりも高い場合は第1の論理レベルの信号を出力し、第1の積分器の出力電圧が負のしきい値電圧よりも低い場合は第2の論理レベルの信号を出力する比較器と、比較器の出力信号をラッチし、ラッチした信号を電流発生回路に与えるフリップフロップとを含む。比較器とフリップフロップが交互に動作されて比較器の出力信号がデジタル信号となる。
この発明に係る電流検出器では、第1および第2のコイルとΔΣ変調器とが半導体基板の表面に形成され、検出すべき電流に応じた値の差動電流が第1および第2のコイルから出力され、ΔΣ変調器によってデジタル信号に変換される。したがって、電力損失の低減化と装置の小型化を図ることができる。
この発明の実施の形態1による電流検出器の構成を示す回路ブロック図である。 図1に示した電流検出器の動作を例示するタイムチャートである。 実施の形態1の変更例を示す回路ブロック図である。 実施の形態1の他の変更例を示す回路ブロック図である。 この発明の実施の形態2による電流検出器の構成を示す回路ブロック図である。 この発明の実施の形態3による電流検出器の構成を示す回路ブロック図である。 この発明の実施の形態4による電流検出器の構成を示す回路ブロック図である。 この発明の実施の形態5による電流検出器の構成を示す回路ブロック図である。 この発明の実施の形態6による電流検出器の構成を示す回路ブロック図である。 図9に示した2つのコイルの構成を示す図である。 この発明の実施の形態7による電流検出器の構成を示す回路ブロック図である。 図11に示した2つのコイルの構成を示す図である。 この発明の実施の形態8による電流検出器の構成を示す回路ブロック図である。 この発明の実施の形態9による電流検出器の構成を示す回路ブロック図である。 この発明の実施の形態10による電流検出器の構成を示す回路ブロック図である。 この発明の実施の形態11による電流検出器の構成を示す回路ブロック図である。
[実施の形態1]
図1は、この発明の実施の形態1による電流検出器1の構成を示す回路ブロック図である。図1において、この電流検出器1は、たとえば、ハーフブリッジ型インバータ80(駆動回路)と負荷90の間のバスバー85(導体)に流れる電流を検出するために使用される。
インバータ80は、パワートランジスタ(パワー半導体素子)81,82およびダイオード83,84を含む。パワートランジスタ81,82の各々は、たとえば、パワーMOSFET、IGBT(Insulated Gate Bipolar Transistor)などである。パワートランジスタ81のドレインは直流電源電圧VDCを受け、そのソースはバスバー85の一方端子に接続される。パワートランジスタ82のドレインはバスバー85の一方端子に接続され、そのソースは接地電圧GNDを受ける。ダイオード83,84は、それぞれトランジスタ81,82に逆並列に接続される。
パワートランジスタ81のソースおよびパワートランジスタ82のドレインは、インバータ80の出力端子を構成している。バスバー85の他方端子は、負荷90を介して接地電圧GNDのラインに接続される。バスバー85は、帯状に形成された配線である。負荷90は、たとえばブラシレスモータのコイルである。
ハーフブリッジ型インバータ80の前段には、絶縁ドライバ70が設けられる。絶縁ドライバ70は、絶縁アンプ71,72、インバータ73、およびバッファ74を含む。絶縁アンプ71は、制御回路(図示せず)からの制御信号φ1をインバータ73に伝達させる。インバータ73は、バスバー85の一方端子の電圧を基準電圧とし、絶縁アンプ71から与えられら制御信号φ1を反転させてトランジスタ81のゲートに与える。絶縁アンプ72は、制御回路(図示せず)からの制御信号φ2をバッファ74に伝達させる。バッファ74は、絶縁アンプ72から与えられら制御信号φ2をトランジスタ82のゲートに伝達する。
制御信号φ1,φ2がともに「L」レベルである場合は、トランジスタ81がオンするとともにトランジスタ82がオフし、直流電源電圧VDCのラインからトランジスタ81およびバスバー85を介して負荷90に電流が流れる。制御信号φ1,φ2が「H」レベルである場合は、トランジスタ81がオフするとともにトランジスタ82がオンし、負荷90からバスバー85およびトランジスタ82を介して接地電圧GNDのラインに電流が流れる。制御信号φ1,φ2がそれぞれ「H」レベルおよび「L」レベルである場合は、トランジスタ81,82がともにオフする。制御信号φ1,φ2がそれぞれ「L」レベルおよび「H」レベルにされることはない。
電流検出器1は、半導体チップであり、半導体基板(図示せず)と、その表面に形成されたコイル2,3(第1および第2のコイル)、電流発生回路4,5、差動増幅器6(第1の差動増幅器)、キャパシタ7,8(第1および第2のキャパシタ)、比較器9、D型フリップフロップ(DFF)10を備える。
コイル2,3は、絶縁部材11を介してバスバー85の近傍に配置され、バスバー85とガルバニック絶縁されるとともに電磁結合される。コイル2,3は、半導体基板の表面において互いに線対称に形成されている。コイル2,3の一方端子は互いに接続されている。バスバー85に電流が流れると、バスバー85の周囲に磁界が発生する。バスバー85に流れる電流が変化すると、バスバー85の周囲の磁界が変化し、コイル2,3内の磁界が変化する。コイル2,3内の磁界が変化すると、コイル2,3に電流が流れ、コイル2,3の他方端子から差動電流が出力される。
電流発生回路4は、正電流源、負電流源、および切換回路を含み、D型フリップフロップ10の出力信号Qが「H」レベルである場合は正電流を出力し、D型フリップフロップ10の出力信号Qが「L」レベルである場合は負電流を出力する。すなわち、D型フリップフロップ10の出力信号Qが「H」レベルである場合は、電流発生回路4から電流が流出する。D型フリップフロップ10の出力信号Qが「L」レベルである場合は、電流発生回路4に電流が流入する。
電流発生回路5は、正電流源、負電流源、および切換回路を含み、D型フリップフロップ10の反転出力信号/Qが「L」レベルである場合は負電流を出力し、D型フリップフロップ10の反転出力信号/Qが「H」レベルである場合は正電流を出力する。すなわち、D型フリップフロップ10の反転出力信号/Qが「L」レベルである場合は、電流発生回路5に電流が流入する。D型フリップフロップ10の反転出力信号/Qが「H」レベルである場合は、電流発生回路5から電流が流出する。
換言すると、電流発生回路4,5は、電流型DA(digital to analog)コンバータを構成しており、D型フリップフロップ10の出力信号Qが「H」レベルである場合は負の差動電流を出力し、D型フリップフロップ10の出力信号Qが「L」レベルである場合は正の差動電流を出力する。
コイル2の他方端子と電流発生回路4の出力端子とは、ともに差動増幅器6の反転入力端子に接続される。コイル3の他方端子と電流発生回路5の出力端子とは、ともに差動増幅器6の非反転入力端子に接続される。したがって、コイル2,3から出力される差動電流と電流発生回路4,5から出力される差動電流とが加算されて差動増幅器6に与えられる。
差動増幅器6は、完全差動型であり、反転入力端子(−端子)および非反転入力端子(+端子)と、非反転出力端子および反転出力端子とを含む。キャパシタ7は、差動増幅器6の反転入力端子および非反転出力端子間に接続される。キャパシタ8は、差動増幅器6の非反転入力端子および反転出力端子間に接続される。反転入力端子および非反転入力端子は、仮想接地される。
差動増幅器6およびキャパシタ7,8は、第1の積分器を構成し、コイル2,3の他方端子から出力される差動電流と電流発生回路4,5から出力される差動電流とを加算した差動電流を積分し、積分値に応じた値の差動電圧を出力する。差動増幅器6の非反転出力端子および反転出力端子は、それぞれ比較器9の反転入力端子(−端子)および非反転入力端子(+端子)に接続される。
比較器9は、クロック信号CLKの反転信号/CLKが「L」レベルから「H」レベルに立ち上げられるとき、すなわちクロック信号CLKが「H」レベルから「L」レベルに立ち下げられるときに、差動増幅器6から出力される差動電圧と、正のしきい値電圧と、負のしきい値電圧とを比較する。すなわち、比較器9は、クロック信号CLKの立下りエッジ(後縁)に応答して、差動増幅器6から出力される差動電圧と、正のしきい値電圧と、負のしきい値電圧とを比較する。
比較器9は、差動増幅器6から出力される差動電圧が正のしきい値電圧よりも高い場合は出力信号DOを「H」レベルにし、差動増幅器6から出力される差動電圧が負のしきい値電圧よりも低い場合は出力信号DOを「L」レベルにする。比較器9の出力信号DOは、電流検出器1から出力されるデジタル信号となる。
D型フリップフロップ10は、クロック信号CLKが「L」レベルから「H」レベルに立ち上げられるとき、すなわちクロック信号CLKの立ち上がりエッジ(前縁)に応答して、比較器9の出力信号DOをラッチし、ラッチした信号DOと同じ論理レベルの信号Qと、その反転信号/Qを出力する。すなわち、比較器9とD型フリップフロップ10は、交互に動作する。D型フリップフロップ10の出力信号Q,/Qは、それぞれ電流発生回路4,5に与えられる。D型フリップフロップ10は、比較器9の比較結果を1クロック周期だけ遅延させて電流発生回路4,5に与えることにより、あるクロック周期におけるデータと1つ前のクロック周期のデータとの差分を実現している。
したがって、差動増幅器6、キャパシタ7,8、比較器9、D型フリップフロップ10、電流発生回路4,5は、コイル2,3から出力される差動電流をΔΣ変換してデジタル信号DOに変換するΔΣ変調器を構成している。
次に、電流検出器1の動作について説明する。図2(a)〜(g)は電流検出器1の動作を例示するタイムチャートである。特に、図2(a)はバスバー85に流れる電流I85を示し、図2(b)はコイル2,3から出力される差動電流I23を示し、図2(c)は電流発生回路4,5から出力される差動電流I45を示し、図2(d)は差動増幅器6の出力電圧VOを示し、図2(e)は比較器9の出力信号DOを示し、図2(f)はクロック信号CLKを示し、図2(g)はD型フリップフロップ10の出力信号Qを示している。図2(d)において、VTPは比較器9の正のしきい値電圧を示し、VTNは比較器9の負のしきい値電圧を示している。
ある時刻においてD型フリップフロップ10の出力信号Qが「H」レベルであり、電流発生回路4が正の電流を出力し、電流発生回路5が負の電流を出力している、すなわち電流発生回路4,5が負の差動電流I45を生成しているものとする。
まずバスバー85に流れる電流値I85に変化がなく、コイル2,3から出力される差動電流I23が0Aである場合について説明する。この場合、電流発生回路4から流出する正の電流がキャパシタ7に流れ込み、差動増幅器6の反転入力端子の電圧が上がる。一方、電流発生回路5から流出する負の電流がキャパシタ8に流れ込み、差動増幅器6の非反転入力端子の電圧が低下する。したがって、差動増幅器6の出力電圧VOは徐々に低下する。
クロック信号CLKが「H」レベルから「L」レベルに立ち下げられるときに、差動増幅器6の出力電圧VOが負のしきい値電圧VTNよりも低下していると、比較器9の出力信号DOが「H」レベルから「L」レベルに立ち下げられる。クロック信号CLKが「L」レベルから「H」レベルに立ち上げられると、比較器9の出力信号DOがD型フリップフロップ10にラッチされ、D型フリップフロップ10の出力信号Qが「L」レベルに書き換えられ、電流発生回路4が負の電流を出力し、電流発生回路5が正の電流を出力する。すなわち、電流発生回路4,5は正の差動電流I45を生成する。
電流発生回路4から流出する負の電流がキャパシタ7に流れ込み、差動増幅器6の反転入力端子の電圧が下がる。一方、電流発生回路5から流出する正の電流がキャパシタ8に流れ込み、差動増幅器6の非反転入力端子の電圧が上がる。したがって、差動増幅器6の出力電圧VOは徐々に増加する。クロック信号CLKが「H」レベルから「L」レベルに立ち下げられるときに、差動増幅器6の出力電圧VOが正のしきい値電圧VTPを超えていると、比較器9の出力信号DOが「L」レベルから「H」レベルに立ち上げられる。
クロック信号CLKが「L」レベルから「H」レベルに立ち上げられると、比較器9の出力信号DOがD型フリップフロップ10にラッチされ、D型フリップフロップ10の出力信号Qが「H」レベルに書き換えられ、電流発生回路4が負の電流を出力し、電流発生回路5が正の電流を出力する。すなわち、電流発生回路4,5から負の差動電流I45が出力される。
したがって、バスバー85に流れる電流I85に変化がない場合、たとえば、バスバー85に電流が流れていない場合、あるいはバスバー85に一定の電流が流れている場合では、比較器9の出力信号DOは交互に「H」レベルおよび「L」レベルに切り換えられ、デューティ比が1/2のクロック信号となる。
また、ある時刻においてD型フリップフロップ10の出力信号Qが「H」レベルであり、電流発生回路4が正の電流を出力し、電流発生回路5が負の電流を出力している、すなわち電流生成回路4,5が負の差動電流I45を出力しているものとする。このとき図2(a)に示すように、バスバー85に流れる電流I85が負のピーク値に向かって減少しており、コイル2,3の他方端子から正の差動電流I23が出力されるものとする。電流発生回路4,5から出力される負の差動電流I45とコイル2,3の他方端子から出力される正の差動電流I23との和の電流が差動増幅器6およびキャパシタ7,8からなる第1の積分器によって積分され、差動増幅器6の出力電圧VOが減少する。コイル2,3の出力電流I23が0Aであるときよりも、差動増幅器6の出力電圧VOの低下速度は小さくなる。
クロック信号CLKが「H」レベルから「L」レベルに立ち下げられるときに、差動増幅器6の出力電圧VOが負のしきい値電圧VTNよりも低下していると、比較器9の出力信号DOが「H」レベルから「L」レベルに立ち下げられる。クロック信号CLKが「L」レベルから「H」レベルに立ち上げられると、比較器9の出力信号DOがD型フリップフロップ10にラッチされ、D型フリップフロップ10の出力信号Qが「L」レベルに書き換えられ、電流発生回路4が負の電流を出力し、電流発生回路5が正の電流を出力する。すなわち、電流発生回路4,5が正の差動電流I45を出力する。
コイル2,3から出力される正の差動電流I23と電流発生回路4,5から出力される正の差動電流I45との和の電流が差動増幅器6およびキャパシタ7,8からなる第1の積分器によって積分され、差動増幅器6の出力電圧VOが徐々に増加する。このときの差動増幅器6の出力電圧VOの上昇速度は、コイル2,3の出力電流I23が0Aであるときよりも速くなる。すなわち、このときの比較器9の出力信号DOが「L」レベルから「H」レベルに変わるまでの時間は、コイル2,3の出力電流が0Aであるときよりも短くなる。
クロック信号CLKが「H」レベルから「L」レベルに立ち下げられるときに、差動増幅器6の出力電圧VOが正のしきい値電圧VTPを超えていると、比較器9の出力信号DOが「L」レベルから「H」レベルに立ち上げられる。クロック信号CLKが「L」レベルから「H」レベルに立ち上げられると、比較器9の出力信号DOがD型フリップフロップ10にラッチされ、D型フリップフロップ10の出力信号Qが「H」レベルに書き換えられ、電流発生回路4,5から負の差動電流I45が出力される。
したがって、コイル2,3から正の差動電流I23が出力される場合は、コイル2,3の出力電流が0Aであるときよりも、比較器9の出力信号DOが「H」レベルになる期間が長くなり、比較器9の出力信号DOのデューティ比は1/2よりも大きくなる。
また、ある時刻においてD型フリップフロップ10の出力信号Qが「L」レベルであり、電流発生回路4,5から正の差動電流I45が出力されているものとする。このとき、バスバー85に流れる電流I85が正のピーク値に向かって増大しており、コイル2,3の他方端子から負の差動電流I23が出力されるものとする。電流発生回路4,5から出力される正の差動電流I45とコイル2,3の他方端子から出力される負の差動電流I23との和の電流が差動増幅器6およびキャパシタ7,8からなる第1の積分器によって積分され、差動増幅器6の出力電圧VOが減少する。コイル2,3の出力電流が0Aであるときよりも、差動増幅器6の出力電圧VOの減少速度が速くなる。
クロック信号CLKが「H」レベルから「L」レベルに立ち下げられるときに、差動増幅器6の出力電圧VOが負のしきい値電圧VTNよりも低下していると、比較器9の出力信号DOが「H」レベルから「L」レベルに立ち下げられる。クロック信号CLKが「L」レベルから「H」レベルに立ち上げられると、比較器9の出力信号DOがD型フリップフロップ10にラッチされ、D型フリップフロップ10の出力信号Qが「L」レベルに書き換えられ、電流発生回路4,5から正の差動電流I45が出力される。
コイル2,3から出力される負の差動電流I23と電流発生回路4,5から出力される正の差動電流I45との和の電流が差動増幅器6およびキャパシタ7,8からなる第1の積分器によって積分され、差動増幅器6の出力電圧VOが上昇する。このときの差動増幅器6の出力電圧VOの上昇速度は、コイル2,3の出力電流I23が0Aであるときよりも遅くなる。
クロック信号CLKが「H」レベルから「L」レベルに立ち下げられるときに、差動増幅器6の出力電圧VOが正のしきい値電圧VTPを超えていると、比較器9の出力信号DOが「L」レベルから「H」レベルに立ち上げられる。クロック信号CLKが「L」レベルから「H」レベルに立ち上げられると、比較器9の出力信号DOがD型フリップフロップ10にラッチされ、D型フリップフロップ10の出力信号Qが「H」レベルに書き換えられ、電流発生回路4,5から負の差動電流I45が出力される。
したがって、コイル2,3から負の差動電流I23が出力される場合は、コイル2,3の出力電流が0Aであるときよりも、比較器9の出力信号DOが「L」レベルになる期間が長くなり、比較器9の出力信号DOのデューティ比は1/2よりも小さくなる。したがって、比較器9の出力信号DOは、バスバー85に流れる電流I85の変化を示すデジタル信号となる。
この実施の形態1では、半導体基板の表面に2つのコイル2,3とΔΣ変調器とが形成され、検出すべき電流が流れるバスバー85とコイル2,3とが絶縁部材11を介して電磁結合され、コイル2,3から出力される差動電流がΔΣ変調されてデジタル信号DOに変換される。したがって、シャント抵抗器を用いて電流を検出する場合に比べ、電力損失の低減化と装置の小型化を図ることができる。
図3は、実施の形態1の変更例を示す回路ブロック図であって、図1と対比される図である。図3を参照して、この変更例では、電流検出器1は、パワートランジスタ82のソースから接地電圧GNDのラインとの間の配線86に流れる電流を検出する。このため、電流検出器1のコイル2,3は、配線86の近傍に設けられ、絶縁部材11を介して配線86と電磁結合される。この変更例でも、実施の形態1と同じ効果が得られる。
図4は、実施の形態1の他の変更例を示す回路ブロック図であって、図3と対比される図である。図4を参照して、この変更例が図3の変更例と異なる点は、もう1つの電流検出器1Aが使用される点である。電流検出器1Aは、電流検出器1と同じ構成であり、コイル2A,3AおよびΔΣ変調器12を含む。ΔΣ変調器12は、差動増幅器6、キャパシタ7,8、比較器9、D型フリップフロップ10、および電流発生回路4,5を含み、コイル2A,3Aから出力される差動電流をΔΣ変調してデータ信号DOAに変換する。電流検出器1Aは、直流電源電圧VDCのラインとパワートランジスタ81のドレインとの間の配線87に流れる電流を検出する。このため、電流検出器1Aのコイル2A,3Aは、配線87の近傍に設けられ、絶縁部材11Aを介して配線87と電磁結合される。
この変更例でも、実施の形態1と同じ効果が得られる。また、3つのインバータ80を用いて三相モータを駆動させる場合、各インバータ80に2つの電流検出器1,1Aを設けることにより、負荷からダイオード83を介して直流電源電圧VDCのラインに流れる還流電流を検出することができる。
[実施の形態2]
図5は、この発明の実施の形態2による電流検出器15の構成を示す回路ブロック図であって、図1と対比される図である。図5を参照して、この電流検出器15が図1の電流検出器1と異なる点は、差動増幅器6と比較器9の間に積分器16(第2の積分器)が追加されている点である。
積分器16は、前段の積分器から出力される差動電圧を積分し、その積分値を示す差動電圧を出力する。積分器16は、スイッチS1〜S8、キャパシタ21,22,24,25、差動増幅器23を含む。スイッチS1〜S8の各々は、PチャネルMOSトランジスタ、NチャネルMOSトランジスタ、またはPチャネルMOSトランジスタおよびNチャネルMOSトランジスタの並列接続体で構成される。差動増幅器23は、反転入力端子(−端子)および非反転入力端子(+端子)と、非反転出力端子および反転出力端子とを含む完全差動型である。
スイッチS1、キャパシタ21、およびスイッチS4は、差動増幅器6の非反転出力端子と差動増幅器23の反転入力端子との間に直列接続される。スイッチS2の一方端子はスイッチS1とキャパシタ21の一方電極との間のノードに接続され、その他方端子は参照電圧VRを受ける。スイッチS3の一方端子はキャパシタ21の他方電極とスイッチS4との間のノードN1に接続され、その他方端子は参照電圧VRを受ける。
同様に、スイッチS5、キャパシタ22、およびスイッチS8は、差動増幅器6の反転出力端子と差動増幅器23の非反転入力端子との間に直列接続される。スイッチS6の一方端子はスイッチS2とキャパシタ22の一方電極との間のノードに接続され、その他方端子は参照電圧VRを受ける。スイッチS7の一方端子はキャパシタ22の他方電極とスイッチS8との間のノードN2に接続され、その他方端子は参照電圧VRを受ける。
差動増幅器23の非反転出力端子および反転出力端子は、それぞれ比較器9の反転入力端子および非反転入力端子に接続される。キャパシタ24は、差動増幅器23の反転入力端子および非反転出力端子間に接続される。キャパシタ25は、差動増幅器23の非反転入力端子および反転出力端子間に接続される。
スイッチS1〜S8のうちの奇数番のスイッチS1,S3,S5,S7は、クロック信号CLKが「L」レベルから「H」レベルに立ち上げられたときにオンし、クロック信号CLKが「H」レベルから「L」レベルに立ち下げられたときにオフする。
スイッチS1〜S8のうちの偶数番のスイッチS2,S4,S6,S8は、クロック信号CLKが「H」レベルから「L」レベルに立ち下げられたときにオンし、クロック信号CLKが「L」レベルから「H」レベルに立ち上げられたときにオフする。
クロック信号CLKが「L」レベルから「H」レベルに立ち上げられると、奇数番のスイッチS1,S3,S5,S7がオンするとともに偶数番のスイッチS2,S4,S6,S8がオフし、キャパシタ21,22によって差動増幅器6の出力電圧がサンプリングされる。
クロック信号CLKが「H」レベルから「L」レベルに立ち下げられると、奇数番のスイッチS1,S3,S5,S7がオフするとともに偶数番のスイッチS2,S4,S6,S8がオンし、キャパシタ21,22によってサンプリングされた電圧が差動増幅器23およびキャパシタ24,25からなる積分器に与えられる。
つまり、スイッチS1〜S8およびキャパシタ21,22は、クロック信号CLKの立ち上がりエッジ(前縁)に応答して、差動増幅器6およびキャパシタ7,8からなる第1の積分器から出力される差動電圧をサンプリングし、クロック信号CLKの立ち下がりエッジ(後縁)に応答して、サンプリングした差動電圧を差動増幅器23およびキャパシタ24,25からなる積分器に与える第1のサンプリング回路を構成する。
比較器9は、積分器16から出力される差動電圧が正のしきい値電圧よりも高い場合に信号DOを「H」レベルにし、積分器16から出力される差動電圧が負のしきい値電圧よりも低い場合に信号DOを「L」レベルにする。他の構成および動作は、実施の形態1と同じであるので、その説明は繰り返さない。
この実施の形態2では、積分器の段数を増やしたので、ΔΣ変調器において量子化ノイズを高周波側に移動させる能力を向上させることができ、電流検知の分解能が向上する。
[実施の形態3]
図6は、この発明の実施の形態3による電流検出器20の構成を示す回路ブロック図であって、図5と対比される図である。図6を参照して、この電流検出器20が図5の電流検出器1と異なる点は、DAコンバータ(電圧発生回路)26、スイッチS9〜S12、およびキャパシタ27,28が追加されている点である。スイッチS9〜S12の各々は、PチャネルMOSトランジスタ、NチャネルMOSトランジスタ、またはPチャネルMOSトランジスタおよびNチャネルMOSトランジスタの並列接続体で構成される。
DAコンバータ(DAC)26(電圧発生回路)は、D型フリップフロップ10の出力信号Q,/Qがそれぞれ「L」レベルおよび「H」レベルである場合は、正電圧および負電圧をそれぞれ出力端子26a,26bに出力する。DAコンバータ26は、D型フリップフロップ10の出力信号Q,/Qがそれぞれ「H」レベルおよび「L」レベルである場合は、負電圧および正電圧をそれぞれ出力端子26a,26bに出力する。
換言すると、DAコンバータ26は、D型フリップフロップ10の出力信号Qが「L」レベルである場合は、正の差動電圧を出力端子26a,26b間に出力する。DAコンバータ26は、D型フリップフロップ10の出力信号Qが「H」レベルである場合は、負の差動電圧を出力端子26a,26b間に出力する。
スイッチS9およびキャパシタ27は、DAコンバータ26の出力端子26aとノードN1との間に直列接続される。スイッチS10の一方端子はスイッチS9とキャパシタ27の一方電極との間のノードに接続され、その他方端子は参照電圧VRを受ける。スイッチS11およびキャパシタ28は、DAコンバータ26の出力端子26bとノードN2との間に直列接続される。スイッチS12の一方端子はスイッチS11とキャパシタ28の一方電極との間のノードに接続され、その他方端子は参照電圧VRを受ける。
スイッチS1〜S12のうちの奇数番のスイッチS1,S3,S5,S7,S9,S11は、クロック信号CLKが「L」レベルから「H」レベルに立ち上げられたときにオンし、クロック信号CLKが「H」レベルから「L」レベルに立ち下げられたときにオフする。
スイッチS1〜S12のうちの偶数番のスイッチS2,S4,S6,S8,S10,S12は、クロック信号CLKが「H」レベルから「L」レベルに立ち下げられたときにオンし、クロック信号CLKが「L」レベルから「H」レベルに立ち上げられたときにオフする。
クロック信号CLKが「L」レベルから「H」レベルに立ち上げられると、奇数番のスイッチS1,S3,S5,S7,S9,S11がオンするとともに偶数番のスイッチS2,S4,S6,S8,S10,S12がオフし、キャパシタ21,22によって差動増幅器6の出力電圧がサンプリングされるとともに、キャパシタ27,28によってDAコンバータ26の出力電圧がサンプリングされる。
クロック信号CLKが「H」レベルから「L」レベルに立ち下げられると、奇数番のスイッチS1,S3,S5,S7,S9,S11がオフするとともに偶数番のスイッチS2,S4,S6,S8,S10,S12がオンし、キャパシタ21,22によってサンプリングされた電圧とキャパシタ27,28によってサンプリングされた電圧とが加算されて差動増幅器23およびキャパシタ24,25からなる積分器に与えられる。
つまり、スイッチS1〜S8およびキャパシタ21,22は、クロック信号CLKの立ち上がりエッジ(前縁)に応答して、差動増幅器6およびキャパシタ7,8からなる第1の積分器から出力される差動電圧をサンプリングし、クロック信号CLKの立ち下がりエッジ(後縁)に応答して、サンプリングした差動電圧を差動増幅器23およびキャパシタ24,25からなる第2の積分器に与える第1のサンプリング回路を構成する。
スイッチS9〜S12,S3,S4,S7,S8およびキャパシタ27,28は、クロック信号CLKの立ち上がりエッジ(前縁)に応答して、DAコンバータ26から出力される差動電圧をサンプリングし、クロック信号CLKの立ち下がりエッジ(後縁)に応答して、サンプリングした差動電圧を差動増幅器23およびキャパシタ24,25からなる第2の積分器にフィードバックさせる第2のサンプリング回路を構成する。
他の構成および動作は、実施の形態1,2と同じであるので、その説明は繰り返さない。この実施の形態3では、実施の形態1,2と同じ効果が得られる他、高い分解能で電流を検出することができる。
[実施の形態4]
図7は、この発明の実施の形態4による電流検出器30の構成を示す回路ブロック図である。図7において、この電流検出器30は、半導体チップであり、半導体基板(図示せず)の表面に形成されたコイル2,3、ΔΣ変調器31、およびデジタルフィルタ32を備え、ハーフブリッジ型インバータ80の配線に流れる電流を検出し、検出値を示すデジタルコードDCOを出力する。インバータ80は、直流電源電圧VDCおよび接地電圧GNDによって駆動される。ΔΣ変調器31およびデジタルフィルタ32の各々は、直流電源電圧VDCと異なる直流電源電圧VDCAによって駆動される。
コイル2,3は、図1で示したものであり、絶縁部材11を介してインバータ80の配線と電磁結合され、配線に流れる電流の変化に応じた値の差動電流を出力する。ΔΣ変調器31は、図1で示した差動増幅器6、キャパシタ7,8、比較器9、D型フリップフロップ10、および電流発生回路4,5を含み、クロック信号CLKに同期して動作し、コイル2,3の出力電流をΔΣ変調してデジタル信号DOに変換する。デジタル信号DOおよびクロック信号CLKは、デジタルフィルタ32に与えられる。デジタルフィルタ32は、クロック信号CLKに同期して動作し、ΔΣ変調器31で生成されたデジタル信号DOをデジタルコードDCOに変換し、クロック信号CLKAに同期してデジタルコードDCOを出力する。
この実施の形態4では、インバータ80の配線に流れる電流の変化をデジタルコードDCOに変換することができる。
[実施の形態5]
図8は、この発明の実施の形態5による電流検出器1の構成および使用方法を模式的に示す図である。図8において、この電流検出器1は、半導体基板35の表面に形成されたコイル2,3、電流発生回路4,5、差動増幅器6、キャパシタ7,8、比較器9、およびD型フリップフロップ10を備える。
コイル2,3は、半導体基板35の表面において、互いに線対称に形成されている。すなわち、半導体基板35の上方から見て、コイル2は右巻きの渦巻状に形成され、コイル3は左巻きの渦巻状に形成されている。コイル2,3の各々の中心軸は、半導体基板35の表面に対して垂直に設けられている。コイル2,3の内側の端子はそれぞれ差動増幅器6の反転入力端子および非反転入力端子に接続され、コイル2,3の外側の端子は互いに接続されている。
帯状のバスバー85の上に四角形の板状の絶縁部材11が配置され、絶縁部材11の上に半導体基板35が配置される。半導体基板35の上方から見て、コイル2,3はバスバー85の延在する方向に配列され、かつバスバー85から外れた位置に配置される。バスバー85に図中の矢印の方向(手前から奥に向かう方向)に電流Iが流れている場合は、右ネジの法則に基づき、バスバー85の周囲に右回りの方向(時計の針の回転方向)の磁束MFが発生する。磁束MFは、コイル2,3の各々の中心軸に平行な方向に発生する。
電流Iが増大して磁束MFが増大すると、電磁誘導の法則により、磁束MFの増大を抑制する方向の磁束が発生するようにコイル2,3の各々に電流が流れる。コイル2,3の上方から見て、コイル2においては右回りの方向に電流が流れ、コイル3においては左回りの方向に電流が流れ、コイル2,3から負の差動電流が出力される。
電流Iが減少して磁束MFが減少すると、電磁誘導の法則により、磁束MFの減少を抑制する方向の磁束が発生するようにコイル2,3の各々に電流が流れる。コイル2,3の上方から見て、コイル2においては左回りの方向に電流が流れ、コイル3においては右回りの方向に電流が流れ、コイル2,3から正の差動電流が出力される。
コイル2,3から出力される差動電流は、半導体基板35上の電流発生回路4,5、差動増幅器6、キャパシタ7,8、比較器9、およびD型フリップフロップ10からなるΔΣ変調器によってデジタル信号DOに変換される。
この実施の形態5でも、実施の形態1と同じ効果が得られる。また、バスバー85の周囲に発生する磁束MFを効率よくコイル2,3に与えることができ、信号のS/N比を改善することができる。
[実施の形態6]
図9は、この発明の実施の形態6による電流検出器40の構成および使用方法を模式的に示す図であって、図8と対比される図である。図9において、この電流検出器40が図8の電流検出器1と異なる点は、コイル2,3がそれぞれコイル41,42と置換されている点である。
コイル41,42は、半導体基板35の表面において、互いに線対称に形成されている。すなわち、半導体基板35の表面に平行な方向から見て、コイル41は右巻きの渦巻状に形成され、コイル42は左巻きの渦巻状に形成されている。コイル41,42の各々の中心軸は、半導体基板35の表面と平行に設けられている。コイル41,42の内側の端子はそれぞれ差動増幅器6の反転入力端子および非反転入力端子に接続され、コイル41,42の外側の端子は互いに接続されている。
帯状のバスバー85の上に四角形の板状の絶縁部材11が配置され、絶縁部材11の上に半導体基板35が配置される。半導体基板35の上方から見て、コイル41,42はバスバー85の延在する方向に配列され、かつバスバー85の上に配置される。コイル41,42の各々の中心軸は、半導体基板35の表面と平行に配置され、かつバスバー85の延在する方向と直交する方向に配置されている。バスバー85に図中の矢印の方向(手前から奥に向かう方向)に電流Iが流れている場合は、右ネジの法則に基づき、バスバー85の周囲に右回りの方向(時計の針の回転方向)の磁束MFが発生する。磁束MFは、コイル41,42の各々の中心軸に平行な方向に発生する。
電流Iが増大して磁束MFが増大すると、電磁誘導の法則により、磁束MFの増大を抑制する方向の磁束が発生するようにコイル41,42の各々に電流が流れる。コイル41,42の正面から見て、コイル41においては右回りの方向に電流が流れ、コイル42においては左回りの方向に電流が流れ、コイル41,42から負の差動電流が出力される。
電流Iが減少して磁束MFが減少すると、電磁誘導の法則により、磁束MFの減少を抑制する方向の磁束が発生するようにコイル41,42の各々に電流が流れる。コイル41,42の正面から見て、コイル41においては左回りの方向に電流が流れ、コイル42においては右回りの方向に電流が流れ、コイル41,42から正の差動電流が出力される。
コイル41,42から出力される差動電流は、半導体基板35上の電流発生回路4,5、差動増幅器6、キャパシタ7,8、比較器9、およびD型フリップフロップ10からなるΔΣ変調器によってデジタル信号DOに変換される。
図10は、コイル41,42の構成を示す図である。図10において、コイル41,42の各々は、半導体基板35の表面の複数の金属配線層および複数のビアホールを用いて形成される。コイル41は、四角形の右巻きの渦巻状に接続された複数の配線41a〜41hを含む。コイル42は、四角形の左巻きの渦巻状に接続された複数の配線42a〜42hを含む。
たとえば、配線41aは、最下層の金属配線層を用いて形成される。配線41bは、最下層(1層目)の金属配線層と最上層(N層目とする)の金属配線層との間のビアホールを用いて形成される。配線41cは、N層目の金属配線層を用いて形成される。配線41dは、N層目の金属配線層と2層目の金属配線層との間のビアホールを用いて形成される。配線41eは、2層目の金属配線層を用いて形成される。配線41fは、2層目の金属配線層と(N−1)層目の金属配線層との間のビアホールを用いて形成される。配線41gは、(N−1)層目の金属配線層を用いて形成される。配線42a〜42gは、配線41a〜41gと同様である。
配線41aと配線42aは互いに接続される。配線41gと差動増幅器6の反転入力端子との間は、配線41hを介して接続される。配線41hは、(N−1)層目の金属配線層を用いて形成される。配線42gと差動増幅器6の非反転入力端子との間は、配線42hを介して接続される。配線42hは、(N−1)層目の金属配線層を用いて形成される。この実施の形態6でも、実施の形態5と同じ効果が得られる。
[実施の形態7]
図11は、この発明の実施の形態7による電流検出器45の構成および使用方法を模式的に示す図であって、図9と対比される図である。図11において、この電流検出器45が図9の電流検出器40と異なる点は、コイル41,42がそれぞれコイル46,47と置換されている点である。
コイル46,47は、半導体基板35の表面において、互いに面対称に形成されている。すなわち、半導体基板35の表面に平行な方向から見て、コイル46は右巻きのスプリング状に形成され、コイル47は左巻きのスプリング状に形成されている。コイル46,47の各々の中心軸は、半導体基板35の表面と平行に設けられている。コイル46,47の一方側の端子はそれぞれ差動増幅器6の反転入力端子および非反転入力端子に接続され、コイル46,47の外側の端子は互いに接続されている。
帯状のバスバー85の上に四角形の板状の絶縁部材11が配置され、絶縁部材11の上に半導体基板35が配置される。半導体基板35の上方から見て、コイル46,47はバスバー85の延在する方向に配列され、かつバスバー85の上に配置される。コイル46,47の中心軸は、半導体基板35の表面と平行に配置され、かつバスバー85の延在する方向と直交する方向に配置されている。バスバー85に図中の矢印の方向(手前から奥に向かう方向)に電流Iが流れている場合は、右ネジの法則に基づき、バスバー85の周囲に右回りの方向(時計の針の回転方向)の磁束MFが発生する。磁束MFは、コイル46,47の各々の中心軸に平行な方向に発生する。
電流Iが増大して磁束MFが増大すると、電磁誘導の法則により、磁束MFの増大を抑制する方向の磁束が発生するようにコイル46,47の各々に電流が流れる。コイル46,47の正面から見て、コイル46においては右回りの方向に電流が流れ、コイル47においては左回りの方向に電流が流れ、コイル46,47から負の差動電流が出力される。
電流Iが減少して磁束MFが減少すると、電磁誘導の法則により、磁束MFの減少を抑制する方向の磁束が発生するようにコイル46,47の各々に電流が流れる。コイル46,47の正面から見て、コイル46においては左回りの方向に電流が流れ、コイル47においては右回りの方向に電流が流れ、コイル46,47から正の差動電流が出力される。
コイル46,47から出力される差動電流は、半導体基板35上の電流発生回路4,5、差動増幅器6、キャパシタ7,8、比較器9、およびD型フリップフロップ10からなるΔΣ変調器によってデジタル信号DOに変換される。
図12は、コイル46,47の構成を示す図である。図12において、コイル46,47の各々は、半導体基板35の表面の複数の金属配線層および複数のビアホールを用いて形成される。コイル46は、四角形の右巻きのスプリング状に接続された複数の配線46a〜46eを含む。コイル47は、四角形の左巻きのスプリング状に接続された複数の配線47a〜47eを含む。
たとえば、最下層の金属配線層を用いて複数(図では4本)の配線46aが形成される。4本の配線46aは、等間隔で平行に配置される。差動増幅器6側(図中の右側)から見て、4本の配線46aをそれぞれ第1〜第4の配線46aとする。最下層の金属配線層と最上層の金属配線層との間のビアホールを用いて、4本の配線46bが形成される。差動増幅器6側から見て、4本の配線46bをそれぞれ第1〜第4の配線46bとする。第1〜第4の配線46bの下端は、それぞれ第1〜第4の配線46aの一方端に接続される。
最下層の金属配線層と最上層の金属配線層との間のビアホールを用いて、3本の配線46cが形成される。差動増幅器6側から見て、4本の配線46cをそれぞれ第1〜第3の配線46cとする。第1〜第3の配線46cの下端は、それぞれ第1〜第3の配線46aの他方端に接続される。
最上層の金属配線層を用いて3本の配線46dが形成される。差動増幅器6側から見て、3本の配線46dをそれぞれ第1〜第3の配線46dとする。第1〜第3の配線46dの一方端はそれぞれ第1〜第3の配線46cの上端に接続される。第1〜第3の配線46dの他方端はそれぞれ第2〜第4の配線46bの上端に接続される。配線47a〜47dは、配線46a〜46dと同様である。
第4の配線46aと第4の配線47aは互いに接続される。配線46bと差動増幅器6の反転入力端子との間は、配線46eを介して接続される。配線46eは、最上層の金属配線層を用いて形成される。配線47bと差動増幅器6の非反転入力端子との間は、配線47eを介して接続される。配線47eは、最上層の金属配線層を用いて形成される。この実施の形態7でも、実施の形態5と同じ効果が得られる。
[実施の形態8]
図13は、この発明の実施の形態8による電流検出器50の構成を示す回路ブロック図であって、図1と対比される図である。図13において、この電流検出器50は、たとえば、ハーフブリッジ型インバータ80のパワートランジスタ82に流れるセンス電流を検出するために使用される。パワートランジスタ82は、ゲート電極、主ドレイン電極、主ソース電極、およびセンス用ソース電極を含む。パワートランジスタ82の主ドレイン電極および主ソース電極間には主電流が流れる。パワートランジスタ82の主ドレイン電極およびセンス用ソース電極間にはセンス電流が流れる。センス電流は、主電流よりも十分に小さく、主電流に応じて変化する。センス電流は、主電流の1/100以下の大きさである。センス電流をモニタすることにより、主電流をモニタすることができる。インバータ80および絶縁ドライバ70の構成および動作は、実施の形態1で説明した通りである。
電流検出器50は、半導体チップであり、半導体基板50aと、その表面に形成されたマイクロトランス53、絶縁部材54、電流発生回路4,5、差動増幅器6(第1の差動増幅器)、キャパシタ7,8、比較器9、D型フリップフロップ(DFF)10を備える。
マイクロトランス53は、1次巻線51および2次巻線52を備える。1次巻線51の一方端子はパワートランジスタ82のセンス用ソース電極に接続され、その他方端子は接地電圧GNDのラインに接続される。2次巻線52は、中間点で2つのコイル52a,52bに分割されている。コイル52a,52bの一方端子はともに基準電圧VSSに接続され、それらの他方端子は差動増幅器6の反転入力端子および非反転入力端子にそれぞれ接続される。パワートランジスタ82に主電流が流れると、その主電流に応じた値のセンス電流が流れ、そのセンス電流に応じた値の差動電流がコイル52a,52bの他方端子から出力される。
コイル52a,52bから出力される差動電流は、電流発生回路4,5、差動増幅器6、キャパシタ7,8、比較器9、およびD型フリップフロップ10からなるΔΣ変調器によってデジタル信号DOに変換される。
絶縁部材54は、1次巻線51と、2次巻線52およびΔΣ変調器との間に配置される。1次巻線51と、2次巻線52およびΔΣ変調器とは、絶縁部材54によってガルバニック絶縁される。他の構成および動作は、実施の形態1と同じであるので、その説明は繰り返さない。
この実施の形態8では、半導体基板50aの表面にマイクロトランス53とΔΣ変調器とが形成され、パワートランジスタ82のセンス電流がマイクロトランス53の1次巻線52に流され、2次巻線52から出力される差動電流がΔΣ変調されてデジタル信号DOに変換される。したがって、シャント抵抗器を使用して電流を検出する場合に比べ、電力損失の低減化と装置の小型化を図ることができる。
[実施の形態9]
図14は、この発明の実施の形態9による電流検出器55の構成を示す回路ブロック図であって、図13と対比される図である。図14を参照して、この電流検出器55が図13の電流検出器50と異なる点は、差動増幅器6と比較器9の間に積分器16が追加されている点である。
積分器16は、図5で示したものであり、前段の積分器から出力される差動電圧を積分し、その積分値を示す差動電圧を出力する。比較器9は、積分器16から出力される差動電圧が正のしきい値電圧よりも高い場合に信号DOを「H」レベルにし、積分器16から出力される差動電圧が負のしきい値電圧よりも低い場合に信号DOを「L」レベルにする。他の構成および動作は、実施の形態1と同じであるので、その説明は繰り返さない。
この実施の形態9では、積分器の段数を増やしたので、ΔΣ変調器において量子化ノイズを高周波側に移動させる能力を向上させることができ、電流検知の分解能が向上する。
[実施の形態10]
図15は、この発明の実施の形態10による電流検出器60の構成を示す回路ブロック図であって、図13と対比される図である。図15を参照して、この電流検出器60が図13の電流検出器50と異なる点は、スイッチS1〜S12、キャパシタ21,22,24,25,27,28、差動増幅器23、およびDAコンバータ(電圧発生回路)26が追加されている点である。追加された回路の構成および動作は、図5および図6で説明した通りであるので、その説明は繰り返さない。この実施の形態10では、実施の形態8,9と同じ効果が得られる他、高い分解能で電流を検出することができる。
[実施の形態11]
図16は、この発明の実施の形態11による電流検出器65の構成を示す回路ブロック図である。図16において、この電流検出器65は、半導体チップであって、半導体基板(図示せず)の表面に形成されたマイクロトランス53、絶縁部材54、ΔΣ変調器31、およびデジタルフィルタ32を備え、ハーフブリッジ型インバータ80に含まれるパワートランジスタ82のセンス用ソース電極に流れるセンス電流を検出し、検出値を示すデジタルコードDCOを出力する。インバータ80は、直流電源電圧VDCおよび接地電圧GNDによって駆動される。ΔΣ変調器31およびデジタルフィルタ32の各々は、直流電源電圧VDCと異なる直流電源電圧VDCAによって駆動される。
マイクロトランス53は、絶縁部材54によってガルバニック絶縁された1次巻線51および2次巻線52を備え、2次巻線52はコイル52a,52bを含む。1次巻線52にはパワートランジスタ82のセンス電流が流れ、コイル52a,52bからはセンス電流に応じた値の差動電流が出力される。
ΔΣ変調器31は、図1で示した差動増幅器6、キャパシタ7,8、比較器9、D型フリップフロップ10、および電流発生回路4,5を含み、クロック信号CLKに同期して動作し、コイル52a,52bの出力電流をΔΣ変調してデジタル信号DOに変換する。デジタル信号DOおよびクロック信号CLKは、デジタルフィルタ32に与えられる。デジタルフィルタ32は、クロック信号CLKに同期して動作し、ΔΣ変調器31で生成されたデジタル信号DOをデジタルコードDCOに変換し、クロック信号CLKAに同期してデジタルコードDCOを出力する。
この実施の形態11では、パワートランジスタ82のセンス電流の検出値をデジタルコードDCOとして出力することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1,1A,15,20,30,40,45,50,55,60,65 電流検出器、2,3,41,42,46,47,52a,52b コイル、4,5 電流発生回路、6,23 差動増幅器、7,8,21,22,24,25,27,28 キャパシタ、9 比較器、10 D型フリップフロップ、11,11A,54 絶縁部材、12,31 ΔΣ変調器、16 積分器、S1〜S12 スイッチ、26 DAコンバータ、32 デジタルフィルタ、35,50a 半導体基板、41a〜41h,42a〜42h,46a〜46e,47a〜47e,86,87 配線、70 絶縁ドライバ、71,72 絶縁アンプ、73 インバータ、74 バッファ、80 ハーフブリッジ型インバータ、81,82 パワートランジスタ、83,84 ダイオード、85 バスバー、90 負荷。

Claims (14)

  1. 半導体基板上に形成された電流検出器であって、
    検出すべき電流に応じた値の差動電流を出力する第1および第2のコイルと、
    前記第1および第2のコイルから出力される差動電流をΔΣ変調してデジタル信号に変換するΔΣ変調器とを備え、
    前記ΔΣ変調器は、
    第1の論理レベルの信号に応答して負の差動電流を出力し、第2の論理レベルの信号に応答して正の差動電流を出力する電流発生回路と、
    前記第1および第2のコイルから出力される差動電流と前記電流発生回路から出力される差動電流とを加算した差動電流を積分し、積分値に応じた値の差動電圧を出力する第1の積分器と、
    前記第1の積分器の出力電圧が正のしきい値電圧よりも高い場合は前記第1の論理レベルの信号を出力し、前記第1の積分器の出力電圧が負のしきい値電圧よりも低い場合は前記第2の論理レベルの信号を出力する比較器と、
    前記比較器の出力信号をラッチし、ラッチした信号を前記電流発生回路に与えるフリップフロップと
    前記第1の積分器と前記比較器との間に設けられる第2の積分器とを含み、
    前記比較器と前記フリップフロップが交互に動作されて前記比較器の出力信号が前記デジタル信号となり、
    前記第2の積分器は、クロック信号の前縁に応答して、前記第1の積分器から出力される差動電圧をサンプリングし、前記クロック信号の後縁に応答して、サンプリングした差動電圧を積分し、積分値に応じた値の差動電圧を出力し、
    前記比較器は、前記第2の積分器の出力電圧が前記正のしきい値電圧よりも高い場合は前記第1の論理レベルの信号を出力し、前記第2の積分器の出力電圧が前記負のしきい値電圧よりも低い場合は前記第2の論理レベルの信号を出力する、電流検出器。
  2. 前記第1の積分器は、
    反転入力端子および非反転入力端子と非反転出力端子および反転出力端子とを有する完全差動型の第1の差動増幅器と、
    前記第1の差動増幅器の反転入力端子および非反転出力端子間に接続された第1のキャパシタと、
    前記第1の差動増幅器の非反転入力端子および反転出力端子間に接続された第2のキャパシタとを有し、
    前記第1および第2のコイルから出力される差動電流と前記電流発生回路から出力される差動電流とは、前記第1の差動増幅器の反転入力端子および非反転入力端子に与えられ、
    前記第1の差動増幅器の非反転出力端子および反転出力端子間の電圧が前記第1の積分器の出力電圧となる、請求項1に記載の電流検出器。
  3. 前記第2の積分器は、
    反転入力端子および非反転入力端子と非反転出力端子および反転出力端子とを有する完全差動型の第2の差動増幅器と、
    前記第2の差動増幅器の反転入力端子および非反転出力端子間に接続された第3のキャパシタと、
    前記第2の差動増幅器の非反転入力端子および反転出力端子間に接続された第4のキャパシタと、
    クロック信号の前縁に応答して、前記第1の差動増幅器の非反転出力端子および反転出力端子の電圧をサンプリングし、前記クロック信号の後縁に応答して、サンプリングした前記第1の差動増幅器の非反転出力端子および反転出力端子の電圧をそれぞれ前記第2の差動増幅器の反転入力端子および非反転入力端子に与える第1のサンプリング回路とを有し、
    前記第2の差動増幅器の非反転出力端子および反転出力端子間の電圧が前記第2の積分器の出力電圧となる、請求項に記載の電流検出器。
  4. さらに、前記フリップフロップから前記第1の論理レベルの信号が出力されている場合は負の差動電圧を第1および第2の出力端子間に出力し、前記フリップフロップから前記第2の論理レベルの信号が出力されている場合は正の差動電圧を前記第1および第2の出力端子間に出力する電圧発生回路と、
    前記クロック信号の前縁に応答して、前記電圧発生回路の前記第1および第2の出力端子の電圧をサンプリングし、前記クロック信号の後縁に応答して、サンプリングした前記電圧発生回路の前記第1および第2の出力端子の電圧をそれぞれ前記第2の差動増幅器の反転入力端子および非反転入力端子に与える第2のサンプリング回路とを含み、
    前記比較器は前記クロック信号の後縁に応答して動作し、
    前記フリップフロップは前記クロック信号の前縁に応答して動作する、請求項に記載の電流検出器。
  5. さらに、前記比較器の出力信号をデジタルコードに変換するデジタルフィルタを備える、請求項1から請求項のいずれか1項に記載の電流検出器。
  6. 前記第1および第2のコイルは、検出すべき電流が流れる導体と電磁結合され、
    前記第1および第2のコイルの一方端子は互いに接続され、それらの他方端子から前記導体の周囲の磁界変化に応じた値の差動電流が出力される、請求項1から請求項のいずれか1項に記載の電流検出器。
  7. 前記導体には、パワー半導体素子の主電極が接続され、前記パワー半導体素子の主電流が流される、請求項に記載の電流検出器。
  8. 前記電流検出器は駆動回路に流れる電流を検出し、
    前記駆動回路は、
    第1の直流電圧のラインと出力端子との間に接続された第1のパワー半導体素子と、
    前記出力端子と第2の直流電圧のラインとの間に接続された第2のパワー半導体素子とを含み、
    前記第1および第2のパワー半導体素子のいずれか一方のパワー半導体素子が選択的にオンされ、
    前記導体は、前記第1および第2の直流電圧のライン間に前記第1および第2のパワー半導体素子と直列接続されている、請求項に記載の電流検出器。
  9. 前記第1および第2のコイルの各々は、前記半導体基板の表面と垂直な方向に中心軸を向けて渦巻状に形成され、
    前記第1および第2のコイルは互いに線対称に形成され、
    前記導体は帯状に形成され、
    前記導体の表面と前記半導体基板との間に絶縁部材が設けられ、
    前記半導体基板の表面に垂直な方向から見て、前記第1および第2のコイルの各々は前記導体から外れた位置に配置される、請求項から請求項のいずれか1項に記載の電流検出器。
  10. 前記第1および第2のコイルの各々は、前記半導体基板の表面と平行な方向に中心軸を向けて渦巻状に形成され、
    前記第1および第2のコイルは互いに線対称に形成され、
    前記導体は帯状に形成され、
    前記導体の表面と前記半導体基板との間に絶縁部材が設けられ、
    前記第1および第2のコイルの各々は、その中心軸が前記半導体基板の表面に垂直な方向から見て前記導体と直交する方向に向かうように前記導体上に配置される、請求項から請求項のいずれか1項に記載の電流検出器。
  11. 前記第1および第2のコイルの各々は、前記半導体基板の表面と平行な方向に中心軸を向けてスプリング状に形成され、
    前記第1および第2のコイルは互いに面対称に形成され、
    前記導体は帯状に形成され、
    前記導体の表面と前記半導体基板との間に絶縁部材が設けられ、
    前記第1および第2のコイルの各々は、その中心軸が前記半導体基板の表面に垂直な方向から見て前記導体と直交する方向に向かうように前記導体上に配置される、請求項から請求項のいずれか1項に記載の電流検出器。
  12. 前記第1および第2のコイルの各々は、前記半導体基板の表面の複数の金属配線層と複数のビアホールを用いて形成されている、請求項10または請求項11に記載の電流検出器。
  13. 1次巻線および2次巻線を含むマイクロトランスを備え、
    前記1次巻線には検出すべき電流が流され、
    前記2次巻線は前記第1および第2のコイルを含み、
    前記第1および第2のコイルの一方端子は互いに接続されて基準電圧を受け、それらの他方端子から前記1次巻線に流れる電流に応じた値の差動電流が出力される、請求項1から請求項のいずれか1項に記載の電流検出器。
  14. 前記1次巻線には、パワー半導体素子のセンス電極が接続され、前記パワー半導体素子の主電極に流れる主電流に応じた値のセンス電流が流される、請求項13に記載の電流検出器。
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