KR20190109283A - 오디오 아날로그-투-디지털 변환기 시스템 및 방법 - Google Patents

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베르티 클라우디오 데
로렌조 크레스피
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Abstract

아날로그-투-디지털 변환 (ADC) 시스템은 트랜스컨덕턴스 증폭기, 루프 필터, 양자화기, 논리 회로 및 디지털-투-아날로그 변환기 (DAC) 를 포함한다. 트랜스컨덕턴스 증폭기는 오디오 신호에 응답하여 전류 신호를 생성하도록 구성된다. 루프 필터는 트랜스컨덕턴스 증폭기에 연결되고, 전류 신호에 기초하여 필터링된 신호를 생성하도록 구성된다. 양자화기는 필터링된 신호의 디지털 표현을 생성하도록 구성된다. 논리 회로는 디지털 표현에 기초하여 제어 신호를 생성하도록 구성된다. DAC는 루프 필터의 출력 및 트랜스컨덕턴스 증폭기의 출력에 커플링된다. DAC는 3-레벨 유닛 엘리먼트들을 포함하고, 각각의 유닛 엘리먼트는 논리 회로로부터의 제어 신호에 응답하여 루프 필터에 2 개의 신호 레벨들 중 하나 또는 신호 없음을 제공하도록 구성된다. 이러한 ADC 시스템은 저전력 소비 및 저잡음을 유지하면서 높은 동적 범위를 허용할 수 있다.

Description

오디오 아날로그-투-디지털 변환기 시스템 및 방법{AUDIO ANALOG-TO-DIGITAL CONVERTER SYSTEMS AND METHODS}
본 출원은 하나 이상의 실시형태들에 따라, 일반적으로 오디오 프로세싱에 관한 것이고, 보다 상세하게는 예를 들어, 오디오 아날로그-투-디지털 변환기 시스템들 및 방법들에 관한 것이다.
신호 프로세싱 시스템, 특히 스마트 폰, 태블릿 및 휴대용 재생 디바이스와 같은 저전력 오디오 디바이스들을 통합한 시스템들은 저전력 소비와 함께 높은 동적 범위를 달성하는 고성능 오디오 오디오-투-디지털 변환기 (ADC, analog-to-digital converter) 구조에 대한 필요성을 업계에서 유도하였다.
본 명세서에서 더 논의된 다양한 실시형태에 따라, 오디오 ADC 시스템 및 방법이 제공된다. 이러한 시스템들 및 방법들은 저전력 소비 및 저잡음을 유지하면서 높은 동적 범위를 허용하는 아키텍처들을 제공할 수 있다. 일부 양태들에서, 연속 시간 시그마-델타 (CTSD 또는 CTΣΔ) ADC 아키텍처가 이용될 수 있다.
하나 이상의 실시형태들에서, 아날로그-투-디지털 변환 시스템은 트랜스컨덕턴스 증폭기, 루프 필터, 양자화기, 논리 회로, 및 디지털-투-아날로그 변환기를 포함한다. 트랜스컨덕턴스 증폭기는 오디오 신호에 응답하여 전류 신호를 생성하도록 구성된다. 루프 필터는 트랜스컨덕턴스 증폭기에 연결된다. 루프 필터는 현재 신호를 수신하고 현재 신호에 기초하여 필터링된 신호를 생성하도록 구성된다. 양자화기는 필터링된 신호의 디지털 표현을 생성하도록 구성된다. 논리 회로는 디지털 표현에 기초하여 제어 신호를 생성하도록 구성된다. 디지털-투-아날로그 변환기는 루프 필터의 커패시터 및 트랜스컨덕턴스 증폭기의 출력에 연결된다. 디지털-투-아날로그 변환기는 복수의 3-레벨 유닛 엘리먼트들을 포함하며, 복수의 유닛 엘리먼트 각각은 논리 회로로부터의 제어 신호들 중 적어도 하나에 응답하여 2 개의 신호 레벨들 중 하나 또는 신호 없음을 루프 필터에 제공하도록 구성된다.
하나 이상의 실시형태들에서, 방법은 오디오 입력 디바이스로부터 수신된 오디오 신호에 응답하여 제 1 전류 신호를 트랜스컨덕턴스 증폭기에 의해 생성하는 단계를 포함한다. 방법은 제 1 전류 신호에 기초하여 필터링된 신호를 루프 필터에 의해 생성하는 단계를 더 포함한다. 방법은 필터링된 신호의 디지털 표현을 양자화기에 의해 생성하는 단계를 더 포함한다. 방법은 디지털 표현에 기초한 제어 신호들을 논리 회로에 의해 생성하는 단계를 더 포함한다. 방법은 제어 신호들에 기초하여 제 2 전류 신호를 디지털-투-아날로그 변환기에 의해 생성하는 단계를 더 포함한다. 복수의 3-레벨 유닛 엘리먼트들 각각은 제어 신호들 중 적어도 하나에 응답하여 2 개의 전류 레벨들 중 하나 또는 전류 없음을 루프 필터에 제공한다. 디지털-투-아날로그 변환기는 루프 필터의 커패시터 및 트랜스컨덕턴스 증폭기의 출력에 커플링된다. 방법은 제 2 전류 신호를 루프 필터에 제공하는 단계를 더 포함한다.
본 개시물의 범위는 청구 범위에 의해 정의되며, 이는 본 섹션에 참고로 통합된다. 하나 이상의 실시형태들에 대한 다음의 상세한 설명을 고려함으로써, 본 개시물에 대한 보다 완전한 이해가 당업자에게 제공될 뿐만 아니라 그 추가적인 이점의 실현이 제공될 것이다. 먼저 간단히 설명될 첨부된 도면 시트를 참조할 것이다.
본 개시물의 양태들 및 그 이점들은 다음의 도면들 및 후속하는 상세한 설명을 참조하면 더 잘 이해될 수 있다. 도면들 중 하나 이상의 도면에 도시된 유사한 엘리먼트들을 식별하기 위해 동일한 참조 번호가 사용되며, 여기서 표시는 본 개시물의 실시형태들을 설명하기 위한 것이지, 동일한 것을 제한하려는 것이 아님을 이해해야 한다. 도면의 컴포넌트들은 반드시 축척된 것은 아니며, 대신에 본 개시물의 원리를 명확하게 설명하는 것에 중점을 둔다.
도 1은 하나 이상의 실시형태들에 따라 아날로그-투-디지털 변환을 용이하게 하기 위한 오디오 프로세싱 시스템의 블록도를 도시한다.
도 2는 하나 이상의 실시형태들에 따른 유닛 엘리먼트의 예를 도시한다.
도 3은 본 개시물의 하나 이상의 실시형태들에 따른 양자화기의 예를 도시한다.
도 4는 본 개시물의 하나 이상의 실시형태들에 따른 루프 필터의 예를 도시한다.
도 5는 본 개시물의 하나 이상의 실시형태들에 따른 오디오 프로세싱 시스템의 피드백 경로의 예를 도시한다.
도 6은 본 개시물의 하나 이상의 실시형태들에 따른 아날로그-투-디지털 변환을 용이하게 하기 위한 예시적인 프로세스의 흐름도를 도시한다.
이하에 설명되는 상세한 설명은 해당 기술의 다양한 구성에 대한 설명을 의도한 것이며, 해당 기술이 실행될 수 있는 유일한 구성을 나타내는 것은 아니다. 첨부된 도면들은 본 명세서에 통합되어 상세한 설명의 일부를 구성한다. 상세한 설명에는 해당 기술에 대한 철저한 이해를 제공하기 위한 구체적인 세부 사항들이 포함된다. 그러나, 해당 기술은 본 명세서에 설명된 특정 세부 사항에 한정되지 않으며 하나 이상의 실시형태들을 사용하여 실시될 수 있음이 당업자에게 명백하고 자명할 것이다. 하나 이상의 인스턴스들에서, 구조들 및 컴포넌트들은 해당 기술의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다. 본 개시물의 하나 이상의 실시형태들은 하나 이상의 도면들과 관련하여 예시되거나 및/또는 설명되며 청구 범위에 설명된다.
오디오 아날로그-투-디지털 변환을 제공하기 위해 다양한 기술이 본원에 제공된다. 일부 실시형태들에서, 저전력 소비 및 저잡음을 유지하면서 높은 동적 범위를 허용할 수 있는 ADC 아키텍처들이 제공된다. 이러한 ADC 아키텍처들은 스마트폰 및 태블릿과 같은 저전력 오디오 디바이스들을 통합한 오디오 시스템 및 시스템에 특히 적합할 수 있다. 일부 양태들에서, 연속 시간 시그마-델타 (CTSD 또는 CTΣΔ) ADC 아키텍처가 이용될 수 있다. 본원에 사용되는 바와 같이, ADC는 아날로그-투-디지털 변환 또는 아날로그-투-디지털 변환기를 지칭할 수 있다.
ADC는 루프 필터 (또는 그의 일부분) 및 순방향 경로 ADC (예를 들어, 양자화기, 순방향 경로 양자화기, 또는 ADC라고도 함) 를 갖는 순방향 경로, 및 논리 회로 및 디지털-투-아날로그 변환기 (DAC) (예를 들어, 피드백 DAC라고도 함) 를 갖는 피드백 경로를 포함할 수 있다. 일부 양태들에서, ADC는 ADC에 연결된 트랜스컨덕턴스 증폭기를 통해 아날로그 신호 (예를 들어, 오디오 아날로그 신호) 를 수신할 수 있다. 이와 관련하여, ADC는 트랜스컨덕턴스 증폭기로부터 아날로그 입력을 수신할 수 있다. 일부 경우들에서, 트랜스컨덕턴스 증폭기는 ADC의 적분기 (예를 들어, 제 1 적분기) 의 일부로 이용될 수 있으므로 ADC의 루프 필터의 일부로 간주될 수 있다. 예를 들어, ADC의 커패시터와 함께 트랜스컨덕턴스 증폭기는 ADC의 제 1 적분기를 형성할 수 있다. 일 실시형태에서, 트랜스컨덕턴스 증폭기는 마이크로폰 프로그래머블 이득 증폭기 (MIC PGA) 일 수 있거나, 이를 포함할 수 있거나, 또는 그 일부일 수 있다. ADC는 피드백 DAC에 3-레벨 유닛 엘리먼트들을 포함할 수 있어, DAC의 각 유닛 엘리먼트가 양의 신호 (예를 들어, 양의 전류), 음의 신호 (예를 들어, 음의 전류) 또는 신호 없음 (예를 들어, 제로 전류) 을 제공하도록 설정될 수 있다. DAC의 유닛 엘리먼트들은 논리 회로로부터의 제어 신호들에 기초하여 동작될 수 있다. 보다 일반적으로, 각 유닛 엘리먼트는 제 1 신호 레벨 (예를 들어, 양의 신호 레벨), 제 2 신호 레벨 (예를 들어, 음의 레벨), 또는 제 3 신호 레벨 (예를 들어, 신호 없음, 제로 신호 레벨) 로부터 선택하고 선택된 신호 레벨을 갖는 신호 (예를 들어, 전류 신호) 를 (예를 들어, 루프 필터에) 제공한다. 이와 관련하여, 일부 경우들에서, 신호를 제공하지 않는 것은 제로 신호 레벨의 신호를 제공하는 것으로 간주될 수 있다.
ADC의 다양한 컴포넌트들은 트랜스컨덕턴스 증폭기의 잡음 기여와 비교하여 잡음 기여가 비지배적이라고 간주될 수 있도록 제공될 수 있다. 일 실시형태에서, ADC의 루프 필터의 적분기의 부분 및 피드백 DAC의 3-레벨 엘리먼트로서 트랜스컨덕턴스 증폭기의 이용은 그러한 ADC 아키텍처 (예를 들어, 일부의 경우 CTSD ADC 아키텍처) 의 저전력 동작과 일반적으로 관련된 잡음 기여를 허용하여 소 신호 (예를 들어, 작은 전력 신호) 가 처리될 때 감소되고, 이로써 전력 소비를 증가시키지 않으면서 더 높은 동적 범위 (DR) 를 허용한다. 일 양태에서, 패시브 컴포넌트 (예를 들어, 커패시터) 는 루프 필터의 액티브 엘리먼트들의 잡음 기여를 완화시키는데 이용될 수 있다. 예를 들어, 일부 경우에서, ADC의 루프 필터의 제 1 적분기의 커패시터는 나머지 루프 필터로부터의 잡음 기여를 완화시키는데 이용될 수 있다. 따라서 나머지 루프 필터는 잡음 제약이 아닌 안정성을 위해 설계될 수 있으므로 전력이 절약된다. 일부 경우들에서, 순방향 경로 양자화기의 다수의 비트는 양자화기의 관련 지터 잡음이 트랜스컨덕턴스 증폭기의 잡음 기여보다 지배적이지 않도록 선택될 수 있다. 따라서, 다양한 실시형태를 사용하면, ADC의 DR은 트랜스컨덕턴스 증폭기의 잡음 기여에 영향을 받는 반면, 루프 필터, 양자화기 및/또는 피드백 DAC와 같은 DR을 제한할 수 있는 다른 잠재적인 잡음 기여는 완화된다. 이러한 잡음은 일반적으로 고전력 동작을 위해 구성된 종래의 디바이스에 대해서는 문제가 되지 않는다는 점에 유의해야 한다. 일부의 경우, 주어진 동적 범위 사양에 대해, 다양한 실시형태들은 동일한 기술 노드에서 종래의 구현들에서보다 약 1 차수 낮은 전력 동작을 허용할 수 있다.
도 1은 하나 이상의 실시형태들에 따라 아날로그-투-디지털 변환을 용이하게 하기 위한 오디오 프로세싱 시스템 (100) 의 블록도를 도시한다. 그러나, 모든 도시된 컴포넌트가 요구되는 것은 아니며, 하나 이상의 실시형태들은 도면에 도시되지 않은 추가 컴포넌트들을 포함할 수도 있다. 컴포넌트들의 배열 및 유형의 변형은 추가 컴포넌트, 상이한 컴포넌트 및/또는 더 적은 컴포넌트를 포함하여 본원에 기재된 청구 범위를 벗어나지 않고 행해질 수 있다.
오디오 프로세싱 시스템 (100) 은 ADC (105) 를 포함한다. ADC (105) 는 커패시터 (110), 루프 필터의 부분 (115), 양자화기 (120), 논리 회로 (125), 3-레벨 엘리먼트를 갖는 DAC (130) 및 감산기 (145) 를 포함한다. 오디오 프로세싱 시스템 (100) 은 또한 마이크로폰 (140) 과 같은 오디오 입력 디바이스로부터 아날로그 신호 (Vin) (예를 들어, 아날로그 오디오 신호, 아날로그 전압 신호) 를 수신하는 트랜스컨덕턴스 증폭기 (135) 를 포함한다. 일 양태에서, 트랜스컨덕턴스 증폭기 (135) 는 프로그래머블 이득으로 구현될 수 있으며, 따라서 PGA 또는 Gm-기반 PGA로 지칭될 수 있다. 오디오 입력 디바이스가 마이크로폰일 때, 트랜스컨덕턴스 증폭기 (135) 는 마이크로폰 PGA 또는 MIC PGA로 지칭될 수 있다.
트랜스컨덕턴스 증폭기 (135) 는 아날로그 신호 (Vin) 에 기초하여 전류 신호 (예를 들면, 간단히 전류로도 지칭됨) 를 생성할 수 있고 그 전류 신호를 감산기 (145) 에 제공할 수 있다. 일부 경우에는, 예를 들어 도 1에 도시된 바와 같이, 전류 신호는 감산기 (145) 에 제공되는 차동 전류일 수 있다. 감산기 (145) 는 또한 DAC (130) 로부터 출력 신호를 수신할 수 있다. 이와 관련하여, 감산기 (145) 는 트랜스컨덕턴스 증폭기 (135) 에 의해 제공되는 차동 전류 (예를 들어, 입력 전류라고도 함) 와, DAC (130) 에 의해 제공되는 출력 신호 (예를 들어 DAC 전류 또는 피드백 전류라고도 함) 간의 차이를 생성할 수 있다. 예를 들어, 전류 도메인에서, 나머지 루프 필터 (예를 들어, 커패시터 (110) 이후) 에 제공하기 전에 입력 전류와 DAC 전류를 단락시킴으로써 차동기가 실현될 수 있다.
트랜스컨덕턴스 증폭기 (135) 및 커패시터 (110) (예를 들어, 차동 커패시터라고도 함) 는 ADC (105) 의 루프 필터의 적분기를 형성할 수 있다. 일부 경우들에서, 루프 필터는 트랜스컨덕턴스 증폭기 (135) 및 커패시터 (110) 가 루프 필터의 제 1 적분기를 형성하는 적분기의 캐스케이드를 포함할 수 있다. 루프 필터는 아날로그 신호 (Vin) 와 관련된 차동 전류와 DAC (130) 로부터의 출력 신호 간의 차이 (예를 들어, 차이는 감산기 (145) 에 의해 제공됨) 의 필터링 (예를 들어, 잡음 형상화라고도 함) 을 제공하여 고차원 루프 필터가 더 많은 잡음 형상화 및 낮은 안정성과 관련되어 양자화 잡음을 억제한다. 커패시터 (110) 는 루프 필터의 부분 (115) 로 표현되는 루프 필터의 나머지의 잡음를 필터링하여, 루프 필터의 잡음 기여를 완화시킬 수 있다. 예를 들어, 커패시터 (110) 는 입력 및 DAC 전류의 차이를 적분하고 루프 필터의 액티브 엘리먼트의 잡음 기여를 완화하는데 이용될 수 있다. 이와 같이, 일 양태에서, 루프 필터의 부분 (115) 은 주로 잡음 억제보다 안정성을 위해 설계될 수 있으므로, 전력을 절약할 수 있다.
트랜스컨덕턴스 증폭기 (135), 감산기 (145), 커패시터 (110) 및 부분 (115) 에 의해 총체적으로 제공되는 루프 필터는 아날로그 신호 (Vin) 에 잡음 형상화를 수행하고 결과적으로 필터링된 아날로그 신호 (VLF) 는 양자화기 (120) (예를 들어, ADC라고도 함) 에 제공할 수 있다. 양자화기 (120) 는 필터링된 아날로그 신호 (VLF) 를 수신하고, 필터링된 아날로그 신호 (VLF) 의 디지털 표현인 N-비트의 디지털 신호 (VDIG 로 표시) 를 생성할 수 있다. 양자화기 (120) 는 N-비트 디지털 신호 (VDIG) 를 논리 회로 (125) 에 제공할 수 있다. 일부 경우들에서, 양자화기 (120) 는 또한 (예를 들어, ADC (105) 외부의 하나 이상의 컴포넌트들에 의한) 저장 및/또는 처리를 위해 N-비트 디지털 신호 (VDIG) 를 제공할 수 있다. 예를 들어, 양자화기 (120) 는 데시메이션 필터와 같은 하나 이상의 디지털 필터들에 커플링될 수 있다.
일 실시형태에서, 양자화기 (120) 는 다중 비트의, 중간-스레드 양자화기일 수 있다. 일부 경우들에서, 양자화기 (120) 에 의해 이용되는 비트들의 수는 트랜스컨덕턴스 증폭기 (135) 와 관련된 잡음에 대해 지배하지 않도록 지터 잡음 (예를 들어, 양자화기 (120) 의 동작을 용이하게 하는 클록과 관련됨) 이 선택되도록 선택될 수 있다. 일부 경우들에서, 양자화기 (120) 는 더 많은 잡음 형상화가 적용되어 클록 지터에 대한 감도가 감소되도록 할 수 있다. 양자화기 (120) 의 중간-스레드 특성은 DAC (130) 의 3-레벨 엘리먼트의 3-레벨 제어를 용이하게 할 수 있다. 양자화기 (120) 의 중간-스레드 특성은 양자화기 (120) 의 출력에서 제로 레벨을 허용할 수 있다. 제로 레벨 출력을 갖는 경우에, DAC (130) (예를 들어, 피드백 DAC) 는 널 출력 잡음 (예를 들어, 널 출력 전류와 관련됨) 을 제공할 수 있다. 일부의 경우, 중간-스레드 특성 및 피드백의 이러한 조합은 N-비트를 처리할 때와 같이 신호를 처리할 때 피드백의 잡음 기여도를 무시할 수 있게 한다.
논리 회로 (125) 는 양자화기 (120) 로부터 N-비트 디지털 신호 (VDIG) 를 수신하고 논리 회로 (125) 의 제어 신호 생성기를 사용하여 N-비트 디지털 신호 (VDIG) 에 기초하여 DAC (130) 에 대한 제어 신호를 생성할 수 있다. 제어 신호는 DAC (130) 의 3-레벨 유닛 엘리먼트를 제어할 수 있다. 일부 양태들에서, DAC (130) 는 3-레벨 유닛 엘리먼트들을 갖는 전류 스티어링 (current steering; CS) DAC를 포함한다. 이러한 양태들에서, 각각의 3-레벨 유닛 엘리먼트에 대해, 유닛 엘리먼트는 양으로 선택되거나 (예를 들어, 커패시터 (110) 에 양의 전하를 제공하거나), 음으로 선택되거나 (예를 들어, 커패시터 (110) 에 음의 전하를 제공하거나), 또는 선택되지 않거나 (예를 들어, 커패시터 (110) 에 제로 전하를 제공하거나) 할 수 있다. 이와 관련하여, 논리 회로 (125) 로부터의 제어 신호는 DAC (130) 의 일부 유닛 엘리먼트가 커패시터 (110) 에 양 전하, 음 전하 또는 전하 없음을 제공하게 할 수 있다. DAC (130) 의 유닛 엘리먼트로부터의 전류는 출력 라인들 (Ip 및 Im) 상의 전류 (예를 들어, 차동 전류) 를 감산기 (145) 에 제공하기 위해 DAC (130) 의 결합기 회로 (미도시) 에 의해 결합될 수 있다. DAC (130) 로부터의 전류 신호는 트랜스컨덕턴스 증폭기 (135) 로부터의 전류 신호와 결합될 수 있다. 결합된 전류 신호는 ADC (105) 의 순방향 및 피드백 경로를 통해 제공될 수 있다. 예를 들어, 결합은 DAC (130) 로부터의 전류 신호 (예를 들어, DAC 전류) 를 트랜스컨덕턴스 증폭기 (135) 로부터의 전류 신호 (예를 들어, 입력 전류) 로 감산하기 위해 감산기 (145) 에 의해 수행될 수 있다. 커패시터 (110) 는 DAC (130) 로부터의 전류 신호와 트랜스컨덕턴스 증폭기 (135) 로부터의 전류 신호 간의 차이를 수신할 수 있다.
일부 양태들에서, 논리 회로 (125) 는 하나 이상의 동적 엘리먼트 매칭 (DEM) 회로들을 포함할 수 있다. DEM 회로(들)는 DAC (130) 의 아날로그 엘리먼트들 (예를 들어, 3-레벨 유닛 엘리먼트들) 의 미스매칭된 컴포넌트들을 랜덤화하도록 동작할 수 있다. 예를 들어, DEM 회로(들)는 N-비트 디지털 신호 (VDIG) 의 상이한 비트를 양자화기 (120) 로부터 DAC (130) 의 상이한 유닛 엘리먼트로 랜덤하게 (예를 들어, 의사 랜덤하게) 상이한 시간에 지향시켜 (예를 들어, 신호를 셔플하여) 신호 상에서 유닛 엘리먼트들의 컴포넌트 미스매치의 영향을 효과적으로 상쇄시키는 스크램블러를 이용하여 구현될 수 있다. 컴포넌트 미스매치의 영향을 상쇄시키면 동적 범위가 증가할 수 있다. 논리 회로 (125) 의 제어 신호 생성기는 셔플된 신호에 기초하여 DAC (130) 에 대한 제어 신호를 생성할 수 있다. 일부 경우들에서, (예를 들어, 제조상의 불완전성으로 인해) 유닛 엘리먼트들이 정확하게 매칭되지 않을 수 있으므로, 매칭은 유닛 엘리먼트들의 불완전성을 완화하기 위해 이용될 수 있다. 이러한 미스매치는 왜곡 (예를 들어, 고조파 왜곡) 및 잡음과 낮은 동적 범위에 기여할 수 있다.
대안으로 또는 부가적으로, 논리 회로 (125) 는 양자화기 (120) 로부터의 N-비트 디지털 신호 (VDIG) 를 다수의 데이터 세그먼트로 분할하는 데이터 세그먼트화 회로를 포함할 수 있다. 각각의 데이터 세그먼트는, 데이터 세그먼트가 관련 그룹 내의 유닛 엘리먼트로 하여금 양의 전류, 음의 전류 또는 전류 없음을 커패시터 (110) 에 제공하게 하도록, 각 그룹의 유닛 엘리먼트들과 관련될 수 있다. 일부 경우들에서, DEM 회로는 각각의 데이터 세그먼트를 스크램블링할 수 있고, 제어 신호 생성기는 각 스크램블링된 데이터 세그먼트에 대한 (예를 들어, DAC (130) 의 대응하는 유닛 엘리먼트에 대한) 각 제어 신호를 생성할 수 있다. 일부 경우들에서, N의 더 높은 값과 같이 DEM 복잡성을 줄이기 위해 데이터 세분화를 활용할 수 있다.
양자화 잡음 및 소 신호들은 N-비트 디지털 신호 (VDIG) 의 플러스 또는 마이너스의 하나의 최하위 비트 (LSB) 내에서 표현될 수 있고, 이에 따라서 DAC (130) 의 잡음 기여는 트랜스컨덕턴스 증폭기 (135) 와 관련된 잡음에 대해 무시할 수 있다. 이와 관련하여, 일부 경우들에서, N-비트 디지털 신호 (VDIG) 의 레벨이 +LSB 또는 -LSB 일 때, DAC (130) 의 유닛 엘리먼트들 중 하나만이 커패시터 (110) 에 연결되어 출력 라인들 (Ip 및 Im) 상에 차동 전류를 제공하며, 다른 유닛 엘리먼트는 전류를 제공하지 않는다 (예를 들어, 제로 전류를 제공한다). 제로 전류를 제공하는 유닛 엘리먼트의 경우, 유닛 엘리먼트에 의해 ADC (105) 의 루프 필터에 잡음 없음 (예를 들어, 전류 없음) 이 인젝트되지 않기 때문에, 유닛 엘리먼트에 의해 잡음이 기여되지 않는다. 일부 경우들에서, DAC (130) 의 유닛 엘리먼트들의 수는 (M-1)/2 일 수 있으며, 여기서 M은 DAC (130) 에 의해 제공된 양자화 레벨들의 수일 수 있다. 일부 경우들에서, M = 2N 이다.
따라서, 다양한 실시형태를 사용하여, ADC (105) 의 동적 범위는 트랜스컨덕턴스 증폭기 (135) 의 잡음 기여에 의해 영향을 받는 반면, 루프 필터, 양자화기 (120) 및/또는 DAC (130) 등으로부터의 동적 범위를 제한할 수 있는 다른 잠재적 잡음 기여는 완화된다. 일부 경우들에서, ADC (105) 는 저잡음 및 저전력의 동작을 허용하면서 보다 높은 동적 범위를 제공할 수 있다. 일 실시형태에서, ADC (105) 는 시그마-델타 (ΣΔ 또는 SD) ADC 아키텍처를 나타내는 것으로 언급될 수 있다. 일부 양태들에서, ADC (105) 는 연속 시간 동작을 위해 이용될 수 있으며, 따라서 CTΔΣADC 아키텍처 또는 CT SD ADC를 나타내는 것으로 언급될 수 있다.
도 2는 본 개시물의 하나 이상의 실시형태들에 따른 유닛 엘리먼트 (200) 의 예를 도시한다. 그러나, 모든 도시된 컴포넌트가 요구되는 것은 아니며, 하나 이상의 실시형태들은 도면에 도시되지 않은 추가 컴포넌트들을 포함할 수도 있다. 컴포넌트들의 배열 및 유형의 변형은 추가 컴포넌트, 상이한 컴포넌트 및/또는 더 적은 컴포넌트를 포함하여 본원에 기재된 청구 범위를 벗어나지 않고 행해질 수 있다. 일 실시형태에서, 유닛 엘리먼트 (200) 는 도 1의 DAC (130) 의 유닛 엘리먼트일 수도 있고, 이를 포함할 수도 있고, 또는 그 일부분일 수도 있다. 이와 관련하여, 유닛 엘리먼트 (200) 는 DAC (130) 의 i 번째 유닛 엘리먼트 일 수 있다. DAC (130) 는 양자화기 (120) 의 N-비트 디지털 출력 (VDIG) 에 기초하여 아날로그 신호를 생성하기에 적합한 다수의 유닛 엘리먼트를 포함할 수 있다.
유닛 엘리먼트 (200) 는 유닛 전류원 (205 및 210) 과 스위치들 (215, 220, 225, 230, 235, 및 240) 을 포함한다. 제어 신호들 (pi, zi, 및 ni) 은 논리 회로에 의해 생성될 수 있고 (예를 들어, 125) 유닛 엘리먼트 (200) 에 제공될 수 있다. 스위치들 (215 및 240) 은 제어 신호 (pi) 에 의해 제어될 수 있고, 스위치들 (220 및 235) 은 제어 신호 (zi) 에 의해 제어될 수 있고, 그리고 스위치들 (225 및 230) 은 제어 신호 (ni) 에 의해 제어될 수 있다. pi 제어 신호가 어써트되면 (예를 들면, 논리 하이로 설정되면), 스위치들 (215 및 240) 은 닫히고, 전류 (+Iu) 는 유닛 엘리먼트 (200) 의 출력 라인 (Ipi) 에 제공되고 전류 (-Iu) 는 유닛 엘리먼트 (200) 의 출력 라인 (Imi) 에 제공된다. ni 제어 신호가 어써트되면, 스위치들 (225 및 230) 은 닫히고, 전류 (-Iu) 는 유닛 엘리먼트 (200) 의 출력 라인 (Ipi) 에 제공되고 전류 (+Iu) 는 유닛 엘리먼트 (200) 의 출력 라인 (Imi) 에 제공된다. zi 제어 신호가 어써트되면, 스위치들 (225 및 235) 은 닫히고, 제로 전류가 유닛 엘리먼트 (200) 의 출력 라인들 (Ipi 및 Imi) 에 제공된다. 이용되는 스위칭 기술의 유형에 따라, 스위치들 (215, 220, 225, 230, 235 및 240) 은 로직 하이 제어 신호에 응답하여 턴 온 또는 턴 오프될 수 있고 로직 로우 제어 신호에 응답하여 턴 오프 또는 턴 온될 수 있다.
도 1을 참조하면, DAC (130) 의 상이한 유닛 엘리먼트들의 각 출력 라인들 (Ipn) (n = 0, 1, ..., i 등) 에 의해 제공된 전류는 하나 이상의 결합기 회로들에 의해 결합되어 DAC (130) 의 출력 라인 (Ip) 상에 결합 전류를 제공한다. 유사하게, DAC (130) 의 상이한 유닛 엘리먼트들의 각 출력 라인들 (Imn) 에 의해 제공된 전류는 하나 이상의 결합기 회로들에 의해 결합되어 DAC (130) 의 출력 라인 (Im) 상에 결합 전류를 제공할 수 있다. 도 2에서, 결합기 회로 (245) 는 유닛 엘리먼트 (200) 의 출력 라인 (Ipi) 상의 전류를 다른 유닛 엘리먼트들에 대한 출력 라인 (Ipn) (예를 들어 총체적으로 Ip_other 로 표시됨) 상의 전류와 결합하고, 그리고 유닛 엘리먼트 (200) 의 출력 라인 (Imi) 상의 전류를 다른 유닛 엘리먼트들에 대한 출력 라인 (Imn) (예를 들어 총체적으로 Im_other 로 표시됨) 상의 전류와 결합한다. 출력 라인들 (Ipi 및 Imi) 상의 전류들은 ADC (105) 의 커패시터 (110) 에 커플링된다.
일 양태에서, 상이한 유닛 엘리먼트는 상이한 가중치를 가질 수 있다. 예를 들어, 유닛 엘리먼트 (200) 는 단일의 가중치를 가지므로, 출력 라인들 (Ipi 및/또는 Imi) 상에 -Iu, +Iu, 또는 제로 전류를 제공하는 것으로 설정될 수 있다. DAC (130) 의 다른 유닛 엘리먼트 (예를 들어, k 번째 유닛 엘리먼트) 는 4의 가중치를 가지므로, 그 출력 라인들 (Ipk 및/또는 Imk) 상에 -4Iu, +4Iu, 또는 제로 전류를 제공하는 것으로 설정될 수 있다. 일부 경우들에서, 논리 회로 (125) 는 N-비트 디지털 출력 (VDIG) 을 상이한 세그먼트로 분할할 수 있고, 각각의 세그먼트는 각각의 가중치 또는 가중치의 각 세트와 관련된다.
도 3은 본 개시물의 하나 이상의 실시형태들에 따른 양자화기 (300) 의 예를 도시한다. 그러나, 모든 도시된 컴포넌트가 요구되는 것은 아니며, 하나 이상의 실시형태들은 도면에 도시되지 않은 추가 컴포넌트들을 포함할 수도 있다. 컴포넌트들의 배열 및 유형의 변형은 추가 컴포넌트, 상이한 컴포넌트 및/또는 더 적은 컴포넌트를 포함하여 본원에 기재된 청구 범위를 벗어나지 않고 행해질 수 있다. 일 실시형태에서, 양자화기 (300) 는 도 1의 양자화기 (120) 일 수도 있고, 이를 포함할 수도 있고, 또는 그 일부일 수도 있다.
양자화기 (300) 는 비교기 (305), SAR (successive-approximation-register) 논리 회로 (310), 및 기준 전압 생성기 (315) 를 포함한다. 기준 전압 생성기 (315) 는 비교기 (305) 에 대한 전압 기준을 생성하기 위해 저항성 래더 (resistive-ladder) (예를 들어, 저항성 스트링으로도 지칭됨) 를 포함한다. 저항성 래더는 단조성과 선형성을 제공할 수 있다. 양자화기 (300) 는 클럭 신호들을 생성 및/또는 수신하는 타이밍 회로 및 양자화기 (300) 의 동작을 용이하게 하기 위한 샘플-홀드 회로를 또한 포함할 수 있다.
일 실시형태에서, 양자화기 (300) 는 N-비트, 중간-스레드 양자화기이다. 일례로서, 양자화기 (300) 는 8-비트 양자화기일 수 있다. 일부 경우들에서, 양자화기 (300) 는 비동기식 양자화기 (예를 들어, 비동기식 8-비트 SAR ADC) 일 수 있다. 초기에, SAR 논리 회로 (310) 는 설정된 N-비트 시퀀스를 사용하여 기준 전압 생성기 (315) 의 동작을 제어하기 위한 제어 신호로서 N-비트 시퀀스 (예를 들어, 미리 결정된 N-비트 시퀀스) 를 설정할 수 있다. 상이한 N-비트 시퀀스는 상이한 기준 전압과 관련된다. 비교기 (305) 는 루프 필터의 출력 (VLF) 및 기준 전압 생성기 (315) 로부터의 기준 전압 (VREF) 을 수신하고, VLF 와 VREF 사이의 차이에 기초하여 비교기 출력을 생성한다. 비교기 출력은 VLF 또는 VREF 가 더 큰지 여부를 나타낼 수 있다. SAR 논리 회로 (310) 는 비교기 출력을 수신하고 이에 따라 제어 신호를 설정하여 기준 전압 생성기 (315) 를 구성한다. 기준 전압을 VLF 및 VREF 의 비교에 기초하여 비교기 출력을 생성하고 기준 전압을 유효하게 하도록 제어 신호를 설정하는 프로세스는 출력 (VLF) 의 디지털 표현을 향해 수렴하도록 반복적으로 반복될 수 있다.
양자화기 (300) 를 동작시키는 일 예로서, SAR 논리 회로 (310) 는 8-비트 시퀀스 (예를 들어, 8-비트 코드라고도 함) 를 생성할 수 있다. 비트 시퀀스는 7 비트 b7b6b5b4b3b2b1b0 로 표현될 수 있으며, b7 는 최상위 비트 (MSB) 이고 b0 는 LSB 이다. 처음에, SAR 논리 회로 (310) 는 제어 신호를 코드 10000000 로 설정하고 이 코드를 기준 전압 생성기 (315) 에 제공하여 적절한 스위치를 닫고 열어 코드 10000000 와 관련된 기준 전압의 생성을 야기할 수 있다. VLF > VREF 인 경우, SAR 논리 회로 (310) 는 MSB를 1에서 유지하고, 다음 비트 b6 를 1로 설정하여, 기준 전압 생성기 (315) 에 제공되는 다음 코드가 11000000 이 되도록 할 수 있다. 기준 전압 생성기 (315) 는 코드 11000000 과 관련된 기준 전압을 생성할 수 있다. VLF > VREF 인 경우, SAR 논리 회로 (310) 는 MSB를 1에서 유지하고, 다음 비트 b6 를 1로 설정하여, 기준 전압 생성기 (315) 에 제공되는 다음 코드가 01000000 이 되도록 할 수 있다. 기준 전압 생성기 (315) 는 코드 01000000 과 관련된 기준 전압을 생성할 수 있다. 이러한 프로세스는 출력 (VLF) 의 디지털 표현을 향한 수렴을 허용하기 위해 반복적으로 반복될 수 있다.
일단 수렴에 도달하면, SAR 논리 회로 (310) 는 양자화기 (300) 의 출력으로서 출력 (VLF) 의 N-비트 표현을 제공할 수 있다. 일부 경우들에서, 양자화기 (300) 의 아키텍처는 낮은 양자화 잡음 및 완화된 클록 지터 사양과 관련될 수 있다. 도 1을 참조하면, 루프 필터 출력 (VLF) 의 N-비트 표현은 VDIG 로 표시된다. 양자화기 (300) 가 비교기 (305) 에 대한 전압 기준을 생성하기 위해 저항성 래더를 이용하지만, 전압 기준을 생성하는 다른 방식이 저항성 래더의 대안으로 또는 저항성 래더에 추가로 사용될 수 있다. 애플리케이션에 따라, 상이한 유형의 양자화기가 ADC (105) 의 순방향 경로의 일부로서 이용될 수 있다. 일부 경우들에서, SAR 기반의 양자화기가 플래시 ADC와 같이 다른 ADC보다 작고 효율이 높을 수 있다. 양자화기 (300) 가 ADC (105) 의 루프 (예를 들어, 순방향 루프) 의 일부이기 때문에, 비교기 (305) 와 관련된 오프셋이 일반적으로 완화될 수 있다.
도 4는 본 개시물의 하나 이상의 실시형태들에 따른 루프 필터 (400) 의 예를 도시한다. 그러나, 모든 도시된 컴포넌트가 요구되는 것은 아니며, 하나 이상의 실시형태들은 도면에 도시되지 않은 추가 컴포넌트들을 포함할 수도 있다. 컴포넌트들의 배열 및 유형의 변형은 추가 컴포넌트, 상이한 컴포넌트 및/또는 더 적은 컴포넌트를 포함하여 본원에 기재된 청구 범위를 벗어나지 않고 행해질 수 있다.
일 실시형태에서, 루프 필터 (400) 는 도 1의 커패시터 (110) 및 루프 필터의 부분 (115) 일 수도 있고, 이들을 포함할 수도 있고, 또는 이들의 일부일 수도 있다. 제 2 적분기는 제 3 액티브-RC 적분기를 구동하는 액티브 Gm-C 적분기이다. 액티브-RC 적분기는 용량성 피드포워드를 허용한다 (예를 들어, C3/Cf3, C3/Cf2). 도 1에 도시된 바와 같이, 커패시터 C (예를 들어, 도 1의 110) 는 트랜스컨덕턴스 증폭기 (예를 들어, 도 1의 135) 에 커플링되어 총체적으로 제 1 Gm-C 적분기를 형성할 수 있다. 루프 필터 (400) 의 출력들 (Vop 및 Vom) 은 양자화기 (120) 와 같은 양자화기에 제공될 수 있다. 루프 필터 (400) 가 3차 루프 필터이지만, 하위 차수 또는 상위 차수 루프 필터가 이용될 수 있다. 상위 차수 루프 필터는 일반적으로 더 많은 잡음 형상화와 관련된다.
도 5는 본 개시물의 하나 이상의 실시형태들에 따른 오디오 프로세싱 시스템의 피드백 경로 (500) 의 예를 도시한다. 그러나, 모든 도시된 컴포넌트가 요구되는 것은 아니며, 하나 이상의 실시형태들은 도면에 도시되지 않은 추가 컴포넌트들을 포함할 수도 있다. 컴포넌트들의 배열 및 유형의 변형은 추가 컴포넌트, 상이한 컴포넌트 및/또는 더 적은 컴포넌트를 포함하여 본원에 기재된 청구 범위를 벗어나지 않고 행해질 수 있다. 일 실시형태에서, 오디오 프로세싱 시스템은 도 1의 오디오 프로세싱 시스템 (100) 일 수 있다. 설명의 목적으로, 피드백 경로 (500) 는 양자화기 (120) 및 커패시터 (110) 에 연결된다. 그러나, 피드백 경로 (500) 는 다른 오디오 프로세싱 시스템과 함께 사용될 수 있다.
피드백 경로 (500) 는 논리 회로 (505) 및 세그먼트화된 CS DAC (510) 를 포함한다. 논리 회로 (505) 는 양자화기 (120) 로부터의 N-비트 신호를 3개의 데이터 세그먼트로 분할하는 데이터 세그먼트화 회로 (515) 를 포함한다. 논리 회로 (505) 의 DEM 회로들 (520, 525 및 530) 은 각각 제 1, 제 2 및 제 3 데이터 세그먼트에 대해 DEM을 수행할 수 있다. 예를 들어, DEM 회로들 (520, 525 및 530) 의 각각은 그 각각의 데이터 세그먼트를 셔플할 수 있다. DEM 회로들 (520, 525 및 530) 은 그 출력을 논리 회로 (505) 의 제어 신호 생성기 (535) 에 제공할 수 있다. 논리 회로 (505) 는 세그먼트화된 CS DAC (510) 의 서브-DAC들 (540, 545 및 550) 의 제어를 달성하기 위한 제어 신호들을 생성할 수 있다. 일부 경우들에서, 서브-DAC들 (540, 545 및 550) 에 대한 제어 신호들은 각각 DEM 회로들 (520, 525 및 530) 의 출력에 기초할 수 있다. 서브-DAC들 (540, 545 및 550) 은 양의 전류, 음의 전류 또는 전류 없음을 출력 (Ip 및/또는 Im) 라인들에 기여하는 유닛 엘리먼트들을 가질 수 있다. 일부 경우들에서, 서브-DAC들 (540, 545 및 550) 은 그 유닛 엘리먼트들에 상이한 가중치를 가질 수 있다. 예를 들어, 서브-DAC (540) 는 16의 가중치를 가지고, 이로써 -16Iu, +16Iu, 또는 제로 전류를 출력 (Ip 및/또는 Im) 라인들에 기여하도록 설정될 수 있다. 서브-DAC들 (545 및 550) 은 각각 4 및 1의 가중치를 갖도록 설정될 수 있다.
도 5에서, 데이터 세그먼트화 회로 (515) 는 N-비트 신호를 3 개의 데이터 세그먼트로 세그먼트화할 수 있고, 대응하는 DEM 회로 및 서브-DAC는 3 개의 데이터 세그먼트 중 하나에 인가된다. 예로서, 데이터 세그먼트화 회로 (515) 는 4 비트를 갖는 제 1 데이터 세그먼트, 3 비트를 갖는 제 2 데이터 세그먼트, 및 3 비트를 갖는 제 3 데이터 세그먼트를 생성하기 위해 3-방향 데이터 세그먼트화를 제공할 수 있다. 이러한 세그먼트화는 단지 비제한적인 예로서 제공되며, 상이한 수의 데이터 세그먼트 및/또는 데이터 세그먼트에 대한 상이한 수의 비트가 이용될 수 있다.
도 6은 본 개시물의 하나 이상의 실시형태들에 따라 아날로그-투-디지털 변환을 용이하게 하기 위한 예시적인 프로세스 (600) 의 흐름도를 도시한다. 설명의 목적을 위해, 비록 예시적인 프로세스 (600) 가 다른 시스템들과 함께 이용될 수 있지만, 예시적인 프로세스 (600) 는 도 1의 오디오 프로세싱 시스템 (100) 을 참조하여 본원에 설명된다. 하나 이상의 동작은 원하는대로 상이한 순서로 결합, 생략 및/또는 수행될 수 있음에 유의한다.
블록 (605) 에서, ADC (105) 는 입력 신호 (예를 들어, 전류 신호) 를 수신한다. 입력 신호는 트랜스컨덕턴스 증폭기 (135) 로부터의 전류 신호일 수 있다. 예를 들어, 오디오 신호 (예를 들어, 전압 신호) 는 마이크로폰 (140) 과 같은 오디오 입력 디바이스에 의해 트랜스컨덕턴스 증폭기 (135) 에 제공될 수 있고, 트랜스컨덕턴스 증폭기 (135) 는 오디오 신호에 기초하여 전류 신호를 생성할 수 있다. 일부 경우들에서, 트랜스컨덕턴스 증폭기 (135) 에 의해 생성된 전류 신호는 차동 전류일 수 있다. 블록 (610) 에서, ADC (105) 의 루프 필터는 입력 신호에 기초하여 필터링된 신호 (VLF) 를 생성한다. 일 양태에서, 루프 필터는 트랜스컨덕턴스 증폭기 (135) 로부터의 전류 신호와 DAC (130) 로부터의 전류 신호 사이의 차이를 감산기 (145) 로부터 수신할 수 있고, 이 차이 신호를 필터링하여 필터링된 신호 (VLF) 를 생성할 수 있다. 일부 경우들에서, 루프 필터에 의한 필터링은 이러한 차이 신호를 형상화하는 잡음을 포함할 수 있다. 일부 경우들에서, 트랜스컨덕턴스 증폭기 (135) 는 ADC (105) 의 루프 필터의 일부로 간주될 수 있다. ADC (105) 의 트랜스컨덕턴스 증폭기 (135) 및 커패시터 (110) 는 ADC (105) 의 루프 필터의 적분기 (예를 들어, 일부 경우들에서는 제 1 적분기) 를 형성할 수 있다. 블록 (615) 에서, 양자화기 (120) 는 필터링된 신호 (VLF) 의 N-비트 디지털 표현 (VDIG) 을 생성한다. 일부 경우들에서, N-비트 디지털 표현 (VDIG) 은 ADC (105) 의 피드백을 위해 그리고 ADC (105) 외부의 하나 이상의 컴포넌트들에 의한 추가 프로세싱 및/또는 저장을 위해 논리 회로 (125) 에 제공될 수 있다.
블록 (620) 에서, 논리 회로 (125) 는 N-비트 디지털 표현 (VDIG) 에 기초하여 제어 신호를 생성한다. 일부 경우들에서, 논리 회로 (125) 는 N-비트 디지털 표현에 대해 데이터 세그먼트화를 수행하여 N-비트 디지털 표현을 다수의 데이터 세그먼트들로 분할할 수 있고, 여기서 각각의 데이터 세그먼트는 DAC (130) 의 3-레벨 유닛 엘리먼트들의 서브세트에 대응한다. 선택적으로 또는 부가적으로, 논리 회로 (125) 는 N-비트 디지털 표현에 대해 DEM을 수행하거나 N-비트 디지털 표현으로부터 형성된 데이터 세그먼트에 대해 DEM을 수행할 수 있다. 블록 (625) 에서, DAC (130) 는 제어 신호에 기초하여 전류 신호를 생성한다. 일부 경우들에서, DAC (130) 의 각각의 3-레벨 엘리먼트는 양의 전류, 음의 전류 또는 전류 없음을 제공할 수 있다. 블록 (630) 에서, DAC (130) 는 생성된 전류 신호를 ADC (105) 의 루프 필터에 제공한다. 예를 들어, DAC (130) 는 출력 라인들 (Ip 및 Im) 상의 차동 전류를 루프 필터의 감산기 (145) 에 제공할 수 있다.
적용 가능한 경우, 본 개시물에 의해 제공되는 다양한 실시형태들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 결합을 사용하여 구현될 수 있다. 또한, 적용 가능한 경우, 본원에 설명된 다양한 하드웨어 컴포넌트 및/또는 소프트웨어 컴포넌트는 본 개시물의 범위를 벗어나지 않으면서 소프트웨어, 하드웨어 및/또는 둘 모두를 포함하는 복합 컴포넌트로 결합될 수 있다. 적용 가능한 경우, 본원에 설명된 다양한 하드웨어 컴포넌트 및/또는 소프트웨어 컴포넌트는 본 개시물의 범위를 벗어나지 않으면서 소프트웨어, 하드웨어 및/또는 둘 모두를 포함하는 서브-컴포넌트로 결합될 수 있다. 또한, 적용 가능한 경우, 소프트웨어 컴포넌트가 하드웨어 컴포넌트로 구현될 수 있고, 그 반대의 경우도 고려될 수 있다.
프로그램 코드 및/또는 데이터와 같은 본 개시물에 따른 소프트웨어는 하나 이상의 컴퓨터 판독가능 매체 상에 저장될 수 있다. 본원에서 식별된 소프트웨어는 하나 이상의 범용 또는 특수 목적 컴퓨터 및/또는 컴퓨터 시스템, 네트워크화된 시스템, 및/또는 다른 컴퓨터 시스템을 사용하여 구현될 수 있다는 것이 또한 고려된다. 적용 가능한 경우, 본원에 기재된 다양한 단계들의 순서는 본원에 기재된 특징들을 제공하기 위해 변경되거나, 복합 단계들로 결합되거나, 및/또는 하위 단계들로 분리될 수 있다.
상기 개시물은 개시된 사용의 정확한 형태 또는 특정 분야로 본 개시물을 한정하고자 하는 것이 아니다. 이와 같이, 본 개시물에 비추어 본원에 명시적으로 설명되거나 함축되어 있더라도 본 개시물에 대한 다양한 대안적인 실시형태 및/또는 변형이 가능하다는 것이 고려된다. 본 개시물의 실시형태를 설명하였기 때문에, 당업자는 본 개시물의 범위를 벗어나지 않으면서 형태 및 세부 사항이 변경될 수 있다는 것을 인식할 것이다. 따라서, 본 개시물은 청구 범위에 의해서만 제한된다.

Claims (20)

  1. 아날로그-투-디지털 변환 (ADC) 시스템으로서,
    오디오 입력 디바이스로부터 수신된 오디오 신호에 응답하여 전류 신호를 생성하도록 구성된 트랜스컨덕턴스 증폭기;
    상기 트랜스컨덕턴스 증폭기에 연결되고, 상기 전류 신호를 수신하고 상기 전류 신호에 기초하여 필터링된 신호를 생성하도록 구성된 루프 필터;
    상기 필터링된 신호의 디지털 표현을 생성하도록 구성된 양자화기;
    상기 디지털 표현에 기초하여 제어 신호들을 생성하도록 구성된 논리 회로; 및
    상기 루프 필터의 커패시터 및 상기 트랜스컨덕턴스 증폭기의 출력에 커플링된 디지털-투-아날로그 변환기 (DAC) 로서, 상기 DAC는 복수의 3-레벨 유닛 엘리먼트들을 포함하고, 상기 복수의 유닛 엘리먼트들의 각각은 상기 논리 회로로부터의 제어 신호들 중 적어도 하나의 제어 신호에 응답하여 3 개의 신호 레벨들 중 하나의 신호 레벨을 상기 루프 필터에 제공하도록 구성되고, 그리고 상기 복수의 신호 엘리먼트들 중 적어도 하나의 신호 엘리먼트는 제로 신호 레벨을 제공하도록 구성되는, 상기 디지털-투-아날로그 변환기 (DAC) 를 포함하는, ADC 시스템.
  2. 제 1 항에 있어서,
    상기 3 개의 신호 레벨들은 양의 신호 레벨, 음의 신호 레벨, 및 상기 제로 신호 레벨을 포함하는, ADC 시스템.
  3. 제 1 항에 있어서,
    상기 복수의 3-레벨 유닛 엘리먼트들의 각각은 각 복수의 전류원들을 포함하는, ADC 시스템.
  4. 제 1 항에 있어서,
    상기 DAC는 전류 스티어링 DAC를 포함하는, ADC 시스템.
  5. 제 1 항에 있어서,
    상기 양자화기는 중간-스레드 양자화기를 포함하는, ADC 시스템.
  6. 제 1 항에 있어서,
    상기 루프 필터는 상기 전류 신호와 상기 DAC의 출력 신호 사이의 차이를 생성하도록 구성된 감산기를 포함하고,
    상기 감산기는 상기 DAC, 커패시터, 및 상기 트랜스컨덕턴스 증폭기의 출력에 연결되고, 그리고
    상기 루프 필터는 상기 차이를 필터링하여 상기 필터링된 신호를 생성하도록 구성되는, ADC 시스템.
  7. 제 1 항에 있어서,
    상기 오디오 입력 디바이스는 마이크로폰인, ADC 시스템.
  8. 제 1 항에 있어서,
    상기 논리 회로는:
    상기 디지털 표현을 수신하고 상기 디지털 표현에 대한 데이터 셔플링을 수행하여 상기 디지털 표현의 셔플링된 버전을 얻도록 구성된 동적 엘리먼트 매칭 회로; 및
    상기 디지털 표현의 상기 셔플링된 버전에 기초하여 상기 제어 신호들을 생성하도록 구성된 제어 신호 생성기를 포함하는, ADC 시스템.
  9. 제 1 항에 있어서,
    상기 논리 회로는:
    상기 디지털 표현을 복수의 데이터 세그먼트들로 분할하도록 구성된 데이터 세그먼트화 회로; 및
    상기 복수의 데이터 세그먼트들에 기초하여 상기 제어 신호들을 생성하도록 구성된 제어 신호 생성기로서, 각각의 제어 신호는 상기 복수의 데이터 세그먼트들 중 하나의 데이터 세그먼트와 관련되는, 상기 제어 신호 생성기를 포함하는, ADC 시스템.
  10. 제 9 항에 있어서,
    상기 DAC는 복수의 서브-DAC들을 포함하며,
    상기 복수의 서브-DAC들의 각각은 상기 복수의 데이터 세그먼트들 중 하나의 데이터 세그먼트와 관련되고,
    상기 복수의 서브-DAC들의 각각은 상기 제어 신호들의 대응하는 서브세트에 의해 제어되도록 구성된 상기 복수의 3-레벨 엘리먼트들의 각 서브세트를 포함하는, ADC 시스템.
  11. 제 9 항에 있어서,
    상기 논리 회로는 각각의 데이터 세그먼트의 셔플링된 버전을 얻기 위해 상기 복수의 데이터 세그먼트들의 각각에 대해 데이터 셔플링을 수행하도록 구성된 동적 엘리먼트 매칭 회로를 더 포함하며, 각각의 제어 신호는 셔플링된 버전들 중 하나와 관련되는, ADC 시스템.
  12. 제 1 항에 있어서,
    상기 양자화기는 SAR (successive-approximation-register) ADC를 포함하는, ADC 시스템.
  13. 방법으로서,
    오디오 입력 디바이스로부터 수신된 오디오 신호에 응답하여 제 1 전류 신호를 트랜스컨덕턴스 증폭기에 의해 생성하는 단계;
    상기 제 1 전류 신호에 기초하여 필터링된 신호를 루프 필터에 의해 생성하는 단계;
    상기 필터링된 신호의 디지털 표현을 양자화기에 의해 생성하는 단계;
    상기 디지털 표현에 기초하여 제어 신호들의 세트를 논리 회로에 의해 생성하는 단계;
    상기 제어 신호들의 세트에 기초하여 제 2 전류 신호를 디지털-투-아날로그 변환기 (DAC) 에 의해 생성하는 단계로서, 복수의 3-레벨 유닛 엘리먼트들의 각각은 상기 제어 신호들의 세트의 적어도 하나의 제어 신호에 응답하여 3 개의 전류 레벨들 중 하나의 전류 레벨을 상기 루프 필터에 제공하고, 상기 복수의 3-레벨 유닛 엘리먼트들 중 적어도 하나는 제로 전류 레벨을 제공하고, 그리고 상기 DAC는 상기 루프 필터의 커패시터 및 상기 트랜스컨덕턴스 증폭기의 출력에 커플링되는, 상기 제 2 전류 신호를 생성하는 단계; 및
    상기 제 2 전류 신호를 상기 루프 필터에 상기 DAC에 의해 제공하는 단계를 포함하는, 방법.
  14. 제 13 항에 있어서,
    상기 양자화기는 중간-스레드 양자화기를 포함하는, 방법.
  15. 제 13 항에 있어서,
    상기 3 개의 전류 레벨들은 양의 전류 레벨, 음의 전류 레벨, 및 상기 제로 전류 레벨을 포함하는, 방법.
  16. 제 13 항에 있어서,
    상기 오디오 입력 디바이스로부터 제 2 오디오 신호를 수신하는 단계;
    상기 제 2 오디오 신호에 기초하여 제 3 전류 신호를 상기 트랜스컨덕턴스 증폭기에 의해 생성하는 단계;
    상기 제 3 전류 신호 및 상기 DAC로부터의 상기 제 2 전류 신호에 기초하여 제 4 전류 신호를 생성하는 단계;
    상기 제 4 전류 신호에 기초하여 제 2 필터링된 신호를 상기 루프 필터에 의해 생성하는 단계;
    상기 제 2 필터링된 신호의 디지털 표현을 상기 양자화기에 의해 생성하는 단계;
    상기 제 2 필터링된 신호의 디지털 표현에 기초하여 제어 신호들의 제 2 세트를 상기 논리 회로에 의해 생성하는 단계;
    상기 제어 신호들의 제 2 세트에 기초하여 제 5 전류 신호를 상기 DAC에 의해 생성하는 단계; 및
    상기 제 5 전류 신호를 상기 루프 필터에 제공하는 단계를 더 포함하는, 방법.
  17. 제 16 항에 있어서,
    상기 제 4 전류 신호를 생성하는 단계는 상기 제 4 전류 신호를 결정하기 위해 상기 제 3 전류 신호와 상기 제 2 전류 신호 사이의 차이를 결정하는 단계를 포함하는, 방법.
  18. 제 13 항에 있어서,
    상기 오디오 입력 디바이스는 마이크로폰인, 방법.
  19. 제 13 항에 있어서,
    상기 디지털 표현의 셔플링된 버전을 얻기 위해 상기 디지털 표현을 동적 엘리먼트 매칭 회로에 의해 셔플링하는 단계를 더 포함하며, 상기 제어 신호들의 세트는 상기 디지털 표현의 셔플링된 버전에 기초하여 생성되는, 방법.
  20. 제 13 항에 있어서,
    상기 디지털 표현을 복수의 데이터 세그먼트들로 분할하는 단계를 더 포함하고,
    각각의 제어 신호는 상기 복수의 데이터 세그먼트들 중 하나의 데이터 세그먼트와 관련되고,
    상기 DAC는 복수의 서브-DAC들을 포함하며, 그리고
    상기 복수의 서브-DAC들의 각각은 상기 제어 신호들의 세트의 대응하는 서브세트에 의해 제어된 상기 복수의 3-레벨 엘리먼트들의 각 서브세트를 포함하는, 방법.
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