JP2019216411A - デルタシグマａｄ変換器、およびデルタシグマａｄ変換方法 - Google Patents

Abstract

【課題】オーバーサンプリングレシオを変更可能な機能を簡素に実現するデルタシグマＡＤ変換器を実現する。【解決手段】入力アナログ信号をオーバーサンプリングレシオでデルタシグマ変調したデジタル信号を出力するデルタシグマ変調部と、デジタル信号をオーバーサンプリングレシオでフィルタリングするデジタルフィルタ部と、外部制御信号が入力される制御端子と、外部制御信号に応じて、フィルタリングされたデジタル信号に基づく出力信号を出力する制御を行う出力制御部と、外部制御信号の期間情報に基づいて、オーバーサンプリングレシオを設定する設定部とを備えるデルタシグマＡＤ変換器を提供する。【選択図】図１

Description

本発明は、デルタシグマＡＤ変換器、およびデルタシグマＡＤ変換方法に関する。

デルタシグマＡＤ変換器は、出力レートよりも大幅に高いサンプリングレートで入力信号をサンプリングすることで、高いＳ／Ｎ比を実現することができる。ここで、出力レートにおける１周期の間における入力信号のサンプリング回数をオーバーサンプリングレシオ（ＯＳＲ）と呼び、一般的にＯＳＲが高いほどＳ／Ｎ比を高くすることができ、同じサンプリングレートにおいてＯＳＲが低いほど出力レートを高くすることができる。特許文献１は、ＯＳＲが可変であるデルタシグマＡＤ変換器を開示する。
特許文献１ 米国特許第７２１５２７０号明細書

特許文献１においては、デルタシグマＡＤ変換器に、ＯＳＲを選択可能するための専用の制御端子を設ける。このため、特許文献１のデルタシグマＡＤ変換器は、ＯＳＲが固定であるデルタシグマ変換器と比較して端子数が多くなってしまう。

上記課題を解決するために、本発明の第１の態様においては、デルタシグマＡＤ変換器を提供する。デルタシグマＡＤ変換器は、入力アナログ信号をオーバーサンプリングレシオでデルタシグマ変調したデジタル信号を出力するデルタシグマ変調部を備えてよい。デルタシグマＡＤ変換器は、デジタル信号をオーバーサンプリングレシオでフィルタリングするデジタルフィルタ部を備えてよい。デルタシグマＡＤ変換器は、外部制御信号が入力される制御端子を備えてよい。デルタシグマＡＤ変換器は、外部制御信号に応じて、フィルタリングされたデジタル信号に基づく出力信号を出力する制御を行う出力制御部を備えてよい。デルタシグマＡＤ変換器は、外部制御信号の期間情報に基づいて、オーバーサンプリングレシオを設定する設定部を備えてよい。

外部制御信号は、変換サイクルの開始タイミングを指定してよい。設定部は、設定するオーバーサンプリングレシオに応じて、開始タイミングから出力制御部が出力信号を出力する出力タイミングまでの時間を変更してよい。

設定部は、設定するオーバーサンプリングレシオに応じて、デジタルフィルタ部のフィルタ係数を変更してよい。

デルタシグマ変調部は、入力アナログ信号に基づく信号を積分するアナログ積分部を有してよい。設定部は、設定するオーバーサンプリングレシオに応じて、アナログ積分部の積分回数を変更してよい。

外部制御信号は、第１論理値から第２論理値への変化によって変換サイクルの開始タイミングを指定してよい。設定部は、外部制御信号が第１論理値である期間、第２論理値である期間、または、第１論理値である期間および第２論理値である期間の合計期間である対象期間の長さに基づいて、オーバーサンプリングレシオを設定してよい。

出力制御部は、入力されるクロック信号に応じたタイミングで出力信号を出力してよい。設定部は、対象期間におけるクロック信号のクロック数に基づいて、オーバーサンプリングレシオを設定してよい。

設定部は、外部制御信号に基づいて、次の変換サイクルのオーバーサンプリングレシオを設定してよい。

設定部は、変換サイクル中に、複数のオーバーサンプリングレシオのうち、対象期間の長さに応じた数のオーバーサンプリングレシオを順次設定してよい。出力制御部は、変換サイクル中に順次設定されるオーバーサンプリングレシオに対応する出力信号を順次出力してよい。

デルタシグマ変調部は、入力アナログ信号に基づく信号を積分するアナログ積分部を有してよい。デルタシグマ変調部は、アナログ積分部の出力信号を量子化する量子化部を有してよい。デルタシグマ変調部は、量子化部の出力に基づいてフィードバック信号を生成するＤＡ変換部を有してよい。デルタシグマ変調部は、入力アナログ信号にＤＡ変換部からのフィードバック信号を加算する加算部を有してよい。アナログ積分部は、加算部の出力を積分してよい。

デルタシグマ変調部は、変換サイクル毎に、アナログ積分部が保持する積分値をリセットするリセット部を有してよい。

本発明の第２の態様においては、コンピュータにより実行されるデルタシグマＡＤ変換プログラムを提供する。デルタシグマＡＤ変換プログラムは、コンピュータを、入力アナログ信号をオーバーサンプリングレシオでデルタシグマ変調したデジタル信号を出力するデルタシグマ変調部として機能させてよい。デルタシグマＡＤ変換プログラムは、コンピュータを、デジタル信号をオーバーサンプリングレシオでフィルタリングするデジタルフィルタ部として機能させてよい。デルタシグマＡＤ変換プログラムは、コンピュータを、制御端子から入力される外部制御信号に応じて、フィルタリングされたデジタル信号に基づく出力信号を出力する制御を行う出力制御部として機能させてよい。デルタシグマＡＤ変換プログラムは、コンピュータを、外部制御信号の期間情報に基づいて、ＡＤ変換のオーバーサンプリングレシオを設定する設定部として機能させてよい。

本発明の第３の態様においては、デルタシグマＡＤ変換方法を提供する。デルタシグマＡＤ変換方法においては、デルタシグマＡＤ変換器が、入力アナログ信号をオーバーサンプリングレシオでデルタシグマ変調したデジタル信号を出力してよい。デルタシグマＡＤ変換方法においては、デルタシグマＡＤ変換器が、デジタル信号をオーバーサンプリングレシオでフィルタリングしてよい。デルタシグマＡＤ変換方法においては、デルタシグマＡＤ変換器が、制御端子から入力される外部制御信号に応じて、フィルタリングされたデジタル信号に基づく出力信号を出力する制御を行ってよい。デルタシグマＡＤ変換方法においては、デルタシグマＡＤ変換器が、外部制御信号の期間情報に基づいて、オーバーサンプリングレシオを設定してよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係るデルタシグマＡＤ変換器１０の構成例を示す。 本実施形態に係るアナログ積分部１３０の構成例を示す。 本実施形態に係るデルタシグマＡＤ変換器１０によるＡＤ変換のタイミングチャートを示す。 本実施形態に係るデルタシグマＡＤ変換器１０によるＡＤ変換のタイミングチャートを示す。 本実施形態に係るデルタシグマＡＤ変換器１０のゲイン特性を示す。 本実施形態の変形例に係るデルタシグマＡＤ変換器５００の構成を示す。 本実施形態の変形例に係るデルタシグマＡＤ変換器５００によるＡＤ変換のタイミングチャートを示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係るデルタシグマＡＤ変換器１０の構成例を示す。デルタシグマＡＤ変換器１０は、インクリメンタル型のＡＤ変換器であり、内部の回路をリセットしつ、入力端子１２から入力するアナログ信号ＡＩＮをデジタル信号ＤＯＵＴに変換して出力端子１４から出力する。デルタシグマＡＤ変換器１０は、出力制御端子１６およびクロック端子１８への入力に応じて出力端子１４からの出力を制御する。本実施形態において、出力制御端子１６は、ＯＳＲの設定を入力するための端子としても機能する。デルタシグマＡＤ変換器１０は、入力端子１２と、出力端子１４と、出力制御端子１６と、クロック端子１８と、ＡＤ変換部５０と、出力制御部７０と、設定部８０とを備える。

入力端子１２は、入力アナログ信号ＡＩＮを入力する。入力端子１２は、シングルエンド入力でよく、これに代えて、差動入力であってもよい。入力端子１２が差動入力の場合、当該入力端子１２は、正側入力から正側信号ＡＩＮＰを、負側入力から負側信号ＡＩＮＮを入力する。入力端子１２は、入力した入力アナログ信号ＡＩＮをＡＤ変換部５０に供給する。

出力端子１４は、入力アナログ信号ＡＩＮに応じて当該デルタシグマＡＤ変換器１０が変換したデジタル信号ＤＯＵＴを出力する。出力端子１４は、シングルエンド出力でよく、これに代えて、差動出力であってもよい。

出力制御端子１６は、制御端子の一例であり、外部制御信号ＣＳＮを入力する。本実施形態において、外部制御信号ＣＳＮは、変換サイクルの開始タイミングを指定する。一例として、外部制御信号ＣＳＮは、第１論理値（例えば論理Ｈ）から第２論理値（例えば論理Ｌ）への変化によって変換サイクルの開始タイミングを指定する。これにより、外部制御信号ＣＳＮは、論理Ｈの期間にＡＤ変換部５０をリセットし、論理Ｌとなったことに応じてＡＤ変換処理およびデジタル信号ＤＯＵＴの出力処理を開始することをデルタシグマＡＤ変換器１０に指示する。

クロック端子１８は、クロック信号ＳＣＬＫを入力する。本実施形態において、クロック信号ＳＣＬＫは、デルタシグマＡＤ変換器１０が入力アナログ信号ＡＩＮをサンプリングするタイミング、およびデルタシグマＡＤ変換器１０がデジタル信号ＤＯＵＴを出力するタイミングを指定するためのクロックとして用いられる。

ＡＤ変換部５０は、デルタシグマ変調部１００と、デジタルフィルタ部１９０とを有する。デルタシグマ変調部１００は、入力アナログ信号ＡＩＮをデルタシグマ変調した変調デジタル信号Ｙを出力する。デルタシグマ変調部１００は、加算部１２０と、アナログ積分部１３０と、量子化部１５０と、ＤＡ変換部１６０と、リセット部１７０と、制御部１８０と、を有する。

加算部１２０は、入力端子１２から入力する入力アナログ信号ＡＩＮにＤＡ変換部１６０からのフィードバック信号を加算する。加算部１２０は、入力端子１２が差動入力の場合、当該差動信号の正側信号ＡＩＮＰおよび負側信号ＡＩＮＮに、それぞれ符号の異なるフィードバック信号を加算してよい。加算部１２０は、加算結果をアナログ積分部１３０に供給する。

アナログ積分部１３０は、縦続接続された複数のアナログ積分器を有し、入力アナログ信号に基づく信号を積分する。アナログ積分部１３０は、加算部１２０の出力を積分する。アナログ積分部１３０は、積分した結果を出力信号として量子化部１５０に供給する。

量子化部１５０は、アナログ積分部１３０の出力信号を量子化する。量子化部１５０は、外部から供給されるクロック信号ＳＣＬＫ等に応じて、アナログ積分部１３０の積分結果を量子化し、積分結果に応じたビットストリームを出力する。量子化部１５０は、１ビット量子化器またはマルチビット量子化器を有してよい。即ち、量子化部１５０は、アナログ積分部１３０の出力信号を２値または多値のデジタル信号に量子化してよい。

例えば、量子化部１５０として１ビット量子化器を用いた場合、ビットストリームは、予め定められた数の１ビットデータ（デジタルコード）の列（シリアルデジタルコード）であり、当該デジタルコードを積算した値が入力アナログ信号ＡＩＮの振幅値に比例または略一致するデジタル値となる。量子化部１５０は、クロック信号ＳＣＬＫ毎に、出力信号および予め定められた閾値を比較し、当該閾値を超えたか否かに応じて、当該出力信号を１または０のデジタルコードに変換してよい。

また、例えば、量子化部１５０としてＭビット量子化器を用いた場合、ビットストリームは、予め定められた数のＭビットデータ（デジタルコード）の列（シリアルデジタルコード）であり、当該デジタルコードを積算した値が入力アナログ信号ＡＩＮの振幅値に比例または略一致するデジタル値となる。量子化部１５０は、クロック信号ＳＣＬＫ毎に、Ｍビット分の比較器により出力信号および予め定められたＭビットの閾値を比較し、各比較器が当該閾値を超えたか否かに応じて、当該出力信号をＭビットのデジタルコードに変換してよい。

即ち、デルタシグマＡＤ変換器１０は、入力アナログ信号ＡＩＮを一定の変換サイクル毎にデジタル値へ変換するが、量子化部１５０は、１変換サイクルよりも速い、外部から供給されるクロック信号ＳＣＬＫ等に応じて、入力アナログ信号ＡＩＮに対応するシリアルデジタルコードを出力する。このように、クロック信号ＳＣＬＫに同期した複数のサンプル毎に、入力アナログ信号ＡＩＮはデジタル値へ変換され、１変換サイクルに対するサンプリング数をオーバーサンプリングレシオ（ＯＳＲ）とする。即ち、シリアルデジタルコードに含まれるデジタルコードの数は、ＯＳＲに等しくなる。

例えば、デルタシグマＡＤ変換器１０のＯＳＲが６０の場合、量子化部１５０は、１変換サイクル毎に６０個のデジタルコードを含むシリアルデジタルコードを出力する。量子化部１５０は、量子化したデジタル信号ＹをＤＡ変換部１６０およびデジタルフィルタ部１９０に供給する。

ＤＡ変換部１６０は、量子化部１５０の出力に基づいてフィードバック信号を出力する。ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号Ｙを、対応するアナログ信号にＤＡ変換し、変換したアナログ信号をフィードバック信号として加算部１２０へと供給する。フィードバック信号は、予め定められた基準電圧でよい。ＤＡ変換部１６０は、クロック信号と同期してデジタル信号Ｙをアナログ信号に変換してよい。

リセット部１７０は、予め定められた周期毎にアナログ積分部１３０が保持する積分値をリセットする。本実施形態において、リセット部１７０は、変換サイクル毎に、アナログ積分部１３０が保持する積分値をリセットする。ここで、リセット部１７０は、外部制御信号ＣＳＮに応じてアナログ積分部１３０が保持する積分値をリセットしてよい。例えば、リセット部１７０は、外部制御信号ＣＳＮが論理Ｈとなったことに応じて、アナログ積分部１３０が保持する積分値をリセットする。また、リセット部１７０は、アナログ積分部１３０をリセットするタイミングで、デジタルフィルタ部１９０もリセットしてよい。リセット部１７０は、当該デルタシグマＡＤ変換器１０が入力アナログ信号ＡＩＮをデジタル値へ変換する毎に、アナログ積分部１３０およびデジタルフィルタ部１９０をリセットしてよい。リセット部１７０は、一例として、デジタル値への１変換サイクル毎に、アナログ積分部１３０およびデジタルフィルタ部１９０にリセット信号を供給してそれぞれリセットする。

制御部１８０は、デルタシグマ変調部１００の動作を制御する。制御部１８０は、例えば、アナログ積分部１３０の動作を制御する。制御部１８０は、外部から供給されるクロック信号ＳＣＬＫ等に応じて、デルタシグマ変調部１００の制御動作を実行してよい。また、制御部１８０は、クロック発振器を有して、各部の制御動作を実行してもよい。

デジタルフィルタ部１９０は、量子化部１５０が出力する変調デジタル信号をフィルタリングする。デジタルフィルタ部１９０は、量子化部１５０から受け取ったデジタル信号Ｙをフィルタリングして出力する。デジタルフィルタ部１９０は、デジタル信号Ｙのビットストリームを積算してデジタル積分する積分フィルタでよい。この場合、デジタルフィルタ部１９０は、積算した値に予め定められた係数を乗じてデジタル値を演算してもよい。デジタルフィルタ部１９０は、クロック信号ＳＣＬＫと同期してデジタル値を演算してよい。また、デジタルフィルタ部１９０は、リセット部１７０からリセット信号を受け取ったことに応じて、積算量をリセットしてよい。

また、デジタルフィルタ部１９０は、ローパスフィルタを有し、量子化部１５０で発生する量子化ノイズを低減させてよい。また、デジタルフィルタ部１９０は、デシメーションフィルタを有し、サンプリング周波数を低減させてもよい。デジタルフィルタ部１９０は、演算結果のデジタル値を出力端子１４に供給する。出力端子１４は、受け取ったデジタル値を、ＡＤ変換部５０のデジタル出力ＡＤＯ［ｎ−１：０］として出力する。ここで、ｎは、デジタルフィルタ部１９０が出力するデジタル出力のビット数を示す。

出力制御部７０は、入力される外部制御信号ＣＳＮに応じて、フィルタリングされた変調デジタル信号に基づく出力信号ＤＯＵＴを出力する制御を行う。出力制御部７０は、入力されるクロック信号ＳＣＬＫに応じたタイミングで出力信号ＤＯＵＴを出力してよい。本実施形態に係る出力制御部７０は、外部制御信号ＣＳＮにより指定された変換サイクルの開始タイミングから、ＯＳＲに応じて予め定められたクロック信号ＳＣＬＫのクロック数の後に、クロック信号ＳＣＬＫと同期して出力信号ＤＯＵＴをシリアル出力する。一例として、ＣＳＮは、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）のチップセレクト信号であり、ＳＣＬＫは、ＳＰＩのクロック信号である。

設定部８０は、外部制御信号ＣＳＮに基づいて、ＡＤ変換のＯＳＲを設定する。ここで、設定部８０は、外部制御信号ＣＳＮの期間情報、即ち例えば外部制御信号ＣＳＮの値が特定の論理値である期間または変化の周期等に基づいて、ＡＤ変換のＯＳＲを設定してよい。そして、設定部８０は、設定したＯＳＲに応じた動作を行なうことをＡＤ変換部５０および出力制御部７０へと指示する。

以上のように、本実施形態に係るデルタシグマＡＤ変換器１０は、リセット部１７０によるアナログ積分部１３０およびデジタルフィルタ部１９０のリセットと、入力アナログ信号ＡＩＮのデジタル出力への変換とを、クロック信号ＳＣＬＫに同期して繰り返す。なお、デルタシグマＡＤ変換器１０は、リセット部１７０を有さず、予め定められた周期毎にリセット動作を行なわない、非インクリメンタル型のデルタシグマＡＤ変換器として動作してよい。

本実施形態に係るデルタシグマＡＤ変換器１０は、出力信号ＤＯＵＴの出力を制御するための出力制御端子１６を流用して、ＯＳＲを設定することができる。これにより、デルタシグマＡＤ変換器１０は、制御端子を増やすことなくＯＳＲを変更可能とする機能を実装することができる。

図２は、本実施形態に係るアナログ積分部１３０の構成例を示す。図２は、図１に示すデルタシグマＡＤ変換器１０のアナログ積分部１３０の一例である。図２は、加算部１２０から正側信号ＳＰおよび負側信号ＳＮによる差動信号がアナログ積分部１３０に入力する例を示す。アナログ積分部１３０は、複数のアナログ積分器と、複数のスイッチトキャパシタとを有する。

図２に示すアナログ積分部１３０は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０の３つのアナログ積分器を含む例を示す。また、アナログ積分部１３０は、第１スイッチトキャパシタ２４０および第２スイッチトキャパシタ２４５の２つのスイッチトキャパシタを有する例を示す。

また、図２は、３つのアナログ積分器のそれぞれが、２つの入力端子と２つの出力端子をそれぞれ有し、差動信号を入力して差動信号を出力する例を示す。なお、アナログ積分器の２つの入力端子のうちの一方を第１入力端子とし、他方を第２入力端子とする。また、アナログ積分器の２つの出力端子のうちの一方を第１出力端子とし、他方を第２出力端子とする。

アナログ積分器は、アナログ増幅器、帰還キャパシタ、およびリセットスイッチをそれぞれ含む。図２は、第１アナログ積分器２１０が、第１アナログ増幅器２１２、正側帰還キャパシタＣ_ｉ１ｐ、負側帰還キャパシタＣ_ｉ１ｎ、正側リセットスイッチ２１４、および負側リセットスイッチ２１６を含む例を示す。また、第２アナログ積分器２２０が、第２アナログ増幅器２２２、正側帰還キャパシタＣ_ｉ２ｐ、負側帰還キャパシタＣ_ｉ２ｎ、正側リセットスイッチ２２４、および負側リセットスイッチ２２６を含み、また、第３アナログ積分器２３０が、第３アナログ増幅器２３２、正側帰還キャパシタＣ_ｉ３ｐ、負側帰還キャパシタＣ_ｉ３ｎ、正側リセットスイッチ２３４、および負側リセットスイッチ２３６を含む例を示す。

アナログ増幅器は、正側入力端子および負側入力端子に入力される信号を増幅してそれぞれ出力する。アナログ増幅器は、例えば、差動入力型の増幅回路である。また、アナログ増幅器は、シングルエンド出力でよく、これに代えて、差動出力もよい。アナログ増幅器は、一例として、ＯＰアンプである。図２は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０、の３つのアナログ積分器が、差動入力および差動出力のアナログ増幅器をそれぞれ含む例を示す。なお、図２において、アナログ増幅器の正側入力端子は、アナログ積分器の第１入力端子に、負側入力端子は、第２入力端子に接続されるものとする。

帰還キャパシタのそれぞれは、入力信号に応じた電荷を順次蓄積する。帰還キャパシタは、例えば、１サンプリング毎に、前段から後段へと電荷を順次蓄積する。一例として、正側信号ＳＰに応じて、第１クロックにおいて正側帰還キャパシタＣ_ｉ１ｐに蓄積された電荷は、次の第２クロックにおいて正側帰還キャパシタＣ_ｉ２ｐで蓄積され、次の第３クロックにおいて正側帰還キャパシタＣ_ｉ３ｐで蓄積される。同様に、負側信号ＳＮに応じて、第１クロックにおいて負側帰還キャパシタＣ_ｉ１ｎに蓄積された電荷は、次の第２クロックにおいて負側帰還キャパシタＣ_ｉ２ｎで蓄積され、次の第３クロックにおいて負側帰還キャパシタＣ_ｉ３ｎで蓄積される。

リセットスイッチは、リセット部１７０からの指示に応じて、帰還キャパシタに蓄積された電荷を放電させてアナログ積分器をそれぞれリセットする。リセットスイッチは、例えば、リセット部１７０から供給されるリセット信号に応じて、帰還キャパシタの端子間を接続し、蓄積された電荷を放電させる。図２の例は、リセット部１７０からの指示に応じて、正側リセットスイッチ２１４、負側リセットスイッチ２１６、正側リセットスイッチ２２４、負側リセットスイッチ２２６、正側リセットスイッチ２３４、および負側リセットスイッチ２３６がそれぞれオン状態に切り換わり、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０をリセットする。

スイッチトキャパシタは、アナログ積分器の間に設けられ、前段に接続されたアナログ積分器に蓄積された電荷を後段に接続されたアナログ積分器へとそれぞれ伝達する。スイッチトキャパシタは、充放電用のキャパシタと、当該キャパシタの前段および後段に設けられるスイッチを含む。前段のスイッチは、キャパシタの一方の端子の接続先を、スイッチトキャパシタの前段回路および基準電位のいずれかに切り換える。後段のスイッチは、キャパシタの他方の端子の接続先を、スイッチトキャパシタの後段回路および基準電位のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として０Ｖである。

スイッチトキャパシタは、例えば、一のクロックにおいて、キャパシタの一方の端子が前段のアナログ積分器に接続され、キャパシタの他方の端子が基準電位と接続されることで、前段に接続されるアナログ積分器の出力電荷を当該キャパシタが充電する。この場合、スイッチトキャパシタは、次のクロックにおいて、キャパシタの一方の端子が基準電位に接続され、キャパシタの他方の端子が後段のアナログ積分器と接続されることで、当該キャパシタが充電した電荷を後段のアナログ積分器へと放電する。

図２は、第１スイッチトキャパシタ２４０が、第１アナログ積分器２１０および第２アナログ積分器２２０の間に接続される例を示す。第１スイッチトキャパシタ２４０は、前段スイッチ２４２および後段スイッチ２４４を用いて、前段の正側帰還キャパシタＣ_ｉ１ｐに蓄積された電荷を、キャパシタＣ_ｓ２ｐが充電して、後段の正側帰還キャパシタＣ_ｉ２ｐへと放電して伝達する。この場合、同様に、第１スイッチトキャパシタ２４０は、前段の負側帰還キャパシタＣ_ｉ１ｎに蓄積された電荷を、キャパシタＣ_ｓ２ｎが充電して、後段の負側帰還キャパシタＣ_ｉ２ｎへと放電して伝達する。

また、図２は、第２スイッチトキャパシタ２４５が、第２アナログ積分器２２０および第３アナログ積分器２３０の間に接続される例を示す。第２スイッチトキャパシタ２４５は、前段スイッチ２４６および後段スイッチ２４８を用いて、前段の正側帰還キャパシタＣ_ｉ２ｐに蓄積された電荷を、キャパシタＣ_ｓ３ｐが充電して、後段の正側帰還キャパシタＣ_ｉ３ｐへと放電して伝達する。この場合、同様に、第２スイッチトキャパシタ２４５は、前段の負側帰還キャパシタＣ_ｉ２ｎに蓄積された電荷を、キャパシタＣ_ｓ３ｎが充電して、後段の負側帰還キャパシタＣ_ｉ３ｎへと放電して伝達する。

以上のように、アナログ積分部１３０は、複数のアナログ積分器が直列に接続され、正側信号ＳＰおよび負側信号ＳＮを、クロック毎に前段のアナログ積分器から後段のアナログ積分器へと電荷を順次蓄積して伝達する。アナログ積分部１３０は、最も後段のアナログ積分器の帰還キャパシタに蓄積された電荷を、量子化部１５０へと出力する。例えば、図２に示すアナログ積分部１３０は、３段のアナログ積分器を有するので、第１クロックで第１アナログ積分器２１０に蓄積された電荷は、第３クロックで第３アナログ積分器２３０に伝達されて量子化部１５０へと出力される。

また、制御部１８０は、アナログ積分部１３０に制御信号を供給して、このようなアナログ積分部１３０の動作を実行させる。制御部１８０は、一例として、クロック端子１８からのクロック信号ＳＣＬＫをアナログ積分部１３０に供給する。これに代えて、制御部１８０は、予め定められた周波数のクロック信号を発生するクロック発振器を有し、アナログ積分部１３０にクロック信号を供給してもよい。また、制御部１８０は、アナログ積分部１３０へのクロック信号の供給を停止して、アナログ積分部１３０の積分動作を停止させてよい。

なお、図２は、アナログ積分部１３０が３つのアナログ積分器を有する例を説明したが、これに代えて、アナログ積分部１３０は、２つ、または４以上のアナログ積分器を有してもよい。この場合、スイッチトキャパシタは、アナログ積分器の数に応じて、アナログ積分部１３０に１または３以上設けられてよい。これに代えて、アナログ積分部１３０は、１つのアナログ積分器を有してもよい。

以上の本実施形態に係るデルタシグマＡＤ変換器１０は、入力するアナログ信号を積分し、積分結果の量子化結果に応じて、当該入力するアナログ信号に基準電圧を加算または減算するフィードバック制御を実行する。これにより、デルタシグマＡＤ変換器１０は、入力するアナログ信号に応じたシリアルデジタルコードを精度よく出力することができる。また、デルタシグマＡＤ変換器１０は、このようなシリアルデジタルコードをデジタル処理して、アナログ信号に応じたデジタル信号を精度よく出力することができる。

インクリメンタル型のデルタシグマＡＤ変換器１０は、一般のデルタシグマＡＤ変換器とは異なり、一定の周期でアナログ積分部１３０に蓄積された電荷を放電してリセットする。これにより、一の変換サイクルにおいて変換されたデジタル値は、一の変換サイクルとは異なるサイクルで蓄積された電荷の影響を受けることなく、アナログ入力信号の値をより正確に変換した値にすることができる。

このようなデルタシグマＡＤ変換器１０のデジタル出力電圧について説明する。ここで、リセット部１７０によるリセット信号の供給からｉ番目のクロック信号における、入力端子１２からの入力電圧をＶ_ｉｎ（ｉ）、量子化部１５０のデジタル出力をＹ（ｉ）とする。また、クロック信号は、１変換サイクルにおいてｍ回発生するものとする。ここで、アナログ積分部１３０の最終段の積分器が、１変換サイクルの最後に出力するアナログ出力をＶ_ｏｕｔ（ｍ）とすると、Ｖ_ｏｕｔ（ｍ）は次式で示すことができる。
（数１）
Ｖ_ｏｕｔ（ｍ）＝ΣΣ［Ｃ_１・Σ｛Ｖ_ｉｎ（ｉ）−Ｙ（ｉ）｝］
＝Ｃ_１・ΣΣΣ｛Ｖ_ｉｎ（ｉ）−Ｙ（ｉ）｝

ここで、デルタシグマＡＤ変換器１０が、１変換サイクルにおいてデジタル信号に変換すべきアナログ信号のアナログ電圧をＶ_ａｎａとする。例えば、入力端子１２からの入力電圧が、１変換サイクルにおいてほぼ変動のない略一定の電圧の場合、または、サンプルホールド回路等による略一定のサンプリング電圧の場合、アナログ電圧Ｖ_ａｎａは、当該略一定の電圧となる。また、入力端子１２からの入力電圧が１変換サイクルにおいて変動した場合、アナログ電圧Ｖ_ａｎａは、変動した電圧の１変換サイクルにおける平均値と略同一の値でよい。即ち、アナログ電圧Ｖ_ａｎａは、ｉ番目のクロック信号における入力電圧Ｖ_ｉｎ（ｉ）を用いて、次式のように示すことができる。
（数２）
Ｖ_ａｎａ＝Ｃ_１・ΣΣΣＶ_ｉｎ（ｉ）／（Ｃ_１・ΣΣΣ）

（数１）式を変形して（数２）式に代入することにより、次式を得る。
（数３）
Ｖ_ａｎａ＝｛Ｃ_１・ΣΣΣＹ（ｉ）＋Ｖ_ｏｕｔ（ｍ）｝／（Ｃ_１・ΣΣΣ）

（数３）式の第１項は、量子化部１５０が量子化したデジタル信号Ｙ（ｉ）を、デジタルフィルタ部１９０が積算した結果に対応する。即ち、図１に示すデルタシグマＡＤ変換器１０は、入力するアナログ電圧Ｖ_ａｎａに対して、（数３）式の第１項をＡＤ変換結果として出力する。したがって、デルタシグマＡＤ変換器１０は、理論的には、（数３）式の第２項が不足した値を出力することになり、デジタル出力に量子化誤差を含むことがある。

なお、（数３）式の第２項は、（数１）式で示される、アナログ積分部１３０が１変換サイクルの最後に出力するアナログ出力である。したがって、アナログ積分部１３０の最終段の積分器の出力には、量子化ノイズとなりうる残渣成分が残っていることを示す。デルタシグマＡＤ変換器１０は、この残渣成分の影響を無視できるように、１変換サイクル内のサンプル数を十分大きな値としてよい。

これに代えて、デルタシグマＡＤ変換器１０は、アナログ積分部１３０が当該残渣成分を出力した後に、デジタルフィルタ部１９０の動作をクロック信号に応じて継続させてもよい。これにより、デジタルフィルタ部１９０は、当該残渣成分を積算するので、量子化誤差を低減させることができる。

また、デルタシグマＡＤ変換器１０は、１変換サイクルの長さを変えずに量子化誤差を低減すべく、アナログ積分部１３０の残渣成分を最終段以外の各アナログ積分器から量子化部１５０へとフィードバックして加算する構成をとってもよい。

図３は、本実施形態に係るデルタシグマＡＤ変換器１０によるＡＤ変換のタイミングチャートを示す。本図のタイミングチャートは、横方向に時刻をとり、入力アナログ信号ＡＩＮ、外部制御信号ＣＳＮ、クロック信号ＳＣＬＫ、および出力信号ＤＯＵＴの値の変化を１変換サイクル分示す。

デルタシグマＡＤ変換器１０は、外部制御信号ＣＳＮの立下りに応じて変換サイクルを開始する。変換サイクルが開始されると、クロック信号ＳＣＬＫにおける変換サイクル開始直後のクロック１〜ｎＣｏｎｖの間、ＡＤ変換部５０は、クロックサイクル毎に入力アナログ信号ＡＩＮをサンプリングしてＡＤ変換処理を行なう。ここで、ｎＣｏｎｖは、ＡＤ変換処理に必要なクロックサイクル数である。

より具体的には、アナログ積分部１３０は、クロック信号ＳＣＬＫのクロックサイクル毎に、加算部１２０が出力する、入力アナログ信号ＡＩＮに基づく信号の積分値をサンプリングしていく。量子化部１５０は、クロックサイクル毎にアナログ積分部１３０の出力信号を量子化し、変調デジタル信号Ｙとしてデジタルフィルタ部１９０へと出力する。デジタルフィルタ部１９０は、クロックサイクル毎に入力される変調デジタル信号Ｙに対してフィルタリング処理を行ない、クロックｎＣｏｎｖのタイミングにおいてＡＤ変換の結果であるデジタル出力ＡＤＯ［ｎ−１：０］を出力制御部７０へと出力する。

出力制御部７０は、クロックｎＣｏｎｖ〜ｎＣｏｎｖ＋ｎの間、変換サイクルにおけるＡＤ変換の結果として出力信号ＤＯＵＴの出力処理を行なう。より具体的には、出力制御部７０は、クロック信号ＳＣＬＫのクロックサイクル毎に、デジタル出力ＡＤＯ［ｎ−１：０］を構成するＤｎ−１〜Ｄ０の各ビットを順に出力端子１４へと出力する。なお、本図において出力制御部７０は、Ｄｎ−１〜Ｄ０を上位ビットから順に出力しているが、出力制御部７０はＤｎ−１〜Ｄ０を下位ビットから順に出力してもよく、任意の順序で出力してもよい。また、出力制御部７０は、Ｄｎ−１〜Ｄ０を予め定められたビット数単位でパラレル出力してもよく、全ビットを１サイクルで出力してもよい。

リセット部１７０は、外部制御信号ＣＳＮが論理Ｈとなったことに応じて、アナログ積分部１３０が保持する積分値をリセットする。

以上において、デルタシグマＡＤ変換器１０の出力レートは外部制御信号ＣＳＮの１周期分（＝変換サイクル）に相当する周波数であり、デルタシグマＡＤ変換器１０が出力レートの１周期中に入力アナログ信号ＡＩＮをサンプリングする回数はｎＣｏｎｖとなる。デルタシグマＡＤ変換器１０のＯＳＲは、外部制御信号ＣＳＮの１周期に含まれる、入力アナログ信号ＡＩＮのサンプリングに用いるクロック信号ＳＣＬＫのクロック数（本図の例においてはｎＣｏｎｖ）に相当する。例えば、外部制御信号ＣＳＮの１周期に含まれる、入力アナログ信号ＡＩＮのサンプリングに用いるクロック信号ＳＣＬＫのクロック数が６０である場合、ＯＳＲは６０となる。なお、変換サイクル中において外部制御信号ＣＳＮが論理Ｌの期間の間に入力アナログ信号ＡＩＮのサンプリング開始からデジタル出力ＡＤＯ［ｎ−１：０］の出力完了までに要するクロック信号ＳＣＬＫのクロック数をｎＣＳＬと示す。

図４は、本実施形態に係るデルタシグマＡＤ変換器１０によるＡＤ変換のタイミングチャートを示す。本図のタイミングチャートは、横方向に時刻をとり、縦方向に変換サイクルの番号、入力アナログ信号ＡＩＮ、外部制御信号ＣＳＮ、クロック信号ＳＣＬＫ、ＯＳＲ設定、および出力信号ＤＯＵＴの値を並べて示す。本図のタイミングチャートでは、デルタシグマＡＤ変換器１０は、サイクル３においてＯＳＲ設定の変更を外部制御信号ＣＳＮへの入力によって指示されたことに応じて、サイクル４においてＯＳＲ設定を変更する。

設定部８０は、内部のレジスタ等にＯＳＲ設定値ＯＳＲＳＥＴを記憶する。ＯＳＲＳＥＴは、設定可能な複数のＯＳＲのうちデルタシグマＡＤ変換器１０に設定されたＯＳＲの識別情報である。設定部８０は、設定可能な複数のＯＳＲのそれぞれに対応して変換サイクルのクロック数、ｎＣＳＬ、およびｎＣＳＬの範囲のうちの少なくとも１つを記憶してよい。

変換サイクル１の開始タイミングにおいて、設定部８０は、ＯＳＲＳＥＴを１に設定することで、ＯＳＲＳＥＴ＝１に応じたＯＳＲを設定する。

設定部８０は、設定するＯＳＲに応じて、アナログ積分部１３０の積分回数を変更してよい。例えば設定部８０は、設定可能な複数のＯＳＲのそれぞれに対応して積分回数（例えばｎＣｏｎｖの値）を予め保持しておき、設定するＯＳＲに応じて積分回数を制御部１８０に設定することにより、ＡＤ変換処理に要するクロックサイクル数を設定してもよい。

また、設定部８０は、設定するＯＳＲに応じて、デジタルフィルタ部１９０のフィルタ係数を変更してよい。デジタルフィルタ部１９０は、一例としてＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタまたはＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタであり、フィルタの特性を定める１または複数のフィルタ係数を有する。ここで、ＯＳＲに応じてデジタル出力ＡＤＯ［ｎ−１：０］の計算に用いる入力アナログ信号ＡＩＮのサンプル数、およびサンプル開始からデジタル出力ＡＤＯ［ｎ−１：０］を出力するまでのクロック数の少なくとも一方が異なる等の要因により、ＡＤ変換に適したデジタルフィルタ部１９０のフィルタ係数のセットは、ＯＳＲに応じて異なる。そこで、設定部８０は、設定可能な複数のＯＳＲのそれぞれに対応してデジタルフィルタ部１９０に設定すべきフィルタ係数のセットを予め保持しておき、設定するＯＳＲに対応するフィルタ係数のセットをデジタルフィルタ部１９０へと設定してよい。

また、設定部８０は、設定するＯＳＲに応じて、開始タイミングから出力制御部７０が出力信号を出力する出力タイミングまでの時間を変更してよい。例えば設定部８０は、設定可能な複数のＯＳＲのそれぞれに対応して出力処理の開始タイミングを示す値（例えばｎＣｏｎｖの値）を予め保持しておき、設定するＯＳＲに応じて出力処理の開始タイミングを出力制御部７０に設定することにより、変換サイクルの開始タイミングから出力処理の開始タイミングまでのクロックサイクル数を設定してもよい。

設定部８０による設定を受けて、ＡＤ変換部５０は、ＯＳＲＳＥＴ＝１に対応するＯＳＲで入力アナログ信号ＡＩＮ（アナログ値Ｖ１）をサンプリングし、ＯＳＲＳＥＴ＝１に対応するＯＳＲ用のフィルタ係数で変調デジタル信号Ｙをフィルタリングする。また、出力制御部７０は、ＯＳＲＳＥＴ＝１に対応するＯＳＲ用の出力タイミングで出力信号ＤＯＵＴ（デジタル値Ｖ１）を出力する。

また、設定部８０は、変換サイクル中において、外部制御信号ＣＳＮが第２論理値（例えば論理Ｌ）である期間を対象期間とし、対象期間の長さに基づいて、ＯＳＲを設定する。このような外部制御信号ＣＳＮが特定の値である対象期間の長さは、外部制御信号ＣＳＮの期間情報の一例である。本実施形態に係る設定部８０は、対象期間の長さを入力されるクロック信号ＳＣＬＫのクロック数によって計測し、対象期間におけるクロック信号のクロック数に基づいて、ＯＳＲを設定する。これに代えて、設定部８０は、デルタシグマＡＤ変換器１０内部のタイマ等を用いて対象期間の長さを計測してもよい。

本実施形態において、設定部８０は、変換サイクル中の外部制御信号ＣＳＮに基づいて、次の変換サイクルのＯＳＲを設定する。変換サイクル１においては外部制御信号ＣＳＮはｎＣＳＬ１クロックサイクルの間第２論理値であったことから、設定部８０は、次の変換サイクル２のＯＳＲを、設定可能な複数のＯＳＲのうち対象期間がｎＣＳＬ１クロックサイクルである場合に設定すべきＯＳＲ（図中変換サイクル２のＯＳＲＳＥＴ＝１）とする。

変換サイクル２の開始タイミングにおいて、設定部８０は、前の変換サイクルの外部制御信号ＣＳＮに基づいて決定したとおりにＯＳＲ設定値ＯＳＲＳＥＴを１に設定することで、ＯＳＲＳＥＴ＝１に応じたＯＳＲを設定する。

設定部８０による設定を受けて、ＡＤ変換部５０は、ＯＳＲＳＥＴ＝１に対応するＯＳＲで入力アナログ信号ＡＩＮ（アナログ値Ｖ２）をサンプリングし、ＯＳＲＳＥＴ＝１に対応するＯＳＲ用のフィルタ係数で変調デジタル信号Ｙをフィルタリングする。また、出力制御部７０は、ＯＳＲＳＥＴ＝１に対応するＯＳＲ用の出力タイミングで出力信号ＤＯＵＴ（デジタル値Ｖ２）を出力する。

また、設定部８０は、変換サイクル２中において外部制御信号ＣＳＮが第２論理値である対象期間の長さ（図中ｎＣＳＬ１クロックサイクル）に基づいて、次の変換サイクル３のＯＳＲ（図中変換サイクル３のＯＳＲＳＥＴ＝１）を設定する。

変換サイクル３の開始タイミングにおいて、設定部８０は、前の変換サイクルの外部制御信号ＣＳＮに基づいて決定したとおりにＯＳＲ設定値ＯＳＲＳＥＴを１に設定することで、ＯＳＲＳＥＴ＝１に応じたＯＳＲを設定する。

設定部８０による設定を受けて、ＡＤ変換部５０は、ＯＳＲＳＥＴ＝１に対応するＯＳＲで入力アナログ信号ＡＩＮ（アナログ値Ｖ３）をサンプリングし、ＯＳＲＳＥＴ＝１に対応するＯＳＲ用のフィルタ係数で変調デジタル信号Ｙをフィルタリングする。また、出力制御部７０は、ＯＳＲＳＥＴ＝１に対応するＯＳＲ用の出力タイミングで出力信号ＤＯＵＴ（デジタル値Ｖ３）を出力する。

また、設定部８０は、変換サイクル３中において外部制御信号ＣＳＮが第２論理値である対象期間の長さ（図中ｎＣＳＬ２クロックサイクル）に基づいて、次の変換サイクル４のＯＳＲ（図中変換サイクル４のＯＳＲＳＥＴ＝２）を設定する。ここで、設定部８０は、設定可能な複数のＯＳＲのうち、対象期間が長い場合により高いＯＳＲを設定してよい。

変換サイクル４の開始タイミングにおいて、設定部８０は、前の変換サイクルの外部制御信号ＣＳＮに基づいて決定したとおりにＯＳＲ設定値ＯＳＲＳＥＴを２に設定することで、ＯＳＲＳＥＴ＝２に応じたＯＳＲを設定する。本図に示したようにＯＳＲＳＥＴ＝２に応じたＯＳＲは、ＯＳＲＳＥＴ＝１に応じたＯＳＲよりも高い。

設定部８０による設定を受けて、ＡＤ変換部５０は、ＯＳＲＳＥＴ＝２に対応するＯＳＲで入力アナログ信号ＡＩＮ（アナログ値Ｖ４）をサンプリングし、ＯＳＲＳＥＴ＝２に対応するＯＳＲ用のフィルタ係数で変調デジタル信号Ｙをフィルタリングする。また、出力制御部７０は、ＯＳＲＳＥＴ＝１に対応するＯＳＲ用の出力タイミングで出力信号ＤＯＵＴ（デジタル値Ｖ４）を出力する。

また、設定部８０は、変換サイクル４中において外部制御信号ＣＳＮが第２論理値である対象期間の長さ（図中ｎＣＳＬ２クロックサイクル）に基づいて、次の変換サイクル５のＯＳＲ（図中変換サイクル５のＯＳＲＳＥＴ＝２）を設定する。

変換サイクル５の開始タイミングにおいて、設定部８０は、前の変換サイクルの外部制御信号ＣＳＮに基づいて決定したとおりにＯＳＲ設定値ＯＳＲＳＥＴを２に設定することで、ＯＳＲＳＥＴ＝２に応じたＯＳＲを設定する。

設定部８０による設定を受けて、ＡＤ変換部５０は、ＯＳＲＳＥＴ＝２に対応するＯＳＲで入力アナログ信号ＡＩＮ（アナログ値Ｖ５）をサンプリングし、ＯＳＲＳＥＴ＝２に対応するＯＳＲ用のフィルタ係数で変調デジタル信号Ｙをフィルタリングする。また、出力制御部７０は、ＯＳＲＳＥＴ＝２に対応するＯＳＲ用の出力タイミングで出力信号ＤＯＵＴ（デジタル値Ｖ５）を出力する。

また、設定部８０は、変換サイクル５中において外部制御信号ＣＳＮが第２論理値である対象期間の長さ（図中ｎＣＳＬ２クロックサイクル）に基づいて、次の変換サイクル６のＯＳＲを設定する。ここで、変換サイクル５中において対象期間の長さがｎＣＳＬ１である等、ＯＳＥＲＳＥＴ＝１に対応するｎＣＳＬの範囲内であった場合には、設定部８０は、次の変換サイクルのＯＳＲをＯＳＲＳＥＴ＝１に対応するＯＳＲに設定してもよい。

以上に示したように、デルタシグマＡＤ変換器１０によれば、出力信号ＤＯＵＴを出力する制御を行なうために外部から入力される外部制御信号ＣＳＮを流用して、ＯＳＲを変更可能なデルタシグマＡＤ変換器を実現することができる。これにより、ＯＳＲを設定するための制御端子をデルタシグマＡＤ変換器１０に追加する必要がなくなる。また、デルタシグマＡＤ変換器１０は、外部制御信号ＣＳＮが予め定められた状態となる対象期間の長さに応じてＯＳＲを設定するので、ＯＳＲ設定のために複雑なシーケンスを実行する必要がなく、デルタシグマＡＤ変換器１０自体および外部の回路を簡素化することができる。更に、変換サイクル毎に連続してＯＳＲを設定することができる。

なお、設定部８０は、外部制御信号ＣＳＮが第２論理値である期間を対象期間とする代わりに、外部制御信号ＣＳＮが第１論理値（例えば論理Ｈ）である期間、または、第１論理値である期間および第２論理値である期間の合計期間（すなわち例えば変換サイクル自体）を対象期間として、対象期間の長さに基づいてＯＳＲを設定してもよい。これに伴い、リセット部１７０が外部制御信号ＣＳＮの立下りでアナログ積分部１３０およびデジタルフィルタ部１９０をリセットするようにして外部制御信号ＣＳＮをより早いタイミングで第１論理値に立ち上げることを可能とする等、デルタシグマＡＤ変換器１０に対して適宜設計変更を加えてもよい。

また、設定部８０は、上記の機能を有する外部制御信号ＣＳＮに代えて、デルタシグマＡＤ変換器１０の出力制御を行なうための任意の外部制御信号または他の制御信号を流用してＯＳＲを設定可能としてよい。

図５は、本実施形態に係るデルタシグマＡＤ変換器１０のゲイン特性を示す。本図は、横軸に入力周波数、縦軸に入力周波数毎のゲインを示す。ここでゲインは、入力アナログ信号ＡＩＮの各周波数成分について、出力信号ＤＯＵＴに出力される比率をデシベルで表す。

本実施形態に係るデルタシグマＡＤ変換器１０は、変換サイクル毎に入力アナログ信号ＡＩＮをサンプリングするサンプルホールド回路を有しないので、サンプルホールド回路を有するデルタシグマＡＤ変換器と比較して入力アナログ信号ＡＩＮの高周波成分すなわちノイズ成分を抑制する効果（ＮｏｉｓｅＳｕｐｐｒｅｓｓｉｏｎ）が高い。さらに本図に示すように、デルタシグマＡＤ変換器１０は、ＯＳＲ設定値ＯＳＲＳＥＴを大きくしてＯＳＲを高くするほど出力レートが低下する代わりにノイズ抑制能力を高めることができる。

本実施形態に係るデルタシグマＡＤ変換器１０は、外部制御信号ＣＳＮを流用してＯＳＲを変更可能としているので、１つのＡＤ変換器によって複数種類のフィルタ効果を容易に実現することができる。

図６は、本実施形態の変形例に係るデルタシグマＡＤ変換器５００の構成を示す。本図において、図１と同じ符号を付した部材は、図１と同様の機能および構成をとるので、以下相違点を除き説明を省略する。

デルタシグマＡＤ変換器５００は、入力端子１２と、出力端子１４と、出力制御端子１６と、クロック端子１８と、ＡＤ変換部５５０と、出力制御部５７０と、設定部５８０とを備える。入力端子１２、出力端子１４、出力制御端子１６、およびクロック端子１８は、図１に関して説明したとおりである。

ＡＤ変換部５５０は、デルタシグマ変調部１００と、デジタルフィルタ部５９０とを有する。デルタシグマ変調部１００は、図１に関して説明したとおりである。デジタルフィルタ部５９０は、設定可能な複数のＯＳＲに対応して複数のデジタルフィルタ５９２ａ〜ｂ（以下、「デジタルフィルタ５９２」と総称する。）を含む。複数のデジタルフィルタ５９２ａ〜ｂのそれぞれは、対応するＯＳＲ用に予め決定されたフィルタ係数のセットを有し、デルタシグマ変調部１００からの変調デジタル信号Ｙを入力して、対応するＯＳＲ用のデジタル出力ＡＤＯ［ｎ−１：０］を出力する。複数のデジタルフィルタ５９２ａ〜ｂのそれぞれのその他の機能および構成は、図１のデジタルフィルタ部１９０と同様である。

出力制御部５７０は、複数のデジタルフィルタ５９２のそれぞれからデジタル出力ＡＤＯ［ｎ−１：０］を入力する。出力制御部５７０は、出力制御部７０と同様に、入力される外部制御信号ＣＳＮに応じて、フィルタリングされた変調デジタル信号Ｙに基づく出力信号ＤＯＵＴを出力する制御を行う。ここで、本変形例に係る出力制御部５７０は、設定部５８０によって変換サイクル中に順次設定されるＯＳＲに対応する出力信号ＤＯＵＴを順次出力するマルチプレクサとして機能する。

設定部５８０は、変換サイクル中に、複数のＯＳＲのうち、対象期間（例えば変換サイクル中における外部制御信号ＣＳＮが第２論理値である期間）の長さに応じた数のＯＳＲを順次設定する。ここで、ＡＤ変換部５０内のデルタシグマ変調部１００および複数のデジタルフィルタ５９２は、変換サイクルの開始タイミングでリセットされて複数のＯＳＲのそれぞれに対応するデジタル出力ＡＤＯ［ｎ−１：０］の生成を開始する。そして、デルタシグマ変調部１００および複数のデジタルフィルタ５９２は、ＯＳＲが高いほどより多くのサンプル点で入力アナログ信号ＡＩＮをサンプリングするので、ＯＳＲがより高いデジタル出力ＡＤＯ［ｎ−１：０］をより遅いタイミングで出力する。そこで、本変形例に係る設定部５８０は、変換サイクル中に、対象期間が継続する間、複数のＯＳＲのうち小さいＯＳＲから順に（すなわちデジタル出力ＡＤＯ［ｎ−１：０］が得られる順に）、各ＯＳＲを選択していく。これにより、出力制御部５７０は、対象期間が継続する間、各ＯＳＲに対応するデジタル出力ＡＤＯ［ｎ−１：０］が得られる度に、そのＯＳＲに対応する出力信号を出力することができる。

図７は、本実施形態の変形例に係るデルタシグマＡＤ変換器５００によるＡＤ変換のタイミングチャートを示す。本図のタイミングチャートは、横方向に時刻をとり、縦方向に変換サイクルの番号、入力アナログ信号ＡＩＮ、外部制御信号ＣＳＮ、クロック信号ＳＣＬＫ、および出力信号ＤＯＵＴの値を並べて示す。本図のタイミングチャートでは、デルタシグマＡＤ変換器５００は、サイクル１〜２では複数のＯＳＲのうち１つのＯＳＲのみ出力可能な対象期間の長さを有する外部制御信号ＣＳＮを入力し、サイクル３〜４では複数のＯＳＲのうち２つのＯＳＲが出力可能な対象期間の長さを有する出力制御信号ＣＳＮを入力している。なお、本図において、図４と同様の動作をする箇所については、以下相違点を除き説明を省略する。

変換サイクル１において、設定部５８０は、まず、設定可能な複数のＯＳＲのうち最小のＯＳＲに対応するＯＳＲ設定値ＯＳＲＳＥＴ＝１を選択する。デルタシグマ変調部１００は、設定されるＯＳＲに依らず入力アナログ信号ＡＩＮ（アナログ値Ｖ１）をサンプリングし、積分していく。デジタルフィルタ部５９０内の複数のデジタルフィルタ５９２は、各デジタルフィルタ５９２に対応するＯＳＲに応じたフィルタ係数を用いてデルタシグマ変調部１００が出力する変調デジタル信号Ｙをフィルタリングする。一例として、デジタルフィルタ５９２ａはＯＳＲＳＥＴ＝１のＯＳＲに応じたフィルタ係数を用いて変調デジタル信号Ｙをフィルタリングし、デジタルフィルタ５９２ｂはＯＳＲＳＥＴ＝２のＯＳＲに応じたフィルタ係数を用いて変調デジタル信号Ｙをフィルタリングする。

デジタルフィルタ５９２ａがＯＳＲＳＥＴ＝１に対応するデジタル出力ＡＤＯ［ｎ−１：０］を出力すると、出力制御部５７０は、設定部５８０の設定に応じて、ＯＳＲＳＥＴ＝１に対応するＯＳＲ用の出力タイミングで、このデジタル出力ＡＤＯ［ｎ−１：０］に基づく出力信号ＤＯＵＴ（デジタル値Ｖ１）を出力する。

変換サイクル１においては、外部制御信号ＣＳＮは、変換サイクルの開始タイミングからｎＣＳＬ１サイクル後に立ち上がる。このため、対象期間は、１つのＯＳＲのみを設定可能な長さとなり、設定部５８０は、次に小さいＯＳＲ（ＯＳＲＳＥＴ＝１のＯＳＲ）を選択することなく変換サイクル中のＯＳＲ設定を終える。

変換サイクル２においても、外部制御信号ＣＳＮは、変換サイクルの開始タイミングからｎＣＳＬ１サイクル後に立ち上がる。このため、デルタシグマＡＤ変換器５００は、変換サイクル１と同様に動作する。

変換サイクル３において、設定部５８０は、まず、設定可能な複数のＯＳＲのうち最小のＯＳＲに対応するＯＳＲ設定値ＯＳＲＳＥＴ＝１を選択する。デルタシグマ変調部１００は、設定されるＯＳＲに依らず入力アナログ信号ＡＩＮ（アナログ値Ｖ３）をサンプリングし、積分していく。なお、本図においては、ＯＳＲＳＥＴ＝１に対応するサンプリング範囲のみをＶ３として図示している。デジタルフィルタ部５９０内の複数のデジタルフィルタ５９２は、各デジタルフィルタ５９２に対応するＯＳＲに応じたフィルタ係数を用いてデルタシグマ変調部１００が出力する変調デジタル信号Ｙをフィルタリングする。一例として、デジタルフィルタ５９２ａはＯＳＲＳＥＴ＝１のＯＳＲに応じたフィルタ係数を用いて変調デジタル信号Ｙをフィルタリングし、デジタルフィルタ５９２ｂはＯＳＲＳＥＴ＝２のＯＳＲに応じたフィルタ係数を用いて変調デジタル信号Ｙをフィルタリングする。

デジタルフィルタ５９２ａがＯＳＲＳＥＴ＝１に対応するデジタル出力ＡＤＯ［ｎ−１：０］を出力すると、出力制御部５７０は、設定部５８０の設定に応じて、ＯＳＲＳＥＴ＝１に対応するＯＳＲ用の出力タイミングで、このデジタル出力ＡＤＯ［ｎ−１：０］に基づく出力信号ＤＯＵＴ（デジタル値Ｖ３）を出力する。

変換サイクル３においては、外部制御信号ＣＳＮは、変換サイクルの開始タイミングからｎＣＳＬ１サイクル後にも立ち上がらない。このため、設定部５８０は、ＯＳＲＳＥＴ＝１に対応する出力信号ＤＯＵＴの出力後、設定可能なＯＳＲのうち次に小さいＯＳＲに対応するＯＳＲ設定値ＯＳＲＳＥＴ＝２を選択する。

デジタルフィルタ５９２ｂがＯＳＲＳＥＴ＝１に対応するデジタル出力ＡＤＯ［ｎ−１：０］を出力すると、出力制御部５７０は、設定部５８０の設定に応じて、ＯＳＲＳＥＴ＝２に対応するＯＳＲ用の出力タイミングで、このデジタル出力ＡＤＯ［ｎ−１：０］に基づく出力信号ＤＯＵＴ（デジタル値Ｖ３）を出力する。

変換サイクル３においては、外部制御信号ＣＳＮは、変換サイクルの開始タイミングからｎＣＳＬ２サイクル後に立ち上がる。このため、対象期間は、２つのＯＳＲを設定可能な長さとなり、設定部５８０は、この次に小さいＯＳＲ（ＯＳＲＳＥＴ＝３のＯＳＲ）を選択することなく変換サイクル中のＯＳＲ設定を終える。ここで、外部制御信号ＣＳＮが変換サイクルの開始タイミングからｎＣＳＬ２サイクル以降も立ち上がらない場合には、デルタシグマＡＤ変換器５００は、上記と同様にして順次各ＯＳＲを設定していき、各ＯＳＲに対応する出力信号ＤＯＵＴを出力してよい。

変換サイクル４においても、変換サイクルの開始タイミングからｎＣＳＬ２サイクル後に立ち上がる。このため、デルタシグマＡＤ変換器５００は、変換サイクル３と同様に動作する。

以上に示した変形例に係るデルタシグマＡＤ変換器５００によれば、変換サイクル中における外部制御信号ＣＳＮに基づいて、その変換サイクルにおけるＯＳＲを設定することができる。また、デルタシグマＡＤ変換器５００によれば、外部制御信号ＣＳＮが予め定められた条件を満たす対象期間の長さに応じて２以上の各ＯＳＲに対応する出力信号ＤＯＵＴを出力することもできる。

以上の本発明の様々な実施形態は、フローチャート及びブロック図を参照して記載されてよい。フローチャート及びブロック図におけるブロックは、（１）オペレーションが実行されるプロセスの段階又は（２）オペレーションを実行する役割を持つ装置の「部」として表現されてよい。特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び／又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。

特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び／又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。なお、専用回路は、デジタル及び／又はアナログハードウェア回路を含んでよく、集積回路（ＩＣ）及び／又はディスクリート回路を含んでよい。プログラマブル回路は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及びプログラマブルロジックアレイ（ＰＬＡ）等のような、論理積、論理和、排他的論理和、否定論理積、否定論理和、及び他の論理演算、フリップフロップ、レジスタ、並びにメモリエレメントを含む、再構成可能なハードウェア回路を含んでよい。

コンピュータ可読記憶媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよい。これにより、当該有形なデバイスに格納される命令を有するコンピュータ可読記憶媒体は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。

コンピュータ可読記憶媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。コンピュータ可読記憶媒体のより具体的な例としては、フロッピー（登録商標）ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ又はフラッシュメモリ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、コンパクトディスクリードオンリメモリ（ＣＤ-ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク、メモリスティック、集積回路カード等が含まれてよい。

コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ等を含んでよい。また、コンピュータ可読命令は、Ｓｍａｌｌｔａｌｋ、ＪＡＶＡ（登録商標）、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、及び「Ｃ」プログラミング言語又は同様のプログラミング言語のような従来の手続型プログラミング言語を含む、１又は複数のプログラミング言語の任意の組み合わせで記述されたソースコード又はオブジェクトコードを含んでよい。

コンピュータ可読命令は、ローカルに又はローカルエリアネットワーク（ＬＡＮ）、インターネット等のようなワイドエリアネットワーク（ＷＡＮ）を介して、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路に提供されてよい。これにより、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を生成するために、当該コンピュータ可読命令を実行できる。なお、プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ デルタシグマＡＤ変換器、１２ 入力端子、１４ 出力端子、１６ 出力制御端子、１８ クロック端子、５０ ＡＤ変換部、７０ 出力制御部、８０ 設定部、１００ デルタシグマ変調部、１２０ 加算部、１３０ アナログ積分部、１５０ 量子化部、１６０ ＤＡ変換部、１７０ リセット部、１８０ 制御部、１９０ デジタルフィルタ部、２１０ 第１アナログ積分器、２１２ 第１アナログ増幅器、２１４ 正側リセットスイッチ、２１６ 負側リセットスイッチ、２２０ 第２アナログ積分器、２２２ 第２アナログ増幅器、２２４ 正側リセットスイッチ、２２６ 負側リセットスイッチ、２３０ 第３アナログ積分器、２３２ 第３アナログ増幅器、２３４ 正側リセットスイッチ、３６ 負側リセットスイッチ、２４０ 第１スイッチトキャパシタ、２４２ 前段スイッチ、２４４ 後段スイッチ、２４５ 第２スイッチトキャパシタ、２４６ 前段スイッチ、２４８ 後段スイッチ、５００ デルタシグマＡＤ変換器、５５０ ＡＤ変換部、５７０ 出力制御部、５８０ 設定部、５９０ デジタルフィルタ部、５９２ａ〜ｂ デジルフィルタ

Claims (12)

1. 入力アナログ信号をオーバーサンプリングレシオでデルタシグマ変調したデジタル信号を出力するデルタシグマ変調部と、
   前記デジタル信号を前記オーバーサンプリングレシオでフィルタリングするデジタルフィルタ部と、
   外部制御信号が入力される制御端子と、
   前記外部制御信号に応じて、フィルタリングされた前記デジタル信号に基づく出力信号を出力する制御を行う出力制御部と、
   前記外部制御信号の期間情報に基づいて、前記オーバーサンプリングレシオを設定する設定部と
   を備えるデルタシグマＡＤ変換器。
2. 前記外部制御信号は、変換サイクルの開始タイミングを指定し、
   前記設定部は、設定する前記オーバーサンプリングレシオに応じて、前記開始タイミングから前記出力制御部が前記出力信号を出力する出力タイミングまでの時間を変更する
   請求項１に記載のデルタシグマＡＤ変換器。
3. 前記設定部は、設定する前記オーバーサンプリングレシオに応じて、前記デジタルフィルタ部のフィルタ係数を変更する請求項１または２に記載のデルタシグマＡＤ変換器。
4. 前記デルタシグマ変調部は、前記入力アナログ信号に基づく信号を積分するアナログ積分部を有し、
   前記設定部は、設定する前記オーバーサンプリングレシオに応じて、前記アナログ積分部の積分回数を変更する
   請求項１から３のいずれか一項に記載のデルタシグマＡＤ変換器。
5. 前記外部制御信号は、第１論理値から第２論理値への変化によって変換サイクルの開始タイミングを指定し、
   前記設定部は、前記外部制御信号が前記第１論理値である期間、前記第２論理値である期間、または、前記第１論理値である期間および前記第２論理値である期間の合計期間である対象期間の長さに基づいて、前記オーバーサンプリングレシオを設定する
   請求項１から４のいずれか一項に記載のデルタシグマＡＤ変換器。
6. 前記出力制御部は、入力されるクロック信号に応じたタイミングで前記出力信号を出力し、
   前記設定部は、前記対象期間における前記クロック信号のクロック数に基づいて、前記オーバーサンプリングレシオを設定する
   請求項５に記載のデルタシグマＡＤ変換器。
7. 前記設定部は、前記外部制御信号に基づいて、次の変換サイクルのオーバーサンプリングレシオを設定する請求項５または６に記載のデルタシグマＡＤ変換器。
8. 前記設定部は、変換サイクル中に、複数のオーバーサンプリングレシオのうち、前記対象期間の長さに応じた数のオーバーサンプリングレシオを順次設定し、
   前記出力制御部は、変換サイクル中に順次設定されるオーバーサンプリングレシオに対応する前記出力信号を順次出力する
   請求項５または６に記載のデルタシグマＡＤ変換器。
9. 前記デルタシグマ変調部は、
   前記入力アナログ信号に基づく信号を積分するアナログ積分部と、
   前記アナログ積分部の出力信号を量子化する量子化部と、
   前記量子化部の出力に基づいてフィードバック信号を生成するＤＡ変換部と、
   前記入力アナログ信号に前記ＤＡ変換部からの前記フィードバック信号を加算する加算部と
   を有し、
   前記アナログ積分部は、前記加算部の出力を積分する
   請求項１から８のいずれか一項に記載のデルタシグマＡＤ変換器。
10. 前記デルタシグマ変調部は、変換サイクル毎に、前記アナログ積分部が保持する積分値をリセットするリセット部を更に有する請求項９に記載のデルタシグマＡＤ変換器。
11. 前記制御端子は、
    ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）のチップセレクト信号の入力端子である
    請求項１に記載のデルタシグマＡＤ変換器。
12. デルタシグマＡＤ変換器が、入力アナログ信号をオーバーサンプリングレシオでデルタシグマ変調したデジタル信号を出力し、
    前記デルタシグマＡＤ変換器が、前記デジタル信号を前記オーバーサンプリングレシオでフィルタリングし、
    前記デルタシグマＡＤ変換器が、制御端子から入力される外部制御信号に応じて、フィルタリングされた前記デジタル信号に基づく出力信号を出力する制御を行い、
    前記デルタシグマＡＤ変換器が、前記外部制御信号の期間情報に基づいて、前記オーバーサンプリングレシオを設定する
    デルタシグマＡＤ変換方法。

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