JP2005536722A - 電力計算パラメータを取得するための方法及び装置 - Google Patents

Abstract

電力計算パラメータを取得するための方法及び装置が提示される。電力の正確な計算は同じ時点での電圧と電流の乗算とその結果の経時的な積算とを必要とする。本発明は単一のアナログデジタル変換器を使用して任意の電気システムの全ての位相における電圧と電流の両方を変換し、次に電圧と電流の信号の非同時サンプリングによって生じる位相エラーをデジタル的に補償する方法を提供する。簡単な補間回路、全域通過フィルタ、又はその両方の組み合わせとして、補償フィルタを実装することができる。アナログデジタル変換器によってどの信号が処理されるかを選択するのに、単一のマルチプレクサが使用される。スケジュール設定して電圧とアナログ信号を同時に変換することにより、クロストークの可能性が有意に低下し、電力要件が低減され、ダイサイズ要件が低減される。

Description

本発明は電力計測の分野に関する。より詳細には、本発明は消費電力の効率的で正確な計測に関する。

ほとんどの家庭用装置は電力で動作する。実際に、今日の経済における大部分の個人用やビジネス用の装置は電力で動作している。従って、消費電力を正確に測定することが最も重要になっている。電力を測定するために使用される計器は、積算電力計として知られている。積算電力計は、単相又は多相のシステムとすることができる。単相のシステムは、電力を単一の入力電圧と電流から測定する。多相システムは、複数波の電源からの電力を測定するために使用される。多相電源は、波形間の位相シフトを用いて互いに重畳された電力の複数波形を有する電気システムである。一般的な電気システムは、単相、２相、又は３相である。本明細書を通して電力計と積算電力計は、電力を測定するための装置として互換的に使用されることに留意されたい。

一般に、電力会社が、家庭毎に旧式の機械式積算電力計を維持している。課金と統計上の目的で、これらのメータは、所定の期間中に家庭で消費した電力の計測値を電力会社に提供するようなっている。電力会社の全ての顧客の電力使用量に関する履歴情報は、発電量要件を決定するのに役立っている。従って、顧客のこれまでの電力使用量を正確に測定する電力会社は、正確に課金することができ、需要が増大する前に新しい発電設備を構築することができる。過剰な発電能力による無駄を排除するために、電力を正確に測定することは電力会社にとって重要なことである。

電力はその時点で測定されるが、合計の消費電力の決定には特定期間にわたって使用された電力を積算することが必要である。電力は電圧（Ｖ）と電流（Ｉ）の積である。従って、積算電力計は電圧と電流の積を生成して、経時的に積を累積（すなわち積算）する。

多相システムでは、電力方程式は、異なる位相からの電流と電圧の所望の組み合わせに応じて変化する。デジタル技術の進歩と共に、新しい積算電力計は電力計算をデジタル的に実行するので、所望の電力方程式をマイクロコンピュータ内にプログラムすることができる。電力のデジタル計算においては、一般にアナログ値である電圧と電流がサンプリングされて、積を計算する前にデジタル表示に変換される。多相システムでは、幾つかの電圧と電流の積（Ｖ＊Ｉ）が計算されて加算され、電力が算出される。

積算電力計は、測定されることになる電気システムの各位相に対して電流変圧器又はその均等物及び電圧分割器又はその均等物を有する。デジタルシステムでは、相対的な位相を正確に保持するために、各位相における電圧と電流を同時にサンプリングすることが重要である。従って、従来技術の積算電力計は、少なくとも２つの（１つは電圧用にもう１つは電流用の）アナログデジタル変換器を有する。多相メータは通常、各位相からの電圧と電流の同時変換を行うためにＡＤＣの入力部においてマルチプレクサを有する。

ＶとＩの波形の同時変換は、これらの相対的な位相を保持するが、少なくとも２つのアナログデジタル変換器を必要とする。これは、余分な電力を消費し、集積回路（ＩＣ）に実装するときに比較的大きなダイ面積を必要とする。更に、これは、電圧振幅の１％未満の場合もある極めて小さい電流波形が、電圧と電流チャンネルの間でクロストークの可能性が生じるより大きな電圧波形と同時に処理されることを意味する。電圧チャンネルから電流チャンネルへのクロストークは、許容できないエラーを生じる可能性があるので、積算電力計の精度を有意に低下させる。クロストークは、電源供給、電圧基準、又はダイ基板を通して結合される可能性がある。これはまた、近接する導体からの静電結合又は誘電結合として発生する可能性がある。

現実の実施においては、ほとんどの積算電力計装置は、実際にはＶとＩを正確に同時にはサンプリングしない。代わりに、これらは、電圧減衰器（又は分割器）又は電流変圧器などのメータのどこかで発生する軽微な位相シフトを補償するためにサンプルの１つをわずかに遅延させる。これらの位相調整は通常、２、３マイクロ秒に過ぎず、変換サンプル間の１００マイクロ秒（１００μｓｅｃ）程度と比較して遙かに短い。

本発明は、電力計算パラメータを取得するための方法及び装置を含む。電力の正確な測定は、電圧と電流の乗算を必要とする。一般に、電圧と電流は乗算される前にデジタル表示に変換される。電力使用量の正確な計算は、電圧と電流の同じ時点での乗算とこの結果の経時的な積算とを必要とする。電力使用量の測定のために使用される計器は、積算電力計として知られている。

積算電力計は単相又は多相システムとすることができる。単相のシステムは、単一の入力電圧と電流とから電力を測定する。多相システムは、複数波形の電源からの電力を測定するのに使用される。典型的な電気システムは、単相、２相、又は３相である。本発明の１つ又はそれ以上の実施態様では、単一のアナログデジタル変換器を使用して任意の電気システムの全ての位相における電圧と電流の信号の両方を変換し、電流信号と電圧信号の非同時サンプリングに起因する位相エラーをデジタル的に補償する方法が提供される。

本発明の１つ又はそれ以上の実施態様は、種々の補償フィルタ技術を使用する。補間回路、全域通過フィルタ、又はその両方の組み合わせなどの幾つかの簡単な実装が提示される。本発明の補償フィルタは、先行してサンプリングされた信号（例えば電流）と同じサンプリング間隔で、より遅くサンプリングされた変数（例えば電圧）の値を精密な正確さで計算する。補償フィルタの実施形態は、マルチプレクサの任意のサンプリング間隔で信号の値の正確な計算を可能にする。従って、３相システムでは信号は、６番目のサンプリング時間毎にサンプリングすることができるが、他のサンプリング時間の１つで信号の値を計算してもよい。

あるいは、補償フィルタは、より遅くサンプリングされた変数と同じサンプリング間隔で先行してサンプリングされた変数の値を計算するために位相リードを使用することができる。

単一のマルチプレクサは、単一のアナログデジタル変換器によって、どの信号が処理されるかを選択するのに使用される。１つ又はそれ以上の実施形態では、マルチプレクサの処理を反転させるためにデマルチプレクサが使用される。デマルチプレクサはデジタル回路内に実装される。信号の変換をスケジュール設定するための単一のマルチプレクサと、電圧及びアナログ信号を一度に１つずつ変換する単一のＡＤＣとを使用すると、クロストークの可能性が低下し、電力要件が低減され、従来技術のシステムを上回るダイサイズ要件が低減される。

本発明は、電力計算パラメータを取得するための方法及び装置に関する。以下の説明では、本発明をより完全に説明するために多くの特定の詳細が示される。しかしながら、本発明は、これらの特定の詳細がなくても実施することができることは当業者にとは明白であろう。別の場合においては、本発明を不明瞭にしないために公知の特徴は詳細には記載されていない。

本発明の１つ又はそれ以上の実施形態では、電圧（Ｖ）と電流（Ｉ）の両方をサンプリングするために、単一のアナログデジタル変換器（ＡＤＣ）が使用される。しかしながら、単一の変換器は交互にしか信号をサンプリングすることができないので、本発明の実施形態では、補償回路を追加して非同時のサンプリングによって生じる余分な位相遅延を除去する。単一のコンバータを使用することにより、アナログ電圧信号と電流信号のデジタル表示への変換に必要な回路の電力とスペース（ＩＣのダイ面積）の節約が結果として得られる。更に、電圧と電流が同時には変換されないので、クロストークの可能性を有意に低減することができる。

図１は、本発明の実施形態による、単相式の電力計算で使用するための同相デジタル電流・電圧発生システムの図である。図示のように、アナログ電流ＩＡとアナログ電圧ＶＡに比例する入力波形ＩＡ１０１とＩＢ１０２が、電力計算のためにデジタル表示に変換される。電流は任意の場所で数ミリアンペアから１００アンペアを超える値に及ぶ可能性がある。一方で電圧は、対象となる国によりほとんど決まる。例えば、米国では、家庭用の電圧は定格が１１０ボルトであるが、世界の他の大多数の国では、定格電圧は約２４０Ｖである。更に、ほとんどの家庭への電力供給は５０Ｈｚ又は６０Ｈｚの交流電流（ＡＣ）の形態である。

ＡＣシステムでは、電流ＩＡ１０１と電圧ＶＡ１０２は連続的に変化するので、両方の信号は、電力を正確に表示するためには同相で乗算されなければならない。しかしながら、アナログデジタル変換器（ＡＤＣ）１１０は、一度に１つの信号しか変換することができない。従って、異なる時間で変換するために、マルチプレクサＭＵＸ１００を使用して電流ＩＡ１０１と電圧のＶＡ１０２がスケジュール設定される。加えて、ＡＤＣ１１０のアナログデジタル変換プロセスに関連する時間は限られている。従って、ＭＵＸ１００は、変換プロセスを完了するのに十分な間、ＡＤＣの出力で同じ信号を保持しなければならない。例えば、ＡＤＣ１１０が変換を完了するために１００マイクロ秒を要すると想定すると、マルチプレクサ制御クロックＣＬＫ１３１は、ＡＤＣに次の信号が生じる前に変換プロセスを完了可能とするために、毎秒１／（２×１００Ｅ−０６）サイクル（すなわち５ｋＨＺ）の最高速度で動作しなければならない。入力クロックＣＬＫ１３２は、使用中の変換器の型式に依存する、アナログデジタル変換器プロセスブロック１１０のためのクロックである。一般に、クロックＣＬＫ１３２はクロックＣＬＫ１３１の整数倍である。

各変換プロセスの後で、アナログデジタル変換器１１０は、入力アナログ信号のＮビット幅のデジタル表示を生成する。Ｎビットがデジタルワードを表示するものと想定すると、ブロックＤＥＭＵＸ１２０は、ブロック１００の多重化プロセスを反転させるように動作する。従って、ブロックＤＥＭＵＸ１２０は、例えばデジタルデマルチプレクサとして機能することができる。ブロックＭＵＸ１００及びブロックＤＥＭＵＸ１２０は、種々の方法で実施可能であることは当業者には明らかであろう。例えば、ＭＵＸ１００及びＤＥＭＵＸ１２０は、スイッチ、トライステート装置、レジスタなどのような論理ゲートの組み合わせを使用して示すことができる。従って、マルチプレクサとデマルチプレクサは、本明細書では、変換器に対する入力アナログ信号のスケジュール設定、スケジュール設定された信号の正確なデジタル表示の取得を示す例証の目的のためだけに使用される。

ＤＥＭＵＸ１２０においてデジタル電流信号と電圧信号とを分離した後で、信号の非同時サンプリングによって生じる位相シフトは、例えばブロック１３０で補正することができる。種々の補正方法が使用可能である。例えば、必要な既知の位相進みを与えることになる位相リードネットワークを使用することによって、先行してサンプリングされた信号の位相を進めるような実行を選択することができる。より遅くサンプリングされた信号の位相を遅延させて、先行してサンプリングされた信号の位相と一致するよう、又は全マルチプレクサ・サイクルにＡＤＣサンプリング時間を加えた時間だけ遅延させるようにする別の実行を選択することができる。この後者の場合、遅延電圧にマルチプレクサ・サイクルだけ遅延された電流波形を乗算する。この位相遅延手法は、本明細書でより詳細に検討する。しかしながら、本発明は位相遅延手法に限定されないことは明白なはずである。

本発明の１つの実施形態では、電流がサンプリングされた後で電圧信号ＶＡ１０２がサンプリングされるので、電圧ＶＡ１０２はより遅くサンプリングされた信号であり、これは、ブロック１３０の位相遅延の補償プロセスを説明する例として使用される。遅延補償の目的は、電流と電圧との間の非同時のサンプリングを補償することである。この図に示されるように、位相遅延補償部１３０は、多重分離された出力電圧Ｖ０＿ＲＡＷ１２２を使用して、デジタル電圧信号Ｖ０ １１２を生成し、これは、デジタル電流信号Ｉ０ １１１と同相である。位相遅延補償１３０は、電流（すなわちＩ０ １１１）がサンプリングされた時間での電圧を表す電圧信号Ｖ０ １１２を生成する。位相遅延補償部１３０の種々の実装は、「位相遅延補償」と題されたセクションで検討する。

図１３は、位相遅延補償の所望の効果を示す時間履歴である。この図では、例えば、ライン１３１０は図１のクロック信号ＣＬＫ１３１を表し、ライン１３２０は図１のアナログ電圧信号ＶＡ１０２を表し、ライン１３３０は図１のアナログ電流ＩＡ１０１を表している。クロックの期間１３１２の間に、アナログデジタル変換器１１０は、電流信号ＩＡ １３３０をそのデジタル表示Ｉ０ １３３１に変換している。クロックの立ち上がり１３１３で表される変換期間の終わりで、ＡＤＣは電流のデジタル表示を発生する。従って、時間１３１３で、デジタル電流Ｉ０ １３３１はＡＤＣの出力として発生する。

次に、ＡＤＣは、クロック時間期間１３１４の間に電圧のサンプリングを開始する。時間１３１５で、電圧Ｖ０＿ＲＡＷ１３２３のデジタル表示が発生する。しかしながら、この電圧は、先行のＡＤＣサンプルＩ０ １３３１からの電流と共に乗算して任意の離散的サンプル時点での電力の正確な表示を生成することができない。時間１３１３で正確な電力を生成するためには、電流Ｉ０ １３３１と電圧Ｖ０ １３３２を乗算することが必要となる。しかしながら、電圧Ｖ０ １３３２は、ＡＤＣ出力として利用可能なサンプルではない。従って、時間１３１３で電圧Ｖ０ １３３２のデジタル表示を推定することが望ましい。

図１３の図から、純粋な遅延が適切でない場合があることは明白である。例えば、点１３２３の電圧Ｖ０＿ＲＡＷは、点１３２２の電圧Ｖ０より高いので、純粋な遅延（バッファ、シフトレジスタなど）が使用される場合には、計算される電力に誤りがある可能性がある。

電力の計算エラーを低減する１つの方法は、変換時間を短くしてサンプル間の時間を大幅に短縮することである。しかしながら、変換に必要とされる時間は限られているので、どれだけ短縮が達成できるかには限度がある。また、入力アナログ信号の周波数成分の精度を損なう可能性がある。例えば、入力信号の周波数が大きくなるほど、サンプリングされることになる信号の変化率が増大して、サンプル間の増分が大きくなる。

非同時サンプリングによって生じるエラーを低減するための望ましい方法は、電力精度に対してサンプリングが与え得る任意の影響を排除することである。望ましい結果を達成する１つの方法は、現在の電圧サンプルＶ０＿ＲＡＷ１３２３と、例えば、時間１３１１で生じたサンプルＶＮ−１１３２１のような先行する電圧サンプルとの間で補間を行うことである。エラーの振幅、すなわち計算された値Ｖ０と実際の値Ｖ０との間の差分は、選択された補間の形式と次数（すなわち状態の数）に依存する。デジタル信号に対して所望の補正が適用されるので、所望のアルゴリズムのプログラムだけが必要となる。この位相補正は、デジタル論理で行われるので、電力測定装置は追加のスペースをほとんど必要とせず、付加されるどのような消費電力も最小となる。

多相システム
ほとんどの電気システムは多相となるので、全ての位相についての全消費電力を計算するのが望ましい。従来技術のシステムでは、異なる位相の電流と電圧に対して別々のＡ／Ｄ（アナログデジタル）変換器を使用することができる。幾つかの従来技術のシステムは、一方が電流用で他方が電圧用の２つのＡ／Ｄ変換器を使用する。全ての位相からの電流信号は、一方のマルチプレクサで多重化されると共に、全ての位相からの電圧信号は他方のマルチプレクサで多重化される。電流と電圧のそれぞれのデジタル表示への変換は同時に実行されるので、クロストークを招く環境を作り出すことになる。

本発明の１つ又はそれ以上の実施形態では、変換プロセス全体に対して１つのマルチプレクサと１つのＡ／Ｄ変換器が使用される。図２は、本発明の実施形態による多相システムの電圧と電流の同相変換を示している。

図示のように、アナログ信号ＩＡ２０１、ＩＢ２０３、ＩＣ２０５は、３相電気システムの３つの位相Ａ、Ｂ、Ｃからの電流を示す。アナログ信号ＶＡ２０２、ＶＢ２０４、ＶＣ２０６は、同じ３相電気システムの３つの位相（Ａ、Ｂ、Ｃ）からの電圧を示す。これらの信号２０１から２０６は、デジタルプロセッサでの電力計算のために、これらの信号のデジタル表示に変換される。電流は、任意の場所で数ミリアンペアから１００アンペアを超える範囲に及ぶ可能性がある。一方、電圧は対象となる国にほとんど依存する。大部分の家庭への電力供給は５０Ｈｚ又は６０Ｈｚの交流電流（ＡＣ）である。米国では、家庭用の電圧は定格が１１０Ｖであり、世界の他の大多数の国では、定格電圧は約２４０Ｖである。

電流と電圧の信号は連続して変化するので、同じ電気システムの位相（例えば位相Ａ）からの信号は、電力の正確な表示のために同相で乗算されなければならない。しかしながら、アナログデジタル変換器（ＡＤＣ）１１０は、一度に１つの信号しか変換することができない。従って、変換においては、マルチプレクサＭＵＸ２００を使用して、信号ＩＡ２０１、ＶＡ２０２、ＩＢ２０３、ＶＢ２０４、ＩＣ２０５、ＶＣ２０６がスケジュール設定される。ＡＤＣ１１０のアナログデジタル変換プロセスに関連する時間は限られている。従って、ＭＵＸ２００は、変換プロセスを完了するのに十分な間、ＡＤＣの入力の所定位置で同じ信号を保持しなければならない。例えば、ＡＤＣ１１０が変換を完了させるために１００マイクロ秒を要すると想定すると、ＡＤＣに次の信号が生じる前に変換プロセスを完了可能とするために、マルチプレクサの制御クロックＣＬＫ２３１は、毎秒１／（６＊１００Ｅ−０６）サイクル（すなわち１．６７ＫＨｚ）の最高速度で動作しなければならない。入力信号ＣＫＡＤＣ２３２は、アナログデジタル変換器のためのクロックである。クロック周波数は、使用されている変換器の型式に依存する。一般に、クロックＣＫＡＤＣ２３２は、ＣＬＫ２３１の整数倍である。

各変換プロセスの後で、アナログデジタル変換器１１０は、入力アナログ信号のＮビット幅のデジタル表示を生成する。Ｎビットはデジタルワードを表示すると想定すると、ブロックＤＥＭＵＸ２２０は、ブロック２００の多重化プロセスを反転するように動作する。従って、ブロックＤＥＭＵＸ２２０は、例えばデジタルデマルチプレクサとして機能する。ブロックＭＵＸ２００とブロックＤＥＭＵＸ２２０は、種々の方法で実装可能であることは当業者には明らかであろう。例えば、ＭＵＸ２００及び／又はＤＥＭＵＸ２２０は、スイッチ、トライステート装置、レジスタなどの論理ゲートの組み合わせを使用して示すことができる。従って、マルチプレクサとデマルチプレクサは、本明細書では、変換器に対する入力アナログ信号のスケジュール設定、及びスケジュール設定された信号の正確なデジタル表示の取得を示す例証の目的だけに使用される。例示的なマルチプレクサの簡略化された概略図が図３に示される。

図３に示されるように、Ａ／Ｄ変換器のＮビットの出力（すなわちＡＤＣ出力）は、６つのレジスタ３０１から３０６のデータ入力（Ｄ_1−N）に接続される。次いで、レジスタはスイッチ３１０の出力によってクロック制御される。スイッチは、マルチプレクサをクロック制御するのに使用された同じクロック信号（例えば図２のＣＬＫ２３１）を使用する。必要なことは、あらゆるクロックサイクルでスイッチ３１０の６つの出力の１つを有効（真）にすることだけであるので、スイッチ３１０は、例えばカウンタを使用して実装することができる。従って、各クロックサイクルにおいて、Ａ／Ｄ変換器からのデジタルデータは、そのＣＬＫ信号が有効であるときに適切なレジスタに記憶される。この図では、多重分離されたデジタルデータは、Ｉ０＿ＲＡＷ、Ｖ０＿ＲＡＷ、Ｉ１＿ＲＡＷ、Ｖ１＿ＲＡＷ、Ｉ２＿ＲＡＷ、Ｖ２＿ＲＡＷとして利用可能である。

図２に戻ると、ＤＥＭＵＸ２２０内のデジタル電流信号と電圧信号とを分離した後で、各位相における信号の非同時サンプリングによって生じる位相シフトは、適切な補正手法を使用して補正されなければならない。例えば、デジタル出力信号Ｉ０２１１及びＶ０＿ＲＡＷは、電気位相（ＩＡとＶＡ）が同じであるので、電圧（例えばＶ０＿ＲＡＷ）に適切な補正を追加して、Ｉ０２１１のサンプリング時間に補正電圧（Ｖ０２１２）を生成することができる。信号のペアＩ１２１３とＶ１２１４及びＩ２２１５とＶ２２１６を生成するために、同様の補正を適用する必要がある。

種々の補正手法を使用して、非同時サンプリングによって生じる位相エラーを補正することができる。例えば、必要な既知の位相進みを与えることになる位相リードネットワークを使用することによって、信号のペアの２つの信号のうちの最初にサンプリングされた信号の位相を進めるような実装を選択することができる。より遅くサンプリングされた信号の位相を遅延させて同じ電気システムの先行してサンプリングされた信号の位相と一致させるよう、又は全マルチプレクサ・サイクルにＡＤＣサンプリング時間を加えた時間だけ遅延させるようにする他の実装を選択することができる。この後者の方法（位相遅延）は以下に更に詳細に検討される。しかしながら、本発明は位相遅延手法に限定されないことは明らかなはずである。

位相遅延補償
本発明の１つ又はそれ以上の実施形態では、電圧（Ｖ）と電流（Ｉ）のサンプルが同時には取得されないことにより、望ましくない位相シフトが発生する。電力の精度のためには、非同時サンプリングによって生じる任意の位相シフト（すなわち遅延）は、ＶＩの積を計算する前に除去すべきである。非同時サンプリングによって生じる位相遅延の振幅は、２つのサンプリング時間の差分であるので、これは正確に分かっている。位相遅延を除去する１つの方法は、第２の信号のサンプルをサンプルの差分と同じ遅延を有するフィルタに通すことによる。多くの適切なフィルタが存在する。本明細書では補間回路と単極全域通過フィルタの２つの単純な形態が説明される。

非同時サンプリングによって生じる位相遅延の例として、図２で検討された実施形態、すなわち単一のＡ／Ｄ変換器を備えた三相システムを考察する。システムの３つの位相は、Ａ、Ｂ、Ｃで表記される。変換器のサンプリングは、ＩＡ、ＶＡ、ＩＢ、ＶＢ、ＩＣ、ＶＣの順番である。これ以降の図においては、変換器は、１５ＫＨｚのレート、すなわち６７μｓｅｃ（６７マイクロ秒）毎に１回サンプリングする。適切な電力計算にはＶＡ＊ＩＡ、ＶＢ＊ＩＢ、ＶＣ＊ＩＣを必要とするので、各電圧波形は、その電流波形と一致させるために６７μｓｅｃの遅延が必要である。この位相遅延の補償は、任意の適切なデジタル補正フィルタを使用して行うことができる。

幾つかの補正フィルタは、これらの遅延が少なくとも全マルチプレクサ・サイクルに変換サイクル（例えば６７μｓｅｃ）を加えたものである場合により良好に動作する。幾つかのマルチプレクサ・サイクルと変換時間を加えたものを含む遅延を利用する実施形態では、フィルタ出力は、対応するマルチプレクサ・サイクルの電流サンプルが乗算されることになる。例えば、フィルタ遅延が１マルチプレクサ・サイクルにＡＤＣ変換時間を加えたものである場合、対応する電流サンプルは最新のサンプルの直前のサンプルである。

適切な補正フィルタは、適切な遅延を提供すると同時に平坦な周波数応答を有するべきである。例えば、５０Ｈｚから６０Ｈｚのシステムでは、フィルタは５０Ｈｚから６０Ｈｚ領域の信号に対してサンプリング時間に近接する遅延を提供すべきである。入力信号の周波数が上昇し、特にサンプル周波数の２分の１に近づくと、フィルタの振幅応答及び／又は遅延が偏移する可能性がある。しかしながら、任意の所与の仕様要件に適合するような適切なフィルタを選択すべきである。例えば、多くの積算電力計は、入力周波数の最大２３倍の高調波に対する精度仕様を有する。選択されたフィルタの偏移はこのような仕様と互換性がなければならない。

補正フィルタ（位相遅延補償回路）の１つの実施形態は、現在のＶＡサンプルであるＶ０＿ＲＡＷを、Ｖ０＿ＲＡＷと過去のＶＡサンプルＶＮ−１（図１３参照）との加重和で置き換える補間回路である。図４は、本発明の実施形態による１次の補間フィルタの例証である。この図では、補間されるべき信号（例えば電圧Ｖ０＿ＲＡＷ）の現在の値ＩＮ４０１は、係数１−αが乗算され、次に加算器４０８に送られる。入力信号はまた、デジタル遅延ブロック４０２を通って送られ、信号ＩＮ４０１（例えばＶＮ−１）の過去のサンプルを表す信号を生成する。次いで、入力信号のこの過去のサンプルは、ブロック４０６で係数αが乗算された後でブロック４０４からの信号とブロック４０８で合計される。補間フィルタ出力信号ＯＵＴ４０９は、加算器ブロック４０８の出力であり、所望のサンプリング時間での信号の出力に近接しているはずである。

このフィルタのｚ領域伝達関数は、Ｈ（ｚ）＝１−α（１−ｚ⁻¹）である。αは、サンプラによってサンプリングされている要素の総数で除算された、サンプラのサンプル（例えばマルチプレクサ・サンプル）遅延の所望の数に実質的に等しいことに留意されたい。例えば、図２の実施形態では、６つの変数がサンプリングされている。非同時サンプリングによって生じた位相を補正するために、電圧の値（Ｖ０）は、電流（Ｉ０）のサンプリングポイントで計算される必要があり、これは図１３に示されるように１サンプル前である。従って、求められていることは、マルチプレクサの１サンプル前に戻ることであり、サンプリングされている変数の総数が６であるので、この１サンプル遅延の補間に対する係数αは約１／６である。

しかしながら、αの最良値は、入力周波数、変換されるべき信号経路内のハードウエア要素によって生じる位相遅延、及びＡＤＣサンプル周波数の関数として、１／６からわずかに偏移する可能性がある。波形のサンプル周波数がその入力周波数と比較して高いときに、補間回路は良好に機能する。入力周波数がサンプルレートに近づくと、補間回路出力の振幅及び遅延は両方とも、それらの定格値（例えば５０Ｈｚ又は６０Ｈｚでの値）から偏移する。５０Ｈｚから６０Ｈｚ領域では、この補間フィルタの位相エラーは０．０００８度未満であり、２．５ＫＨｚのマルチプレクササンプリング周波数では０．０６％未満である。２サンプル遅延の補間では、αは２／６に設定することができる。この構成では、位相エラーは０．０００６度未満であり、振幅エラーは５０Ｈｚから６０Ｈｚ領域で０．１％未満である。

より優れた精度が必要とされる場合には、より高次の補間を使用することができる。これは、図４の回路に連続遅延状態及び係数を単に追加することによって達成することができる。例えば、第２のオーダーは単に、ブロック４０２の出力を第２の遅延ブロックを通して通過させ、接続部４０８で加算する前に第２の遅延の出力に第２の係数を乗算することが必要である。勿論、ブロック４０４と４０６の係数を適切に調整することが必要となる場合がある。

補正フィルタ（位相遅延補償回路）の別の実施形態は、全域通過フィルタとして実装される遅延回路である。図５は、本発明の実施形態による１次全域通過フィルタの説明である。加算器５０２は、負のフィードバックを使用して、入力信号ＩＮ５０１と、フィードバック信号であるブロック５０６の出力との間にエラーを生成する。ゲインブロック５０６は、デジタル遅延ブロックであるブロック５０４から入力を受け取る。ブロック５０４とゲインブロック５０８は、これらの入力を加算ブロック５０２の出力から受け取る。ブロック５０８とブロック５０４の各出力はブロック５１０で加算され、出力信号ＯＵＴ５１１を生成する。このフィルタの機械化は、Ｋ１（ブロック５０６）がＫ２（ブロック５０８）と等しい実施形態の全ての周波数で一定の振幅応答を発生する。

しかしながら、この遅延は、入力周波数に伴って変動するが、遅延と振幅の各偏移に起因する全エラーは、１サンプル遅延補償における図４の補間回路よりも実質的に良好である。図５の位相遅延の実行は、双一次変換を使用するので、Ｋ１＝Ｋ２＝Ａである。この全域通過フィルタの伝達関数は、Ｈ（ｚ）＝（Ａｚ＋１）／（ｚ＋Ａ）で記述することができる。

１つ又はそれ以上の実施形態では、全域通過フィルタは、波形サンプルレートの１／６又は７／６である遅延を使用して設計することができる。後者の周波数は、入力の高調波周波数に対してより良好な特性を与えることができる。この場合、結果として得られる電圧サンプルは最新のサンプルの前に現在のサンプルが乗算されることになる。同様にして、遅延（ｎ＋１／６）Ｔを選択することができ、ここで１／Ｔは波形サンプルレートであり、ｎはマルチプレクサのサイクル数である。全ての場合において、全域通過フィルタの遅延値は、システム（例えば積算電力計）内の至る所で発生する軽度の位相シフトを補償するためにわずかに摂動することができる。

定数Ｋ１とＫ２が、所望の全域通過フィルタを実行するために使用される変換の形式と任意の望ましい追加位相調整とに依存することは、当業者には明らかであろう。更に、本明細書では１次全域通過フィルタだけが説明されたが、本発明はそのような実施に限定されるものではない。用途及び精度要件に応じてより高次のフィルタを使用することができる。

例示的な発明の構成
図６は、３相電気システムの本発明の実施形態を例示する一般的な概略図である。この実施形態では、ブロック６００は、図示された本発明の関連する部分だけを備えた集積回路装置を示す。電流と電圧の３つの相、すなわちＩＡとＶＡ、ＩＢとＶＢ、ＩＣとＶＣが、信号経路６４１から６４６を介してＭＵＸ２００への入力として提供される。信号経路２３１からのクロックを使用して、ＭＵＸ２００は単一の出力信号を生成し、その信号が経路６０１を介してアナログデジタル変換器ブロック６０２に送られる。アナログデジタル変換器ブロック６０２は、経路６０３で１ビットのデジタル出力ストリームを生成するために、デルタシグマ（シグマデルタとしても知られている）変換手法を使用する。デルタシグマ変換器ブロック６０２は、電源として高精度電圧源ＶＲＥＦ６０７を使用する。電圧ＶＲＥＦは、ピンＲＢＩＡＳからバイアス電圧を受け取るバンドギャップデバイス６０６によって生成される。

デルタシグマ変換器の１ビットのデジタル出力ストリームは、有限インパルス応答形式ＦＩＲ６０４のデシメーションフィルタに流れる。デシメーションフィルタは、１ビットのストリーム入力データをＮビットのデジタル出力データに変換する。ＭＵＸ２００、Ａ／Ｄ変換器、ＦＩＲ６０４は、ＰＬＬ６１２から発生するクロックサイクルで動作する。完全なアナログデジタル変換器プロセスは、デルタシグマ変換器ブロック６０２とＦＩＲブロック６０４の両方を含む。この変換器プロセスの実施形態を図７を使用してより詳細に説明する。

システムクロックは、フェーズロックループ（ＰＬＬ）６１２で生成される。ＰＬＬ６１２は、発振器６１４、あるいはピンＣＫＩＮと経路６１５を介した外部ソースのいずれかから入力基準クロックを受け取る。フェーズロックループ６１２は、電圧制御発振器を使用して出力２３２でクロックＣＫＡＤＣを生成する。ＰＬＬ６１２は、その出力クロックＣＫＡＤＣをブロックＡＤＣ ＤＩＶ６１０の所定の定数で分周したフィードバックを受け取る。分周器は、フィードバック周波数を減少させて入力基準周波数（例えばＯＳＣ６１４）にまで戻す。ＰＬＬフィードバック信号は、経路６１１においてＣＫＲＥＦで表記されている。定常状態においては、ＣＫＲＥＦ６１１における信号と基準発振源（経路６１３又は経路６１５のいずれか）は等しい。従って、ＡＤＣクロック信号ＣＫＡＤＣは、基準発振器クロックの「ＡＤＣ ＤＩＶ」倍である。

マルチプレクサクロック２３１は、ＡＤＣの変換時間に依存する。従って、変換器クロックＣＫＡＤＣ２３２は、ＭＵＸクロック２３１を生成するために倍率変更されなければならない。ＭＵＸクロック２３１は、変換器クロック周波数ＣＫＡＤＣを変換されている信号の数（すなわち６）で分周し、更にデシメーションフィルタ６０４のタップ数で分周した値以下でなければならない。図６に示された実施形態では、ＭＵＸ ＤＩＶは、クロックＣＫＲＥＦを分周してＭＵＸクロック信号２３１を生成する。従って「ＭＵＸ ＤＩＶ」は、変換されている信号の数（すなわち６）にＦＩＲ６０４のタップ数を乗算して、「ＡＤＣ ＤＩＶ」の値で除算した数とほぼ等しい値を有するはずである。

図７は、図６から抜粋されたマルチビットのデルタシグマ・アナログデジタル変換プロセスの例示である。ブロック７００は、全体のデルタシグマＡＤＣを表す。デルタシグマＡＤＣのこの実装は、デルタシグマ・モジュレータブロック７０２とＳｉｎｃ³デシメータフィルタブロック７０４とを含む。ＡＤＣ入力６０１とＡＤＣ出力６０５は、図６と同じ信号を表す。デルタシグマモジュレータは、精度要件、安定性要件、さらにはスペースと電力などの他の要因に依存する、任意の所望の順序又はタイプからなるものとすることができる。デルタシグマモジュレータ７０２は、バンドギャップデバイスなどの精密電圧源からの電力を使用して、その変換回路に電力を供給する。モジュレータとデシメータは、同じクロック信号ＣＫＡＤＣ２３２を使用する。デルタシグマモジュレータの変換クロックは、選択されたデルタシグマ構成のループ安定性に依存することになる。従って、変換時間を設定するユーザの機能は、任意の所与のデルタシグマ構成に対して安定性を考慮することによって大部分が制限される。

図６に戻ると、この実施形態の種々のクロック周波数は以下の通りとすることができる。ＩＡ、ＶＡ．．．ＶＣ波形の各々は、２．５２０ＫＨｚでサンプリングされる。これはまた、システムサンプルレートでもあり、図８、９、１１のｚ⁻¹項の計算で使用される値である。ＡＤＣ Ｓｉｎｃ³フィルタが２８８のタップを有すると想定する。次いで、６つのＡＤＣ変換は、３００の変換クロック（更なる１２のクロックはＡＤＣ初期化用に使用される）が許可される。変換時間がバンドギャップ基準でのオフセット補正に必要とされると想定する。その結果、各ＭＵＸサイクルの間に６．５ＡＤＣ変換サイクルのための十分な時間があるはずである。従って、ＡＤＣクロック周波数は４．９１ＭＨｚである。つまり、ＡＤＣサンプル間の時間は、波形サンプルレートの２／１３である。これは補正フィルタで補償されるはずの値である。最後に、３２．７６８ＫＨｚにおける基準発振器６１４の周波数では、ＡＤＣ ＤＩＶ６１０の比率は１５０であり、ＭＵＸ ＤＩＶ６０８の比率は１３である。

処理の後で、ＡＤＣプロセス（ブロック６０２と６０４）の出力６０５は、共有メモリ６２４内に保存される。計算エンジン６２０は、共有メモリ６２４から変換された信号を取得し、選択された所望の電力方程式に基づいて（図１２参照）、位相遅延補償と電力値を計算する。計算エンジン６２０は、クロック周波数ＣＫＣＥ６１７で動作するデジタルマイクロコンピュータである。クロックＣＫＣＥは、ＣＫＡＤＣをＣＥＤＩＶ６１６で分周することでＣＫＡＤＣから生成される。１つ又はそれ以上の実施形態では、ＣＫＣＥは、ＭＵＸ周波数２３１と同じ周波数である。計算エンジン６２０は、ポートＤＩＯとバス６２７を介してプログラム可能とすることができる。コンピュータエンジンのプログラムメモリはブロック６２６に配置され、そのＲＡＭメモリはブロック６２２に配置される。

ブロック６００は、レギュレータＶ０ＬＴ ＲＥＧ６２８から電力を受け取る。レギュレータ６２８は、装置６００のデジタル構成要素に対する入力電源Ｖ３Ｐ３Ｄ（３．３Ｖ電源）からの電力を調整する。レギュレータ６２８はまた、停電時のバックアップのためのバッテリ入力ＶＢＡＴを受けることができる。電圧ピンＶ３Ｐ３Ａは、装置６００のアナログ構成要素に給電するための電圧源である。幾つかの実施形態では、ピンＶ３Ｐ３ＡとＶ３Ｐ３Ｄは、外部の単一電源に接続することができる。ピンＧＮＤＡとＧＮＤＤは、それぞれアナログ接地とデジタル接地である。装置６００の動作は、ＲＴＭで表記されたピンを介してリアルタイムでモニタすることができる。

１つ又はそれ以上の実施形態では、計算エンジン６２０は、変換された信号のＤＣオフセットの補償、電流信号と電圧信号の較正、非同時サンプリングによって生じた位相遅延の補償、所望の方程式に基づいた電力計算のアルゴリズムを含む。装置６００は完全にプログラム可能とすることができる。例えば、ＭＵＸ２００とクロック信号は、所望の電力方程式に基づいてプログラムすることができる。

電力を計算する前に、計算エンジンは、デジタルの電流信号と電圧信号に対して補償を適用する。図８は、本発明の実施形態による補償方式の例示である。ブロック８０１から８０６において、Ａ／Ｄ変換器と信号変換に含まれる他の任意の予備プロセスによってもたらされた、どのようなＤＣ（定常状態）オフセットに対しても信号が補償される。引き続いて、計算エンジンは、ブロック８１１から８１６で較正補償を適用する。較正後、電圧信号（すなわち、この例では各位相のより遅くサンプリングされた信号）は、２．５２０ＫＨｚのサンプリング時間の１５／１３の遅延を備えた１次全域通過フィルタを使用して、ブロック８２１から８２３で位相遅延に対して補正が行われる。電流経路（ブロック８３１から８３３）内の各遅延は、全域通過ネットワークの更なるサイクル遅延を補償する。

オフセット補償の１つの例が図９に示されている。図９に示される回路は、高域フィルタのように動作するので、入力信号から全てのＤＣオフセットを除去する。図示されたように、ＤＣオフセット９０３が計算され、ブロック９０２で入力信号（ＩＮ）から減算されて出力信号（ＯＵＴ）を生成する。ブロック９０８は、出力信号上で動作するデジタル積分器を示す。ブロック９０８の出力（ＳＵＭ）は、レジスタ９０６内に保存される。レジスタ９０６の出力は、ブロック９０４でゲイン「ＤＣＧ」が乗算されて、ＤＣオフセット信号９０３を生成する。

図１２は、計算エンジンで実施することができる６つの電力方程式を列記している。これらの電力方程式は図１０で実施される。これらは標準的な電力方程式であり、便宜上本明細書に含まれているに過ぎない点に留意されたい。図１０に戻ると、ブロック１００１及び１００２は、方程式ＥＱＵ３からＥＱＵ５に対して１７／１３に設定された遅延を備えた全域通過フィルタを表す。これは、次の位相の電流（Ｉ）が前の位相の電流よりも遅い２倍のＡＤＣ変換でサンプリングされたためである。例えば、Ｉ１は、Ｉ０がサンプリングされた後に２つの変換サイクルをサンプリングしなければならない。従ってＩ１は、電力を正確に計算する場合には、Ｉ０（すなわち２サンプル前）のサンプリング時間に対して補正されなければならない。ブロック１００１と１００２の伝達関数は、方程式ＥＱＵ０からＥＱＵ２に対して０になるはずであることに留意されたい。

ブロック１０１０から１０１２では、所望の方程式の係数（Ｋ０、Ｋ１、Ｋ２）が電力要素Ｗ０、Ｗ１、Ｗ２を生成するために適用される。各係数は、０、＿、又は１の値を有することができる。例えば、方程式ＥＱＵ０に対して、１つの位相からの電力だけが必要とされるので、係数は（１，０，０）のはずである。従って、３つの位相全てからの電力が共に合計されるので、方程式ＥＱＵ２の係数は（１，１，１）のはずである。

標準のボルト・アンプ・リアクティブ値ＶＡＲ０−ＶＡＲ２を計算するために、ブロック１００３から１００５では、電力を計算するために電流を乗算する前に、各電圧信号に対して９０度の位相シフトを適用する。本発明の実施形態による９０度移相器の実施形態は図１１に示されている。変数ＶＡＲ＿ＳＣＡＬＥに対する最適値は、３０００／ＦＲＥＱ／ＫＶＡＲを超えるはずであり、ここでＦＲＥＱは電気システム周波数、すなわち５０Ｈｚ又は６０Ｈｚである。ＫＶＡＲに対して示された値４８．０１３４μ（すなわち４８．０１３４×１０⁻⁶）は、２．５ＫＨｚのＭＵＸサンプリング周波数（またシステムクロック）で、５０Ｈｚと６０Ｈｚ間で約０．０３％の単位ゲインエラーを与える。理想的には、ＫＶＡＲに対する値は、６０Ｈｚで４８．０２７９μ、及び５０Ｈｚで４８．０００１μのはずである。ＫＶＡＲの最適値は、わずかにシステムクロック周波数に依存する。例えば、クロック周波数が５ＫＨｚの時のＫＶＡＲの最適値は４７．９５５９９μであり、これは２．５ＫＨｚに対して示される値から０．１２％のシフトである。角度エラーはゼロであり、ＫＶＡＲの値に無関係である点に留意すべきである。

最後に、加算器１０２０は、全ての電力を経時的に積算して、合計の消費電力を生成する。

このようにして、電力計算パラメータを取得するための方法及び装置を説明してきた。本明細書に説明された特定の実施形態は、例示の目的だけのものであり、これによって本発明を限定するべきではない。本発明は請求項並びに均等物の全範囲によって定義される。

本発明の実施形態による単相システムの電力計算に使用するための同相デジタル電流・電圧発生システムの図である。 本発明の実施形態による多相システムの電圧と電流の同相変換の図である。 例示的なデマルチプレクサの簡略化された概略図である。 本発明の実施形態による１次補間フィルタの図である。 本発明の実施形態による１次全域通過フィルタの図である。 ３相電気システムの本発明の実施形態を示す全体的な概略図である。 デルタ−シグマＡＤ変換プロセスの図である。 本発明の実施形態による補償方式の図である。 本発明の実施形態によるオフセット方式の図である。 標準の電力方程式の計算の図である。 本発明の実施形態による９０度移相器の図である。 コンピュータエンジン内で実行することができる６つの標準的な電力方程式の列記である。 位相遅延補償の所望の効果を示す時間履歴の図である。

Claims (27)

1. 電力計算パラメータを取得する方法であって、
   複数の多相アナログ信号から単一のアナログ信号を生成する段階であって、その単一のアナログ信号は、第１のクロック信号の各々のサイクルで、前記複数の多相アナログ信号のうちの１つの値を取る段階と、
   前記単一のアナログ信号を第２のクロック信号を使用してデジタル表示に変換する段階と、
   各々が前記複数の多相アナログ信号の１つのデジタル形態で表示する複数のデジタル信号を前記デジタル表示から生成する段階と、
   前記複数のデジタル信号をサンプリング間隔における差分に対して補償して、同じサンプリング時間で前記複数の多相アナログ信号の各々の位相における全ての信号のデジタル値を提供するする段階と、
   を含む方法。
2. 前記複数のデジタル信号を補償する段階は、前記複数の多相アナログ信号の各位相の全てのアナログ信号に対して、同じクロック時間で等価デジタル値を計算する段階を含む請求項１に記載の方法。
3. 前記等価デジタル値を計算する段階は、前記位相の各々からの前記複数のデジタル信号の適切な１つを補間フィルタに通す段階を含む請求項２に記載の方法。
4. 前記等価デジタル値を計算する段階は、前記位相の各々における前記複数のデジタル信号の適切な１つに高次の補間回路を適用する段階を含む請求項２に記載の方法。
5. 前記等価デジタル値を計算する段階は、前記位相の各々からの前記複数のデジタル信号の適切な１つを全域通過フィルタに通す段階を含む請求項２に記載の方法。
6. 前記単一のアナログ信号を変換する段階は、前記アナログ信号を前記デジタル表示に変換するオーバーサンプリング手法を使用する段階を含む請求項２に記載の方法。
7. 前記第１のクロック信号は、前記第２のクロック信号の整数倍であることを特徴とする請求項１に記載の方法。
8. 電力を計算する方法であって、
   電流信号と電圧信号から構成される２つのアナログ信号から第１のアナログ信号を選択する段階と、
   第１のサンプリング間隔でアナログデジタル変換器を使用して前記第１のアナログ信号を第１のデジタル表示に変換する段階と、
   前記第１のデジタル表示を第１のデジタル信号として利用可能にする段階と、
   前記２つのアナログ信号から第２のアナログ信号を選択する段階と、
   第２のサンプリング間隔で前記アナログデジタル変換器を使用して前記第２のアナログ信号を第２のデジタル表示に変換する段階と、
   前記第２のデジタル表示を使用して前記第１のサンプリング間隔で前記第２のアナログ信号を表示する第２のデジタル信号を計算する段階と、
   前記第１のデジタル信号と前記第２のデジタル信号を使用して消費電力を計算する段階と、
   を含む方法。
9. 前記第２のデジタル信号を計算する段階は、前記第２のサンプリング間隔での前記第２のデジタル表示と、補間フィルタ内の前記第２のデジタル表示の少なくとも１つの先行するサンプルとを使用する段階を含む請求項８に記載の方法。
10. 前記第２のデジタル信号を計算する段階は、前記第２のサンプリング間隔での前記第２のデジタル表示と、高次の多項式補間回路内の前記第２のデジタル表示の複数の先行するサンプルとを使用する段階を含む請求項８に記載の方法。
11. 前記第２のデジタル信号を計算する段階は、前記第２のデジタル表示を全域通過フィルタに通す段階を含む請求項８に記載の方法。
12. 電力計算パラメータを取得する装置において、
    複数の多相アナログ信号から単一のアナログ信号を生成するマルチプレクサであって、前記単一のアナログ信号は、第１のクロック信号の各々のサイクルで、前記複数の多相アナログ信号のうちの１つの値を取る、マルチプレクサと、
    前記単一のアナログ信号を第２のクロック信号を使用してデジタル表示に変換するアナログデジタル変換器と、
    各々が前記複数の多相アナログ信号の１つのデジタル形態を表示する複数のデジタル信号を前記デジタル表示から生成するデマルチプレクサと、
    同じサンプリング間隔でデジタルサンプリング値を取得するために、前記アナログデジタル変換器の前記変換に関連するサンプルスキューに対して前記複数のデジタル信号を補償する、位相遅延ではない位相補正回路と、
    を備える装置。
13. 前記複数のデジタル信号を補償することが、前記複数の多相アナログ信号の各位相の全てのアナログ信号に対して、同じクロック時間で等価デジタル値を計算することを含む請求項１２に記載の装置。
14. 前記等価デジタル値を計算することが、前記位相の各々からの前記複数のデジタル信号の適切な１つを補間フィルタに通すことを含む請求項１３に記載の装置。
15. 前記等価デジタル値は、前記位相の各々における前記複数のデジタル信号の適切な１つに高次の補間回路を適用することを含む請求項１３に記載の装置。
16. 前記等価デジタル値を計算することが、前記位相の各々からの前記複数のデジタル信号の適切な１つを全域通過フィルタに通すことを含む請求項１３に記載の装置。
17. 前記アナログデジタル変換器は、前記アナログ信号を前記デジタル表示に変換するオーバーサンプリング手法を使用することを特徴とする請求項１２に記載の装置。
18. 前記アナログデジタル変換器はデルタシグマ変換器である請求項１２に記載の装置。
19. 前記第１のクロック信号は前記第２のクロック信号の整数倍であることを特徴とする請求項１２に記載の装置。
20. 電力を計算する装置であって、
    第１のサンプリング間隔で２つのアナログ信号から第１のアナログ信号を選択し、第２のサンプリング間隔で前記２つのアナログ信号から第２のアナログ信号を選択するマルチプレクサと、
    前記第１のサンプリング間隔で前記第１のアナログ信号を第１のデジタル表示に変換し、前記第２のサンプリング間隔で前記第２のアナログ信号を第２のデジタル表示に変換するアナログデジタル変換器と、
    前記第１のデジタル表示を第１のデジタル信号として、及び前記第２のデジタル表示を第２のデジタル信号として解析するデマルチプレクサと、
    前記第２のデジタル信号を使用して前記第１のサンプリング間隔で前記第２のアナログ信号のデジタル等価値を表す第３のデジタル信号を生成する位相補正回路を有し、前記第１のデジタル信号と前記第３のデジタル信号とを使用して消費電力を計算する電力計算回路と、
    を備える装置。
21. 前記２つのアナログ信号は、電流信号と電圧信号とから構成される請求項２０に記載の装置。
22. 前記２つのアナログ信号の各々は、複数の対応する位相を有する請求項２０に記載の装置。
23. 前記複数の対応する位相の各々は、順番にサンプリングされることを特徴とする請求項２２に記載の装置。
24. 前記位相補正回路は、前記第２のサンプリング間隔で前記第２のデジタル表示を使用するデジタル回路と、前記第２のデジタル表示の少なくとも１つの先行するサンプルとを含む補間フィルタである請求項２０に記載の装置。
25. 前記位相補正回路は、前記第２のサンプリング間隔で前記第２のデジタル表示を使用するデジタル回路と、前記第２のデジタル表示の複数の先行するサンプルとを含む高次の多項式補間回路である請求項２０に記載の装置。
26. 前記位相補正回路は、前記第２のデジタル表示を使用するデジタル回路を含む全域通過フィルタである請求項２０に記載の装置。
27. 前記アナログデジタル変換器はデルタシグマ変換器である請求項２０に記載の装置。

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