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ARREGLO DE CONVERTIDOR MULTIPLEXADO ANÁLOGO-A-DIGITAL
CAMPO DE LA INVENCIÓN La presente invención se relaciona en general con el procesamiento de señales en sistemas, como sistemas de audio y/o video, y más en particular con un arreglo para tiempo compartido en un convertidor] análogo-a-digital ("ADC") en tales sistemas proporcionan entre otras cosas, alineación en tiempo entre señales de salida
DESCRIPCION DETALLADA DE LA INVENCION El tiempo compartido en un ADC para múltiples señales de entrada es una manera bien conocida para reducir el número de ADC en un sistem.i , como un sistema de audio y/o video. Una técnica para compartir un ADC en tales sistemas, involucra un multiplexado simple. La Figura 1, por ejemplo, ilustra un arreglo 100 de ADC multiplexado que emplea un multiplexado simple. En la Figura 1, un multiplexor 120 recibe de manera simultánea señales de entrada análogas U y V, y se conmuta dependiendo de una señal habilitada ("EN") para emitir las señales seleccionadas de las señales análogas U y V recibidas en una manera alternada. Un ADC 130 recibe las señales de sa Ilida análogas U y V del multiplexor 120, y digitaliza las señales U y V recibidas dependiendo de una señal de reloj ("CLK"), en donde cada intervalo de la señal CLK define un único ciclo de reloj o ¡nterva o de tiempo. En la Figura 1, por ejemplo, la frecuencia de la señal CLK puede ser dos veces la frecuencia de la señal EN. Un demultiplexor 140 recibe las señales digitales U y V emitidas del ADC 130, y se conmuta dependiendo de la señal EN para emitir las señales digitales U y V. La siguiente Tabla 1 ilustra una operación éjemplificativa del arreglo 100 de ADC multiplexado. TABLA 1
Como se| indica en la Tabla 1, las señales de salida U y V del dem ultiplexor 140 (es decir, U Demultiplexada/ V Demultiplexada) no están alineadas en tiempo con relación a las señales de entrada correspondientes para el multiplexor 120 (es decir, Análoga U/ Análoga V), sino están alternadas. En otras palabras, no existe un ciclo de reloj en donde las señales de salida U y V del demultiplexor 140 estén alineadas en tiempo con relación a las señales de entrada correspondientes para el multiplexor 120. Debe observarse que para propósitos de ejemplo y explicación, la Tabla 1 ilustra que no existe retardo de señal a través del ADC 130 y el demultiplexor 140. También debe observarse que en la Tabla 1 el demultiplexor 140 produce una sejñal de salida U y una señal de salida V durante cada ciclo de reloj. |Una de estas señales de salida U y V es una señal que proporciona el ADC 130 durante el ciclo real de reloj, mientras que las otras señales U y V las proporciona el ADC 130 durante un ciclo previo de reloj. Para muGhas aplicaciones, la falta de alineación en tiempo entre las seña es de salida, como se representa en la Tabla 1, no presenta problema. Sin embargo, en algunos sistemas, alineación en ¡tiempo es necesaria. Por ejemplo, ciertos sistemas digitales de video que tienen un circuito integrado ("IC") para proporcionar una función de imagen-en-imagen ("PIP") pueden requerir la alireación en tiempo entre las señales de salida. Una técnica para proporcionar la alineación en tiempo entre las señales de sa ida, involucra colocar un circuito análogo de muestreo y retención en la trayectoria de señal antes del multiplexor que proporciona Isis entradas al ADC. La Figura 2, por ejemplo, ilustra un arreglo 200 de ADC multiplexado que emplea un circuito de muestreo y retención. En la Figura 2, un circuito 210 de muestreo y retención recibe y retiene las señales análogas U y V hasta la siguiente señ al EN. Un multiplexor 220 recibe de manera simultánea las señales análogas U y V retenidas del circuito 210 de muestreo y retención, y es conmutado dependiendo de la señal EN para emitir en una forma alternada las señales seleccionadas de las señales análogas U y V recibidas. Un ADC 230 recibe las señales de salida análogas U y V del multiplexor 220, y digitaliza las señales U y V recibidas dependiendo de la señal CLK, en donde cada intervalo de la señal CLK define un único ciclo de reloj o intervalo de tiempo. En la Figura 2, por ejemplo, la frecuencia de la señal CLK puede ser dos veces la frecue ¡ncia de la señal EN. Un demultiplexor 240 recibe las señales U y V¡ digitales emitidas del ADC 230, y es conmutado dependiendo dé la señal EN para emitir las señales digitales U y V. La siguiente Tabla 2 ilustra una operación ejemplificativa del arreglo 200 de ADC mültiplexado.
Como se indica en la Tabla 2, las señales de salida del demultiplexor 240 (es decir, U Demultiplexada)/ V Demultiplexada) están alineadas en tiempo en un ciclo alternado de reloj. Por ejemplo, en la Tabla 2 las señales de salida del demultiplexor 240 se alinean en tiempo durante el ciclo de reloj 2 y el ciclo de reloj 4. Debe observarse que para propósitos de ejemplo y explicación, la Tabla 2 ilustra que no existe retardo de señal a través del ADC 230 y el demultiplexor 240. También debe observarse que en la Tabla 2 el demultiplexor 240 produce una señal de salida U y una señal salida V durante cada ciclo de reloj. Una de estas señales de salida U y V es una señal que proporciona el ADC 230 durante el ciclo real de reloj, mientras que las otras señales U y V las proporciona el ADC
230 durante un ciclo previo de reloj. Aunque e' I arreglo 200 de ADC multiplexado de la Figura 2 proporciona cijerto grado de alineación en tiempo, se tiene el problema de que los circuitos de muestreo y retención no están disponibles en la mayoría de bibliotecas de células estándar que se utilizan para d señar con rapidez un IC. Como resultado, el circuito muestreo y retención se considera como un bloque análogo "personalizado! " que se debe diseñar para el IC particular a ser desarrollado. Los bloques análogos personalizados por lo general requieren tiempo adicional de desarrollo y gastos y riesgos en el desarrollo del IC. Otro método para proporcionar la alineación en tiempo involucra colocar una red análoga de retardo antes del ADC multiplexado. La Figura 3, por ejemplo, ilustra un arreglo 300 de ADC multiplexado que emplea una red análoga de retardo. En la
Figura 3, una red 310 análoga de retardo recibe las señales análogas U y V y emite las mismas con una de las señales U y V retardadas en forma diferencial con respecto a la otra señal (por ejemplo, para un ciclo de reloj). Un multiplexor 320 recibe las señales análogas U y V de la red 310 análoga de retardo (es decir, con una de las señales U y V que han sido retardadas), y es conmutado dependiendo de la señal EN para emitir en una forma alternada las señales seleccionadas de las señales análogas U y V recibidas. Un ADC 330 recibe las señales de salida análogas U y V del multiplexor 320, y digitaliza las señales U y V recibidas dependiendo de la señal CLK, en donde cada intervalo de la señal CLK define un único ciclo de reloj o intervalo de tiempo. En la Figura 3, por ejemplo, la frecuencia |a señal CLK puede ser dos veces la frecuencia de la señal EN. demultiplexor 340 recibe las señales digitales U y V emitidas del ADC 330, y es conmutado dependiendo de la señal EN para emitir las señales digitales U y V. La siguiente Tabla 3 ilustra la operación del arreglo 300 de ADC multiplexado. TABLA 3
Como se indica en la Tabla 3, las señales de salida del demultiplexor 340 (es decir, U Demultiplexada/ V Demultiplexada) son idénticas a las señales de salida que produce el demultiplexor 240 ilustrado en la Figura 2. Esto es, las señales de salida del demultiplexor| 340 están alineadas en tiempo en forma alternada en el ciclo de re oj. Por ejemplo, en la Tabla 3 las señales de salida del demultiplexoij 340 se alinean en tiempo durante el ciclo de reloj 2 y el ciclo de reloj 4. Debe observarse que para propósitos de ejemplo y explicación, a Tabla 3 ilustra que no existe retardo de señal a través del ADC 330 y el dem ultiplexor 340. También debe observarse que en la Tabla 3 el demultiplexor 340 produce una señal de salida U y una señal de salida V durante cada ciclo de reloj. Una de estas señales de salida U y V es una señal que proporciona el ADC 330 durante el ciclo real de reloj, mientras que las otras señales U y V as proporciona el ADC 330 durante un ciclo previo de reloj . Aunque ol arreglo 300 de ADC multiplexado de la Figura 3 también proporciona cierto grado de alineación en tiempo, se tiene el problema de que la diferencia en magnitud y características de retardo de grupo entre las dos trayectorias de entrada, puede provocar efectos indeseables de respuesta de frecuencia diferencial. Este problema se hace peor por variaciones ocasionadas por las tolerancias de¡ componentes. Por consiguiente, existe la necesidad de proporcionar un arreglo de ADC multiplexado que evite los problemas antes mencionados y además proporcione señales de salida alineadas en tiempo (es de ir, co-ubicadas). La presente invención está dirigida a estos y otros aspectos. De confarmidad con la presente invención, un sistema como un sistema de vi|deo y/o audio incluye un arreglo de ADC multiplexado.
El arreglo in] cluye un ADC para convertir una primera y segunda señales aná ogas a una primera y segunda señales digitales, respectivamente, y para emitir la primera señal digital durante un primer intervalo de tiempo y emitir la segunda señal digital durante un segundo intervalo de tiempo. Se proporciona un filtro digital para filtrar la primera y segunda señales digitales para generar la primera y segunda señales filtradas, respectivamente y para emitir la primera y segunda señales filtradas en una forma de alineación en tiempo durante un tercer intervalo de tiempo. Estas y otras ventajas y características de esta invención, así como la forma de llevarlas a cabo, serán más evidentes y la invención se podrá entender mejor a través de la referencia de la siguiente descripción de las modalidades, tomada junto con los dibujos anexos en donde: La Figurá 1 es un diagrama de un arreglo de ADC multiplexado que emplea una técnica de multiplexado simple. La Figura 2 es un diagrama de un arreglo de ADC multiplexado que emplea un circuito de muestreo y retención; La Figura 3 es un diagrama de un arreglo de ADC multiplexado que emplea un filtro análogo de retardo. La Figura 4 es un diagrama de un sistema ejemplificativo que incluye un arreglo de ADC multiplexado de conformidad con los principios de a presente invención. La Figura 5 es un diagrama que proporciona otros detalles del arreglo de ADC multiplexado de la Figura 4; y La Figura 6 es un diagrama de flujo que resume los pasos ejempl ificativos para llevar a cabo la presente invención. Las ejemplificaciones mencionadas en la presente ilustran las modalidades preferidas de la invención, y tales ejemplificaciones no deben considerarse como limitativas del alcance de la invención en ninguna manera. Con referencia ahora a la Figura 4, se muestra un diagrama de un sistema 400 ejemplificativo que incluye un arreglo 500 de ADC multiplexado de conformidad con los principios de la presente invención. El sistema 400 de la Figura 4 se puede incorporar como un sistema de audio y/o video, como un receptor de señal de televisión, un transcodificador, una grabadora de cartuchos de video ("VCR"), un re productor de discos digitales versátiles ("DVD"), una caja de juegos de video, una grabadora personal de video ("PVR") u otro sistema de video y/o audio. En la Figura 4, el sistema 400 incluye un arreglo 500 de ADC multiplexado, el cual habilita a su ADC (no se muestra expresamente en la Figura 4) para que comparta el tiempo entre las señales de entrada, U y V, y además cuando son emitidas tales señales, las habilita para que se alineen en tiempo. Las señales de entrada U y V pueden representar, por ejemplo, señales de diferencia de color en un sistema digital de video, como un sistema de televisión de alta definición ("HDTV") o sus semejantes. El arreglo 500 de ADC multiplexado Duede ser incorporado en un IC, por ejemplo. Aunque no se muestra de manera expresa en la Figura 4, el sistema 400 también puede incluir otros componentes, como otros IC y otros componentes eléctricos y no-eléctricos. Con referencia ahora a la Figura 5, se muestra un diagrama 10
que proporciona otros detalles del arreglo 500 de ADC multiplexado. Como se muestra en la Figura 5, el arreglo 500 de ADC multiplexado comprende un multiplexor 520, un ADC 530, un demultiplexor 540, un filtro 550, y un dispositivo 560 de sub-muestreo. Como se explica más adelante en la presente, el arreglo 500 de ADC multiplexado proporciona señales de salida alineadas en tiempo sin utilizar un dispositivo análogo de retardo antes del ADC 530. En la operación, el multiplexor 520 recibe de manera simultánea las señales de entrada análogas U y V, y es conmutado dependiendo de la señal EN para emitir en forma alternada las señales seleccionadas de las señales análogas U y V recibidas. El ADC 530 recibe las señales de salida análogas U y V del multiplexor 520, y digitaliza las señales U y V recibidas dependiendo de la señal CLK, en donde cada intervalo de la señal CLK define un único ciclo de reloj o intervalo de tiempo. Las señales EN y CLK se pueden generar por medio de un generador de reloj u otro dispositivo (no mostrado). De conformidad con una modalidad ejemplificativa, la frecuencia de la señal CLK en la Figura 5, es dos veces la frecuencia de la señal EN. Por ejemplo, la señal CLK puede exhibir una frecuencia de 18 MHz, mientras que la señal EN puede exhibir una frecuencia de 9MHz. Por consiguiente, el ADC 530 recibe y digitaliza sólo una señal U y V alternada introducida en el multiplexor 520. Esto es, el multiplexor es conmutado de modo que la señal U y V alternada introducida en el multiplexor 520 se pierda. En esta manera, el ADC 530 emite una señal digitalizada U durante 11
un ciclo de reloj, y emite una señal digitalizada V durante el siguiente ciclo de reloj. Más adelante se proporcionarán en la presente otros detalles con respecto a esta operación, El demultii plexor 540 recibe las señales digitales U y V emitidas del ADC 530, yj se conmuta dependiendo de la señal EN para emitir las señales digitales U y V. Como se explica más adelante, el demultiplexor 540 produce tanto una señal digital U de salida como una señal d i g i al V de salida durante cada ciclo de reloj. Una de estas señales ¡digitales U y V de salida, es una señal proporcionada del ADC 530 durante el ciclo real de reloj, mientras que las otras de estas señales [digitales U y V las proporciona el ADC 530 durante un ciclo previo dé reloj (por ejemplo, inmediatamente precedente). De conformidad con una modalidad ejemplificativa, el demultiplexor 540 retiene los valores previos de las señales U y V, de modo que el mismo produce una señal real U de salida y una señal previa V de salida durante! un ciclo de reloj, y entonces produce una señal previa U de salida y luna señal real V de salida durante el siguiente ciclo de reloj . El filtro 550 recibe las señales digitales U y V del demultiplexor 540, y lleva a cabo una operación de filtrado en el mismo (por ejemplo, interpolación), para mediante esto emitir las señales filtradas U y V alineadas en tiempo, dependiendo de la señal CLK. En particular las señales filtradas U y V producidas por el filtro 550 están alineadas en tiempo con relación a las señales de entrada correspondien Ites para el multiplexor 520. En la Figura 5, se muestra 12
al filtro 550 como un único dispositivo de filtrado para su operación con los canales de las señales U y V. Sin embargo, al practicar la invención, el ¡filtro 550 puede estar comprendido de múltiples dispositivos de filtrado, como un filtro dedicado para cada canal de señal. Por consiguiente, el filtro 550 comprende por lo menos un dispositivo dej filtrado. De conformidad con una modalidad ejemplificativa el filtro 550 lleva a cabo las operaciones de filtrado de modo que dada valor de señal U se ajuste igual a una mitad del valor de la selal U recibida del demultiplexor 540 durante el ciclo real de reloj, más una mitad del valor de señal U recibido del demultiplexor 540 durante un ciclo de reloj previo (es decir, inmediatamente precedente). Asimismo, cada valor de señal V se ajusta igual a una mitad del valor de la señal V recibida del demultiplexor 540 durante el ciclo real de reloj, más una mitad del valor de la señal V recibida del demultiplexor 540 durante un ciclo de reloj previo (es decir, inmediatamente precedente). Más adelante se proporcionan más detalles con respecto a esta operación de filtrado.
El dispositivo 560 de sub-muestreo recibe del filtro 550 las señales filtradas U y V alineadas en tiempo, y lleva a cabo una operación de sub-muestreo en el mismo para emitir las señales sub-muestreadas U y V en una forma alineada en tiempo, dependiendo de la señal CLKl y una señal de control de sub-muestra. La señal SC controla la frecuencia a la cual el dispositivo 560 de sub-muestreo eva a cabo el sub-muestreo. Por ejemplo, la señal SC puede provocar que el dispositivo 560 de sub-muestreo lleve a cabo un sub- 13
muestreo en un par de señales filtradas U y V en un ciclo de reloj alternado. Las señales de salida U y V alineadas en tiempo del dispositivo 560 de sub-muestreo entonces se proporcionan para llevar a cabo otro procesamiento, como corrección de color, corrección de tinte, conversión de proporción de muestra y/o otra operación de de procesamiento. Como el filtro 550, el dispositivo 560 de sub-muestreo se expone en la Figura 5 como un único dispositivo de sub-muestreo para su operación en los canales de señales U y V. Sin embargo, en la práctica de la invención, el dispositivo 560 de sub-muestreo puede estar comprendido de múltiples dispositivos de sub-muestreo, como un dispositivo de sub- muestreo dedicado para cada canal de señal. Por consiguiente, el dispositivo 560 de sub-muestreo comprende por lo menos un dispositivo de sub-muestreo. Con referencia a la Tabla 4 siguiente, se proporcionan a continuación mayores detalles con respecto a una operación ejemplificativa del arreglo 500 de ADC multiplexado. TABLA 4
Como se indica en la Tabla 4, las señales análogas U y V (es 14 decir, Análoga U y Análoga V) se introducen de manera simultánea en el multiplexor 520 durante cada ciclo de reloj. La posición de conmutación del multiplexor 520 (es decir, Posición Mux) cambia de U a V en una rnanera alternada de un ciclo de reloj a otro. En la Tabla 4 por ejemplo, el multiplexor 520 es conmutado para emitir una señal análoga Ü que tiene un valor de 45 durante el ciclo de reloj 1 y es conmutado para emitir una señal análoga V que tiene un valor de 76 durante l ciclo de reloj 2. Debe observarse en la Tabla 4 que se pierden ciertas señales U y V de entrada en el multiplexor 520. Por ejemplo, durante el ciclo de reloj 1, la señal V que tiene un valor de 75 se pierde. Asimismo, durante el ciclo de reloj 2, la señal U que tiene un vlalor de 46 se pierde. Como se indicará más adelante, estas señales perdidas se compensan por medio de la operación del filtro 550. El ADC 530 recibe las señales análogas U y V del multiplexor
520 y digitaliza las señales U y V recibidas, dependiendo de la señal CLK. Puesto que el multiplexor 520 es conmutado de modo que la señal U y V alternada introducida en el multiplexor 520 se pierda, el ADC 530 reci De y digitaliza solo la señal U y V alternada introducida en el multiplexor 520. Para propósitos de ejemplo y explicación, la Tabla 4 ilustra el ADC 530 con un estado latente de cero o retardo entre la entrada y salida. Esto es, la Tabla 4 ilustra que el ADC 530 produce una señal digital U o V de salida (es decir, Salida ADC) durante el m ilismo ciclo de reloj en el que recibe una señal análoga correspondiente U o V de entrada del multiplexor 520. Sin embargo, 15 al practicar la invención, puede presentarse algún retardo entre el tiempo en el q|ue el ADC 530 recibe una señal análoga U o V de entrada del multiplexor 520, y el tiempo en el que el ADC 530 produce una señal digital correspondiente U o V de salida. Por ejemplo, tal retardo puede ser igual a uno o más ciclos de reloj. El demultiplexor 540 recibe las señales U y V convertidas digitalmente del ADC 530, y es conmutado dependiendo de la señal EN para emitir de manera simultánea las señales digitales U y V.
Otra vez, para propósitos de ejemplo y explicación, la Tabla 4 ilustra el demultiplexor 540 con un retardo de cero entre la entrada y la salida. Por consiguiente, la Tabla 4 ilustra que el demultiplexor 540 produce una señal real U o V de salida (es decir, U Demultiplexada o V Demultiplexada) durante el mismo ciclo de reloj que recibe la señal real U o V d 21 ADC 530. Sin embargo, al practicar la invención, puede existir algún retardo entre el tiempo en el que el demultiplexor 540 recibe una señal U o V de entrada del ADC 530, y el tiempo en el que el demultiplexor 540 produce la señal U o V de salida. Por ejemplo, tal retardo puede ser igual a uno o más ciclos de reloj. Como se indicó con anterioridad en la presente, el demultiplexor 540 produce tanto una señal digital U de salida como señal digital V de salida, durante cada ciclo de reloj. particular, el |dem ultiplexor 540 retiene los valores de las señales U y V anteriores de modo que produce una señal real U de salida y una señal anterior V de salida durante un determinado ciclo de reloj, y entonces produce una señal anterior U de salida y una señal real V 16 de salida duran e el siguiente ciclo de reloj. Por ejemplo, durante el ciclo de reloj 3 en la Tabla 4, el demultiplexor 540 produce la señal real U de salida que tiene un valor de 47, y la señal V de salida del ciclo de reloj inmediatamente precedente (es decir, el ciclo de reloj 2) que tiene un valor de 76. Entonces, durante el ciclo de reloj 4, el demultiplexor 540 produce la señal real V de salida que tiene un valor de 78, y a señal U de salida del ciclo de reloj inmediatamente precedente (es' decir, el ciclo de reloj 3) que tiene un valor de 47. De esta manera, el demultiplexor 540 produce tanto una señal digital U de salida y una señal digital V de salida durante cada ciclo de reloj . El filtro £50 recibe las señales digitales U y V del demultiplexor 540, y lleva a cabo una operación de filtrado en el mismo para mediante esto emitir las señales filtradas U y V alineadas en tiempo. Como se indicó con anterioridad en la presente, el filtro 550 lleva a cabo la operación de filtrado de conformidad con una modalidad ejemplificativa, de modo que cada valor de señal U se ajuste igual a una mitad de valor de señal U proporcionado por el demultiplexor 540 durante ejl ciclo real de reloj, más una mitad del valor de señal U proporcionado por el demultiplexor 540 durante un ciclo de reloj previo (es decir, inmediatamente precedente). Asimismo, cada valor de señal V se ajusta igual a una mitad del valor de señal V que proporciona el demultliplexor 540 durante el ciclo real de reloj, más una mitad del valor de señal V que proporcionada el demultiplexor 540 durante un ciclo de reloj previo (es decir, inmediatamente 17
precedente). Por ejemplo, durante el ciclo de reloj 3 en la Tabla 4, el filtro 550 emite una señal U filtrada (es decir, U Filtrada) que tiene un valor le 46, y una señal V filtrada (es decir, V Filtrada) que tiene un valorj de 76. El valor de 46 para la señal U filtrada se obtiene como Jigüe: ½ (47) + ½ (45) = 46 Esto es, para él ciclo de reloj 3 en la Tabla 4, la señal U filtrada es igual a una mitad del valor de señal U (es decir 47) proporcionado por el demultiplexor 540 durante el ciclo real de reloj (es decir ciclo de reloj 3) más una mitad del valor de señal U (es decir 45) proporcionado por el demultiplexor 540 durante el ciclo de reloj inmediatamente precedente (es decir, ciclo de reloj 2). Asimismo, el valor de 76 para la señal V filtrada se obtiene como sigue: ½ (76) + ½ (76) = 76 Esto es para el ciclo de reloj 3 en la Tabla 4, la señal V filtrada es igual a una mitad del valor de señal V (es decir 76) proporcionado por el demultiplexor 540 durante el ciclo real de reloj (es decir, cic o de reloj 3), más una mitad del valor de señal V (es decir 76) proporcionado por el demultiplexor 540 durante el ciclo de reloj inmediatamente precedente (es decir, ciclo de reloj 2). En realidad, el filtro 550 puede llevar a cabo otros tipos de operaciones de filtrado ie conformidad con los principios de la presente invención. Por ejemplo, el filtro 550 puede generar señales U y V filtradas al utilizar los valores de señales de los ciclos de reloj previos, diferentes de los del ciclo de reloj inmediatamente 18 precedente. El dispositivo 560 de sub-muestreo recibe las señales filtradas U y V alineadas en tiempo del filtro 550, y lleva a cabo una operación de sub-muestreo en el mismo para generar señales U y V sub-muestreadas. Aunque no se muestra de manera expresa en la Tabla 4, el dispositivo 560 de sub-muestreo emite las señales U y V sub-muestread una forma alineada en tiempo durante un ciclo de reloj posterior dependiendo de la señal CLK y la señal SC. Como se indicó con; anterioridad en la presente, se proporcionan las señales U y¡ V sub-muestreadas para llevar a cabo otros procesamientojs, como corrección de color, corrección de tinte, conversión de proporción de muestra, y/u otras operaciones de procesamiento. Con referencia ahora a la Figura 6, se muestra un diagrama de flujo 600 el que se resumen los pasos para llevar a cabo la presente invención. Para propósitos de ejemplo y explicación, los pasos de la Figura 6 se describen con referencia al arreglo 500 de ADC multiplexado de la Figura 5. En la Figura 6, el flujo de proceso inicia en el paso 601, en donde el mul iplexor 520 proporciona la señales análogas U y V de entrada al ADC 530 en una forma alternada dependiendo de la señal EN. En el paso 602, el ADC 530 convierte las señales análogas U y
V de entrada en un formato digital, y emite las señales digitales U y
V al dem ultiplexor 540 dependiendo de la señal CLK, en donde cada intervalo de la señal CLK define un único ciclo de reloj o intervalo de
tiempo depend|endo de la señal CLK. Entonces, en el paso 605, el dispositivo 560 de sub-muestreo lleva a cabo una operación de sub- muestreo en las señales filtradas U y V proporcionada por el filtro 550, y emite señales U y V sub-muestreadas en una forma alineada en tiempo. Las señales U y V de salida alineadas en tiempo del dispositivo 560 de sub-muestreo entonces se proporcionan para llevar a cabe otros procesamientos, como corrección de color, corrección de tinte, conversión de proporción de muestra, y/o otras operaciones de procesamientos. Como se describe en la presente, la presente invención elimina de manera ventajosa el medio análogo de retardo en un sistema de ADC multiplexado que proporciona muestras de salida alineadas en tiempo. Aun|que las modalidades preferidas se describieron en la presente con referencia únicamente a dos señales de entrada (es decir, U y V) será evidente para las personas experimentadas en la técnica que los principios de la presente invención se pueden aplicar en sistemas que tienen más de dos señales de entrada. Por consiguiente los principios de la presente invención se pueden aplicar para proporcionar diversos canales de señales con señales 20
de salida alineadas en tiempo. La presente invención descrita aquí se puede aplicar de manera particular en varios sistemas de audio y/o video, ya sea con dispositivos dé despliegue o sin ellos. Por consiguiente, la frase "sistema de audio y/o video" o frases similares como se utilizan en la presente, tiene la intención de abarcar diversos tipos de sistemas o aparatos que incluyen de manera enunciativa y no limitativa, aparatos o monitores de televisión que incluyen un dispositivo de despliegue, y sistemas o aparatos como un transcodificador, VCR, reproductor DVD, caja de juegos de video, PVR u otro sistema de video que puede no incluir un dispositivo de despliegue. Por otra parte, la presente invención también se puede aplicar a otros sistemas, como sistemas de audio que pueden o no tener una salida de video Mientrasl que la invención se describió con un diseño preferido, la presente invención se puede modificar dentro del espíritu y alcance de esta exposición. Por lo tanto, esta aplicación tiene la intención de cubrir cualesquiera variaciones, usos o adaptaciones de la invención que utilizan sus principios generales. Además esta aplicación tiene el propósito de cubrir tales variaciones de la presente invención como se conoce en la práctica común en la técnica a la cual pertenece esta invención y la cual se encuentra dentro de los límites de las reivindicaciones anexas.