KR101017478B1

KR101017478B1 - 다중화된 아날로그-디지털 변환기 구성

Info

Publication number: KR101017478B1
Application number: KR1020047008926A
Authority: KR
Inventors: 마크 프란시스 룸레이치
Original assignee: 톰슨 라이센싱
Priority date: 2001-12-11
Filing date: 2002-12-06
Publication date: 2011-02-25
Also published as: JP4236584B2; US20040257465A1; AU2002351313A1; KR20040061026A; MXPA04005730A; US7321399B2; CN100527802C; CN1605193A; JP2005514816A; EP1454482A1; DE60225050T2; EP1454482B1; WO2003055207A1; DE60225050D1

Abstract

오디오 및/또는 비디오 시스템과 같은 시스템(400)은 다중화된 아날로그-디지털 변환기(ADC) 구성(500)을 포함한다. 상기 구성(500)은 제1 및 제2 아날로그 신호들을 제1 및 제2 디지털 신호들로 각각 변환하고, 제1 디지털 신호를 제1 시간 간격동안 출력하고 제2 디지털 신호를 제2 시간 간격동안 출력하는 ADC(530)를 포함한다. 제1 및 제2 디지털 신호들을 필터링하여 제1 및 제2 필터링된 신호들을 각각 발생시키고, 제1 및 제2 필터링된 신호들을 제3 시간 간격동안 시간적 배열 방식으로 출력하는 디지털 필터(550)가 제공된다.

아날로그-디지털 변환기, 시간적 배열 방식, 디지털 필터, 오디오 및/또는 비디오 시스템

Description

다중화된 아날로그-디지털 변환기 구성{MULTIPLEXED ANALOG-TO-DIGITAL CONVERTER ARRANGEMENT}

본 발명은 일반적으로 비디오 및/또는 오디오 시스템들와 같은 시스템들에서의 신호 처리에 관한 것으로, 특히 다른 것들 중에서도 출력 신호들 사이의 시간적 배열(time-alighnment)을 제공하는 이러한 시스템들 내의 ADC(analog-to-digital converter)를 시간 공유하는 구성에 관한 것이다.

다수의 입력 신호에 대해 ADC를 시간 공유하는 것은 비디오 및/또는 오디오 시스템과 같은 시스템 내의 ADC들의 수를 감소시키는 공지된 방식이다. 이러한 시스템들 내의 ADC를 공유하는 한가지 기술은 간단한 다중화를 포함한다. 예를 들어, 도 1은 간단한 다중화를 채용하는 다중화된 ADC 구성(100)을 도시한다. 도 1에서, 다중화기(120)는 아날로그 U 및 V 입력 신호들을 동시에 수신하고, 인에이블("EN") 신호에 따라 스위칭되어 수신된 아날로그 U 및 V 신호들중 선택된 것들을 교대 방식으로 출력한다. ADC(130)는 다중화기(120)로부터 아날로그 U 및 V 출력 신호들을 수신하고, 클럭("CLK") 신호에 따라 수신된 U 및 V 신호들을 디지털화하는데, 여기서 CLK 신호의 각 간격은 단일 클럭 사이클 또는 시간 간격을 정의한다. 도 1에서, CLK 신호의 주파수는, 예를 들어 EN 신호 주파수의 2배일 수 있다. 역다중화기(140)는 ADC(130)로부터 출력되는 디지털 U 및 V 신호들을 수신하고, EN 신호에 따라 스위칭되어 디지털 U 및 V 신호들을 출력한다. 이하의 표 1은 다중화된 ADC 구성(100)의 예시적인 동작을 도시한다.

표 1에 도시된 바와 같이, 역다중화기(140)로부터의 U 및 V 출력 신호들(예를 들어, 역다중화된 U/역다중화된 V)은 다중화기(120)에 대한 대응 입력 신호들(예를 들어, 아날로그 U/아날로그 V)에 비해 시간적으로 배열되어 있지 않고, 오히려 시간적으로 스태거링되어 있다. 즉, 역다중화기(140)로부터의 U 및 V 출력 신호들이 다중화기(120)에 대한 대응 입력 신호들에 비해 시간적으로 배열되어 있는 클럭 사이클이 없다. 예시 및 설명을 위해, 표 1은 ADC(130) 및 역다중화기(140)에 걸쳐 신호 지연이 없도록 도시하였음을 주의하라, 또한, 표 1에서는 역다중화기(140)가 각 클럭 사이클동안 U 출력 신호 및 V 출력 신호 모두를 생성함을 주의하라. 이들 U 및 V 출력 신호들중 하나는 현재의 클럭 사이클동안 ADC(130)로부터 제공된 신호인 반면, 이들 U 및 V 신호들 중 나머지 하나는 이전의 클럭 사이클동안 ADC(130)로부터 제공되었다.

많은 응용들에서는, 출력 신호들 사이의 시간적 배열이 부족해도, 표 1에 도시된 바와 같이, 문제가 없다. 그러나, 몇몇 시스템들에서는 이러한 시간적 배열이 필요하다. 예를 들어, PIP(picture-in-picture) 기능을 제공하기 위해 집적 회로("IC")를 갖는 특정 디지털 비디오 시스템들은 출력 신호들 사이의 시간적 배열을 요할 수 있다.

출력 신호들 사이의 시간적 배열을 제공하기 위한 한가지 기술은 ADC에 입력들을 제공하는 다중화기 앞의 신호 경로에 아날로그 샘플-앤드-홀드 회로를 배치하는 것을 포함한다. 예를 들어, 도 2는 샘플-앤드-홀드 회로를 채용하는 다중화된 ADC 구성(200)을 도시한다. 도 2에서, 샘플-앤드-홀드 회로(210)는 후속 EN 신호까지 아날로그 U 및 V 신호들을 수신 및 홀드한다. 다중화기(220)는 샘플-앤드-홀드 회로(210)로부터 홀드된 아날로그 U 및 V 신호들을 수신하고, EN 신호에 따라 스위칭되어 수신된 아날로그 U 및 V 신호들중 선택된 것들을 교대 방식으로 출력한다. ADC(230)는 다중화기(220)로부터 아날로그 U 및 V 신호들을 수신하고, CLK 신호에 따라 수신된 U 및 V 신호들을 디지털화하는데, 여기서 CLK 신호의 각 간격은 단일 클럭 사이클 또는 시간 간격을 정의한다. 도 2에서, CLK 신호의 주파수는, 예를 들어, EN 신호 주파수의 2배일 수 있다. 역다중화기(240)는 ADC(230)로부터 출력된 디지털 U 및 V 신호들을 수신하고, EN 신호에 따라 스위칭되어 디지털 U 및 V 신호들을 출력한다. 이하의 표 2는 다중화된 ADC 구성(200)의 예시적인 동작을 도시한다.

표 2에 도시된 바와 같이, 역다중화기(240)로부터의 출력 신호들(즉, 역다중화된 U/역다중화된 V)은 하나 걸러서의 클럭 사이클마다 시간적으로 배열된다. 예를 들어, 표 2에서 역다중화기(240)로부터의 출력 신호들은 클럭 사이클 2 및 클럭 사이클 4 동안 시간적으로 배열된다. 예시 및 설명을 위해, 표 2는 ADC(230) 및 역다중화기(240)에 걸쳐 신호 지연이 없는 것으로 도시되었음을 주의하라. 또한, 표 2에서 역다중화기(240)는 각 클럭 사이클동안 U 출력 신호 및 V 출력 신호 모두를 생성함을 주의하라. 이들 U 및 V 출력 신호들중 하나는 현재의 클럭 사이클동안 ADC(230)으로부터 제공된 신호이고, 이들 U 및 V 신호들중 나머지 하나는 이전의 클럭 사이클동안 ADC(230)으로부터 제공되었다.

도 2의 다중화된 ADC 구성(200)은 어느 정도의 시간적 배열을 제공하지만, 신속히 IC를 설계하기 위해 사용되는 가장 표준의 셀 라이브러리들에서는 샘플-앤드-홀드 회로들이 이용가능하지 않다는 점에서 문제가 된다. 결과적으로, 샘플-앤드-홀드 회로는 개발중인 특정 IC를 위해 설계되어야하는 "커스텀(custom)" 아날로 그 블럭으로서 간주된다. 커스텀 아날로그 블록들은 일반적으로 IC 개발시 추가 개발 시간, 비용 및 위험을 요구한다.

시간적 배열을 제공하기 위한 또 다른 접근법은 다중화된 ADC 앞에 아날로그 지연 네트워크를 배치하는 것을 포함한다. 도 3은, 예를 들어, 아날로그 지연 네트워크를 채용하는 다중화된 ADC 구성(300)을 도시한다. 도 3에서, 아날로그 지연 네트워크(310)는 아날로그 U 및 V 신호들을 수신하고, U 및 V 신호들중 하나가 나머지 신호에 대해 차별적으로 지연(예를 들어, 1 클럭 사이클)되게 하면서 이들을 출력한다. 다중화기(320)는 아날로그 지연 네트워크(310)로부터 아날로그 U 및 V 신호들을 수신하고(예를 들어 U 및 V 신호들중 하나가 지연됨), EN 신호에 따라 스위칭되어 수신된 아날로그 U 및 V 신호들중 선택된 것들을 교대 방식으로 출력한다. ADC(330)는 아날로그 U 및 V 출력 신호들을 다중화기(320)로부터 수신하고, CLK 신호에 따라 수신된 U 및 V 신호들을 디지털화하는데, 여기서 각 CLK 신호의 간격은 단일 클럭 사이클 또는 시간 간격을 정의한다. 도 3에서, CLK 신호의 주파수는 예를 들어 EN 신호의 주파수의 2배일 수 있다. 역다중화기(340)는 ADC(330)로부터 출력된 디지털 U 및 V 신호들을 수신하고, EN 신호에 따라 스위칭되어 디지털 U 및 V 신호들을 출력한다. 이하의 표 3은 다중화된 ADC 구성(300)의 동작을 도시한다.

표 3에 도시된 바와 같이, 역다중화기(340)로부터의 출력 신호들(예를 들어, 역다중화된 U/역다중화된 V)은 도 2의 역다중화기(240)으로부터 생성된 출력 신호들과 동일하다. 즉, 역다중화기(340)로부터의 출력 신호들은 하나 걸러서의 클럭 사이클마다 시간적으로 배열된다. 예를 들어, 표 3에서 역다중화기(340)로부터의 출력 신호들은 클럭 사이클 2 및 클럭 사이클 4 동안 시간적으로 배열된다. 예시 및 설명을 위해, 표 3은 ADC(330) 및 역다중화기(340)에 걸쳐 신호 지연이 없도록 도시되어 있음을 주의하라. 또한, 표 3에서 역다중화기(340)는 각 클럭 사이클 동안 U 출력 신호 및 V 출력 신호 모두를 생성함을 주의하라. 이들 U 및 V 출력 신호들중 하나는 현재의 클럭 사이클동안 ADC(330)로부터 제공된 신호인 반면, 이들 U 및 V 신호들중 나머지 하나는 이전의 클럭 사이클 동안 ADC(330)로부터 제공되었다.

도 3의 다중화된 ADC 구성(300)도 어느 정도의 시간적 배열을 제공하지만, 2개의 입력 경로들 사이의 크기 및 그룹 지연 특성들의 차이에 의해 바람직하지 않 은 차별 주파수 응답 효과들이 발생할 수 있다는 점에서 문제가 있다. 이 문제는 컴포넌트 내성에 의한 변경에 의해 더 심각해진다.

따라서, 상기한 문제들을 피하고, 시간적으로 배열된(즉, 공동 위치된) 출력 신호들을 제공하는 다중화된 ADC 구성에 대한 필요성이 있다. 본 발명은 이들 및 다른 문제를 다룬다.

본 발명에 따르면, 오디오 및/또는 비디오 시스템과 같은 시스템은 다중화된 ADC 구성을 포함한다. 이 구성은 제1 및 제2 아날로그 신호들을 제1 및 제2 디지털 신호들로 각각 변환하고, 제1 시간 간격 동안 제1 디지털 신호를 출력하고 제2 시간 간격 동안 제2 디지털 신호를 출력하는 ADC를 포함한다. 제1 및 제2 디지털 신호들을 필터링하여 제1 및 제2 필터링된 신호들을 각각 생성하고, 제3 시간 간격 동안 시간적으로 배열된 방식으로 제1 및 제2 필터링된 신호들을 출력하기 위해 디지털 필터가 제공된다.

본 발명의 상기 및 다른 특징들 및 이점들, 그리고 그들을 달성하기 위한 방법이 보다 명확해질 것이고, 본 발명은 첨부 도면을 참조한 발명의 상세한 설명의 실시예를 참조함으로써 더 잘 이해될 것이다.

도 1은 간단한 다중화 기술을 채용하는 다중화된 ADC 구성도.

도 2는 샘플-앤드-홀드 회로를 채용한 다중화된 ADC 구성도.

도 3은 아날로그 지연 필터를 채용한 다중화된 ADC 구성도.

도 4는 본 발명의 원리에 따라 다중화된 ADC 구성을 포함하는 예시적인 시스템도.

도 5는 도 4의 다중화된 ADC 구성을 보다 상세히 나타낸 도면.

도 6은 본 발명을 실시하기 위한 예시적인 단계들을 요약한 흐름도.

여기에 개시된 예시들은 발명의 바람직한 실시예들을 설명하며, 이러한 예시들은 어떠한 방식으로든 발명의 범위를 한정하는 것으로서 해석되어서는 안된다.

도 4를 참조하면, 본 발명의 원리에 따라 다중화된 ADC 구성(500)을 포함하는 예시적인 시스템(400)의 도면이 도시된다. 도 4의 시스템(400)은 텔레비젼 신호 수신기, 셋탑 박스, VCR(video cassette recorder), DVD(digital versatile disk) 플레이어, 비디오 게임 박스, PVR(personal video recorder) 또는 기타 비디오 및/또는 오디오 시스템과 같은 오디오 및/또는 비디오 시스템으로서 구현된다.

도 4에서, 시스템(400)은 그 ADC(특별히 도 4에 도시하지는 않음)가 입력 신호들 U 및 V 사이에서 시간 공유되는 것을 가능하게 하고, 또한 출력시 이러한 신호들이 시간적으로 배열되는 것을 가능하게 하는 다중화된 ADC 구성(500)을 포함한다. U 및 V 입력 신호들은 예를 들어 HDTV(high-definition television) 시스템 등과 같은 디지털 비디오 시스템에서의 색차 신호들을 나타낼 수 있다. 다중화된 ADC 구성(500)은 예를 들어 IC 상에서 구현될 수 있다. 도 4에 명확히 도시하지는 않았지만, 시스템(400)은 기타 IC들 및 기타 전기적 및 비전기적 컴포넌트들과 같은 기타 컴포넌트들을 포함할 수도 있다.

도 5를 참조하면, 도 4의 다중화된 ADC 구성(500)에 대해 보다 상세히 설명하는 도면이 도시된다. 도 5에 도시된 바와 같이, 다중화된 ADC 구성(500)은 다중화기(520), ADC(530), 역다중화기(540), 필터(550), 및 서브샘플링 디바이스(560)를 포함한다. 후술되는 바와 같이, 다중화된 ADC 구성(500)은 ADC(530) 앞에 아날로그 지연 디바이스를 사용하지 않고 시간적으로 배열된 출력 신호들을 제공한다.

동작시, 다중화기(520)는 아날로그 U 및 V 입력 신호들을 동시에 수신하고, EN 신호에 따라 스위칭되어 수신된 아날로그 U 및 V 신호들중 선택된 것들을 교대 방식으로 출력한다. ADC(530)는 다중화기(520)로부터 아날로그 U 및 V 신호들을 수신하고, 수신된 U 및 V 신호들을 CLK 신호에 따라 디지털화하는데, 여기서 각 CLK 신호의 간격은 단일 클럭 사이클 또는 시간 간격을 정의한다. EN 및 CLK 신호들은 클럭 발생기 또는 기타 디바이스(도시하지 않음)에 의해 발생될 수 있다. 예시적인 실시예에 따르면, 도 5의 CLK 신호의 주파수는 EN 신호 주파수의 2배이다. 예를 들어, CLK 신호는 18MHz의 주파수를 나타낼 수 있고, EN 신호는 9MHz의 주파수를 나타낼 수 있다. 따라서, ADC(530)는 다중화기(520)에 입력된 하나 걸러서의 U 및 V 신호를 수신 및 디지털화한다. 즉, 다중화기(520)는 다중화기(520)에 입력된 하나 걸러서의 U 및 V 신호가 소실되도록 스위칭된다. 이러한 방식으로, ADC(530)는 1 클럭 사이클동안 디지털화된 U 신호를 출력하고, 후속 클럭 사이클동안 디지털화된 V 신호를 출력한다. 또한, 이 동작에 관한 상세는 후술될 것이다.

역다중화기(540)는 ADC(530)로부터 출력되는 디지털 U 및 V 신호들을 수신하고, EN 신호에 따라 스위칭되어 디지털 U 및 V 신호들을 출력한다. 후술하는 바와 같이, 역다중화기(540)는 각 클럭 사이클동안 디지털 U 출력 신호 및 디지털 V 출력 신호 모두를 생성한다. 이들 디지털 U 및 V 출력 신호들중 하나는 현재의 클럭 사이클동안 ADC(530)로부터 제공된 신호인 반면, 이들 디지털 U 및 V 신호들중 나머지는 이전(예를 들면 바로 직전의) 클럭 사이클동안 ADC(530)로부터 제공되었다. 예시적인 실시예에 따르면, 역다중화기(540)는 이전의 U 및 V 신호값들을 홀딩하여, 1 클럭 사이클동안 현재의 U 출력 신호 및 이전의 V 출력 신호를 생성한 후, 후속 클럭 사이클동안 이전의 U 출력 신호 및 현재의 V 출력 신호를 생성한다.

필터(550)는 역다중화기(540)로부터 디지털 U 및 V 신호들을 수신하고, 필터링(예를 들면, 보간) 동작을 수행함으로써, 시간적으로 배열되고, 필터링된 U 및 V 신호들을 CLK 신호에 따라 출력한다. 특히, 필터(550)에 의해 생성되는 필터링된 U 및 V 신호들은 다중화기(520)에 대한 대응 입력 신호들에 비해 시간적으로 배열되어 있다. 도 5에서, 필터(550)는 U 및 V 신호 채널들 모두에 대해 동작하는 단일 필터링 디바이스로서 도시된다. 그러나 발명의 구현시, 필터(550)는 각 신호 채널에 대한 전용 필터와 같은 다수의 필터링 디바이스들로 이루어질 수 있다. 따라서, 필터(550)는 적어도 하나의 필터링 디바이스를 포함한다. 예시적인 실시예에 따르면, 필터(550)는 필터링 동작들을 수행하여 각 U 신호값이 현재의 클럭 사이클동안 역다중화기(540)로부터 수신된 U 신호값의 1/2과, 이전(예를 들어, 바로 직전의) 클럭 사이클 동안 역다중화기(540)으로부터 수신된 U 신호값의 1/2을 합한 것과 같도록 설정되게 한다. 마찬가지로, 각 V 신호값은 현재의 클럭 사이클동안 역다중화기(540)로부터 수신된 V 신호값의 1/2과, 이전(예를 들어, 바로 직전의) 클럭 사이클 동안 역다중화기(540)으로부터 수신된 V 신호값의 1/2을 합한 것과 같도록 설정된다. 이 필터링 동작에 관한 추가의 상세한 사항은 후술될 것이다.

서브샘플링 디바이스(560)는 필터(550)로부터 시간적으로 배열되고, 필터링된 U 및 V 신호들을 수신하고, 서브샘플링 동작을 수행하여 서브샘플링된 U 및 V 신호들을 시간적으로 배열된 방식으로 CLK 신호 및 서브샘플링 제어(SC) 신호에 따라 출력한다. SC 신호는 서브샘플링 디바이스(560)가 서브샘플링을 수행하는 주파수를 제어한다. 예를 들어, SC 신호는 서브샘플링 디바이스(560)로 하여금 하나 걸러서의 클럭 사이클마다 필터링된 U 및 V 신호들의 쌍에 대해 서브샘플링을 수행하게 할 수 있다. 서브샘플링 디바이스(560)로부터의 시간적으로 배열된 U 및 V 출력 신호들은 색보정, 틴트 보정, 샘플 레이트 변환, 및/또는 다른 처리 동작과 같은 추가의 처리를 위해 제공된다. 필터(550)와 유사하게, 서브샘플링 디바이스(560)는 도 5에서 U 및 V 신호 채널들 모두에서 동작하는 단일 서브샘플링 디바이스로서 도시된다. 그러나 본 발명의 구현시, 서브샘플링 디바이스(560)는 각 신호 채널에 대한 전용 서브샘플링 디바이스와 같은 다수의 서브샘플링 다바이스로 이루어질 수 있다. 따라서, 서브샘플링 디바이스(560)는 적어도 하나의 서브샘플링 디바이스를 포함한다.

이하의 표 4를 참조하면, 다중화된 ADC 구성(500)의 예시적인 동작에 관한 추가의 상세한 사항들이 제공될 것이다.

표 4에 도시된 바와 같이, 아날로그 U 및 V 신호들(예를 들어 아날로그 U 및 아날로그 V)은 각 클럭 사이클동안 다중화기(520)에 동시에 입력된다. 다중화기(520)의 스위칭 위치(다중화 위치)는 하나의 클럭 사이클에서 또 다른 클럭 사이클로의 교대 방식으로 U에서 V로 변화한다. 예를 들어 표 4에서, 다중화기(520)는 클럭 사이클 1 동안 45의 값을 갖는 아날로그 U 신호를 출력하도록 스위칭되고, 클럭 사이클 2 동안 76의 값을 갖는 아날로그 V 신호를 출력하도록 스위칭된다. 또한, 표 4에서, 다중화기(520)에 대한 어떤 U 및 V 입력 신호들이 소실되어 있음을 주의해햐 한다. 예를 들어, 클럭 사이클 1 동안, 75의 값을 갖는 V 신호가 소실되어 있다. 마찬가지로, 클럭 사이클 2 동안, 46의 값을 갖는 U 신호가 소실되어 있다. 후술하는 바와 같이, 이들 소실된 신호들은 필터(550)의 동작에 의해 보상된다.

ADC(530)는 다중화기(520)로부터 아날로그 U 및 V 출력 신호들을 수신하고, 수신된 U 및 V 신호들을 CLK 신호에 따라 디지털화한다. 다중화기(520)는 다중화 가(520)에 입력되는 하나 걸러서의 U 및 V 신호가 소실되도록 스위칭되기 때문에, ADC(530)는 다중화기(520)에 입력되는 하나 걸러서의 U 및 V 신호만을 수신 및 디지털화한다. 예시 및 설명을 위해, 표 4는 입력과 출력 사이에 대기 시간 및 지연이 없는 ADC(530)를 도시한다. 즉, 표 4는 다중화기(520)로부터 대응 아날로그 U 및 V 입력 신호를 수신하는 동일한 클럭 사이클동안 디지털 U 또는 V 출력 신호(예를 들어 ADC 출력)을 생성하는 ADC(530)를 도시한다. 그러나, 발명의 구현시, ADC(530)가 다중화기(520)로부터 아날로그 U 또는 V 입력 신호를 수신하는 시간과, ADC(530)가 대응 디지털 U 또는 V 출력 신호를 생성하는 시간 사이에 약간의 지연일 있을 수 있다. 예를 들어, 이러한 지연은 하나 이상의 클력 사이클들과 동일할 수 있다.

역다중화기(540)는 ADC(530)로부터 디지털적으로 변환된 U 및 V 신호들을 수신하고, EN 신호에 따라 스위칭되어 U 및 V 신호들을 동시에 출력한다. 다시, 예시 및 설명을 위해, 표 4는 입력과 출력 사이에 지연이 없는 역다중화기(540)를 도시한다. 따라서, 표 4는 역다중화기가 ADC(530)로부터 현재의 U 또는 V 신호를 수신하는 동일한 클럭 사이클동안 현재의 U 또는 V 출력 신호(예를 들어, 역다중화된 U 또는 역다중화된 V)를 생성하는 역다중화기(540)를 나타낸다. 그러나, 발명의 구현시, 역다중화기(540)가 ADC(530)로부터 U 또는 V 입력 신호를 수신하는 시간과, 역다중화기(540)가 U 또는 V 출력 신호를 생성하는 시간 사이에 약간의 지연일 있을 수 있다. 예를 들어, 이러한 지연은 하나 이상의 클력 사이클들과 동일할 수 있다.

상술한 바와 같이, 역다중화기(540)는 각 클럭 사이클 동안 디지털 U 출력 신호와 디지털 V 출력 신호 모두를 생성한다. 특히, 역다중화기(540)는 이전의 U 및 V 신호값들을 홀드하여, 주어진 클럭 사이클 동안 현재의 U 출력 신호 및 이전의 V 출력 신호를 생성하고, 그 후 후속 클럭 사이클 동안 이전의 U 출력 신호 및 현재의 V 출력 신호를 생성한다. 예를 들어, 표 4의 클럭 사이클 3 동안, 역다중화기(540)는 47의 값을 갖는 현재의 U 출력 신호, 및 76의 값을 갖는 바로 직전의 클럭 사이클(예를 들어, 클럭 사이클 2)의 V 출력 신호를 생성한다. 그리고, 클럭 사이클 4 동안, 역다중화기(540)는 78의 값을 갖는 현재의 V 출력 신호, 및 47의 값을 갖는 바로 직전의 클럭 사이클(예를 들어, 클럭 사이클 3)의 U 출력 신호를 생성한다. 이 방식으로, 역다중화기(540)는 각 클럭 사이클동안 디지털 U 출력 신호 및 디지털 V 출력 신호 모두를 생성한다.

필터(550)는 역다중화기(540)로부터 디지털 U 및 V 신호들을 수신하고, 필터링 동작을 수행하여 시간적으로 배열되고, 필터링된 U 및 V 신호들을 출력한다. 상술한 바와 같이, 필터(550)는 예시의 실시예에 따라 필터링 동작을 수행하여, 각 U 신호값이 현재의 클럭 사이클동안 역다중화기(540)로부터 제공된 U 신호값의 1/2과, 이전의(예를 들어, 바로 직전의) 클럭 사이클 동안 역다중화기(540)로부터 제공된 U 신호값의 1/2의 합과 동일하도록 설정된다. 마찬가지로, 각 V 신호값은 현재의 클럭 사이클동안 역다중화기(540)로부터 제공된 V 신호값의 1/2과, 이전의(예를 들어, 바로 직전의) 클럭 사이클 동안 역다중화기(540)로부터 제공된 V 신호값의 1/2의 합과 동일하도록 설정된다. 예를 들어, 표 4의 클럭 사이클 3 동안, 필 터(550)는 46의 값을 갖는 필터링된 U 신호(예를 들어 필터링된 U), 및 76의 값을 갖는 필터링된 V 신호(예를 들어, 필터링된 V)를 출력한다. 필터링된 U 신호에 대한 46의 값은 다음과 같이 도출된다:

1/2(47)+1/2(45)=46

즉, 표 4의 클럭 사이클 3에서, 필터링된 U 신호는 현재의 클럭 사이클(예를 들어, 클럭 사이클 3) 동안 역다중화기(540)로부터 제공된 U 신호값(예를 들어, 47)의 1/2과, 바로 직전의 클럭 사이클(예를 들어, 클럭 사이클 2) 동안 역다중화기(540)로부터 제공된 U 신호값(예를 들어, 45)의 1/2의 합이다. 마찬가지로, 필터링된 V 신호에 대한 76의 값은 다음과 같이 도출된다:

1/2(76) + 1/2(76)=76

즉, 표 4의 클럭 사이클 3에서, 필터링된 V 신호는 현재의 클럭 사이클(예를 들어, 클럭 사이클 3) 동안 역다중화기(540)로부터 제공된 V 신호값(예를 들어, 76)의 1/2과, 바로 직전의 클럭 사이클(예를 들어, 클럭 사이클 2) 동안 역다중화기(540)로부터 제공된 V 신호값(예를 들어 76)의 1/2의 합이다. 물론, 필터(550)는 본 발명에 원리에 따라 다른 형태의 필터링 동작들을 수행할 수 있다. 예를 들어, 필터(550)는 바로 직전의 클럭 사이클 이외에 이전의 클럭 사이클들로부터의 신호값들을 이용하여 필터링된 U 및 V 신호들을 발생시킬 수 있다.

서브샘플링 디바이스(560)는 필터(550)로부터 시간적으로 배열된, 필터링된 U 및 V 신호들을 수신하고, 서브샘플링 동작을 수행하여 서브샘플링된 U 및 V 신호들을 발생시킨다. 표 4에 구체적으로 도시하지는 않았지만, 서브샘플링 디바이스(560)는 CLK 신호 및 SC 신호에 따라 후속 클럭 사이클동안 시간적 배열 방식으로 서브샘플링된 U 및 V 신호들을 출력한다. 상술한 바와 같이, 서브샘플링된 U 및 V 신호들은 색보정, 틴트 보정, 샘플 레이터 변환, 및/또는 이외의 처리 동작과 같은 추가의 처리를 위해 제공된다.

도 6을 참조하면, 본 발명을 수행하기 위한 예시적인 단계들을 요약한 흐름도(600)가 도시된다. 예시 및 설명을 위해, 도 6의 단계들은 도 5의 다중화된 ADC 구성(500)을 참조하여 설명될 것이다.

도 6에서, 프로세스 흐름은 다중화기(540)가 EN 신호에 따라 교대 방식으로 아날로그 U 및 V 신호들을 ADC(530)에 제공하는 단계 601에서 시작한다. 단계 602에서, ADC(530)는 아날로그 U 및 V 입력 신호들을 디지털 포맷으로 변환하고, CLK 신호에 따라 디지털 U 및 V 신호들을 역다중화기(540)에 출력하는데, 여기서 CLK 신호의 각 간격은 단일 클럭 사이클 또는 시간 간격을 정의한다. 단계 603에서, 역다중화기(540)는 EN 신호에 따라 디지털 U 및 V 신호들을 필터(550)에 교대로 제공한다. 단계 604에서, 필터(550)는 역다중화기(540)로부터 제공된 디지털 U 및 V 신호들에 대해 필터링(예를 들어, 보간) 동작을 수행하고, CLK 신호에 따라 시간적 배열 방식으로 필터링된 U 및 V 신호들을 서브샘플링 디바이스(560)에 출력한다. 그리고, 단계 605에서, 서브샘플링 디바이스(560)는 필터(550)로부터 제공된 필터링된 U 및 V 신호들에 대해 서브샘플링 동작을 수행하고, 시간적 배열 방식으로 서브샘플링된 U 및 V 신호들을 출력한다. 서브샘플링 디바이스(560)로부터의 시간적으로 배열된 U 및 V 출력 신호들은 색보정, 틴트 보정, 샘플 레이트 변환, 및/또는 기타 처리 동작과 같은 추가의 처리를 위해 제공된다.

상술한 바와 같이, 본 발명은 시간적으로 배열된 출력 샘플들을 제공하는 다중화된 ADC 시스템에서 아날로그 지연 수단을 제거하는데 유리하다. 바람직한 실시예들은 단지 2개의 입력 신호들(예를 들어, U 및 V)을 참조하여 설명되었지만, 본 기술 분야에 숙력된 자라면, 본 발명의 원리가 3개 이상의 입력 신호들을 갖는 시스템들에도 적용될 수 있음이 자명하다. 따라서, 본 발명의 원리들은 임의개의 신호 채널들에 시간적으로 배열된 출력 신호들을 제공하도록 적용될 수 있다.

여기에 개시된 본 발명은, 표시 디바이스들을 갖거나 갖지 않는 여러가지 오디오 및/또는 비디오 시스템들에 특히 적용가능하다. 따라서, 여기에 사용된 "오디오 및/또는 비디오 시스템"이라는 어구 또는 유사한 어구들은 표시 디바이스를 포함하는 텔레비젼 세트 또는 모니터들과, 표시 디바이스를 포함하지 않을 수 있는 셋톱 박스, VCR, DVD 플레이어, 비디오 게임 박스, PVR, 또는 이외의 비디오 시스템과 같은 시스템들 또는 장치들을 포함하지만 이것에 한정되지 않는 여러가지 유형의 시스템들 또는 장치들을 포함하도록 의도된다. 또한, 본 발명은 비디오 출력을 갖거나 갖지 않을 수 있는 오디오 시스템들과 같은 다른 시스템들에도 적용가능하다.

본 발명은 선호되는 설계를 갖도록 기술되었지만, 본 발명은 상기 개시물의 사상 및 범위 내에서 추가로 변경될 수 있다. 따라서, 본 출원은 그 일반적인 원리들을 이용하여 발명의 임의 변경들, 사용들, 또는 적용들을 포함하도록 의도된 다. 또한, 본 출원은 본 발명이 속하고 첨부된 청구범위 내에 있는 기술에서 공지되거나 관습적인 실행에 포함되는 이러한 본 개시물로부터의 이탈을 포함하도록 의도된다.

Claims

연속적인 간격들 동안 제1 및 제2 동시적인 아날로그 신호들을 제1 및 제2 디지털 신호들로 각각 변환하며, 또한 상기 제1 디지털 신호를 제1 시간 간격동안 출력하고 상기 제2 디지털 신호를 제2 시간 간격동안 출력하는 아날로그-디지털 변환기; 및

상기 제1 및 제2 디지털 신호들을 필터링하여 제1 및 제2 필터링된 신호들을 각각 발생시키고, 상기 제1 및 제2 필터링된 신호들을 연속적인 시간 간격들 동안 동시적인 방식으로 출력하는 디지털 필터

를 포함하는 시스템.
제1항에 있어서,

상기 제1 및 제2 아날로그 신호들을 상기 아날로그-디지털 변환기에 제공하는 다중화기를 더 포함하는 시스템.
제1항에 있어서,

상기 아날로그-디지털 변환기로부터 상기 제1 및 제2 디지털 신호들을 수신하고, 또한 상기 제1 및 제2 디지털 신호들을 상기 디지털 필터에 제공하는 역다중화기를 더 포함하는 시스템.
제1항에 있어서,

상기 제1 및 제2 필터링된 신호들에 대해 서브샘플링 동작을 수행하여 제1 및 제2 서브샘플링된 신호들을 각각 발생시키고, 또한 상기 제1 및 제2 서브샘플링된 신호들을 동시적인 방식으로 출력하는 적어도 하나의 서브샘플링 디바이스를 더 포함하는 시스템.
제4항에 있어서,

상기 시간 간격들의 각각이 단일 클럭 사이클에 대응하는 시스템.
제1항에 있어서,

상기 시스템은 디지털 비디오 시스템이며,

상기 제1 및 제2 디지털 신호들은 색차 신호들인 시스템.
제1 및 제2 동시적인 아날로그 신호들을 제1 및 제2 디지털 신호들로 각각 변환하며, 또한 상기 제1 디지털 신호를 제1 시간 간격동안 출력하고 상기 제2 디지털 신호를 제2 시간 간격동안 출력하는 아날로그-디지털 변환 수단; 및

상기 제1 및 제2 디지털 신호들을 필터링하여 제1 및 제2 필터링된 신호들을 각각 발생시키고, 또한 상기 제1 및 제2 필터링된 신호들을 연속적인 시간 간격들 동안 동시적인 방식으로 출력하는 디지털 필터링 수단

를 포함하는 장치.
제7항에 있어서,

상기 제1 및 제2 아날로그 신호들을 상기 아날로그-디지털 변환 수단에 제공하는 다중화 수단을 더 포함하는 장치.
제7항에 있어서,

상기 아날로그-디지털 변환 수단으로부터 상기 제1 및 제2 디지털 신호들을 수신하고, 또한 상기 제1 및 제2 디지털 신호들을 상기 디지털 필터링 수단에 제공하는 역다중화 수단을 더 포함하는 장치.
제7항에 있어서,

상기 제1 및 제2 필터링된 신호들에 대해 서브샘플링 동작을 수행하여 제1 및 제2 서브샘플링된 신호들을 각각 발생시키고, 또한 상기 제1 및 제2 서브샘플링된 신호들을 동시적인 방식으로 출력하는 서브샘플링 수단을 더 포함하는 장치.
제10항에 있어서,

상기 시간 간격들의 각각이 단일 클럭 사이클에 대응하는 장치.
제7항에 있어서,

상기 장치는 디지털 비디오 시스템 내에 포함되며,

상기 제1 및 제2 디지털 신호들은 색차 신호들인 장치.
시스템에서 신호들을 처리하는 방법으로서,

제1 및 제2 동시적인 아날로그 신호들을 제1 및 제2 디지털 신호들로 각각 변환하는 단계;

상기 제1 디지털 신호를 제1 시간 간격동안 출력하는 단계;

상기 제2 디지털 신호를 제2 시간 간격동안 출력하는 단계;

상기 제1 및 제2 디지털 신호들을 필터링하여 제1 및 제2 필터링된 신호들을 각각 발생시키는 단계; 및

상기 제1 및 제2 필터링된 신호들을 연속적인 시간 간격들 동안 동시적인 방식으로 출력하는 단계

를 포함하는 방법.
제13항에 있어서,

상기 변환 단계 이전에 상기 제1 및 제2 아날로그 신호들을 다중화하는 단계를 더 포함하는 방법.
제13항에 있어서,

상기 필터링 단계 이전에 상기 제1 및 제2 디지털 신호들을 역다중화하는 단계를 더 포함하는 방법.
제13항에 있어서,

상기 제1 및 제2 필터링된 신호들에 대해 서브샘플링 동작을 수행하여 제1 및 제2 서브샘플링된 신호들을 각각 발생시키는 단계; 및

상기 제1 및 제2 서브샘플링된 신호들을 동시적인 방식으로 출력하는 단계

를 더 포함하는 방법.
제16항에 있어서,

상기 시간 간격들의 각각이 단일 클럭 사이클에 대응하는 방법.
제13항에 있어서,

상기 시스템은 디지털 비디오 시스템을 포함하며,

상기 제1 및 제2 디지털 신호들은 색차 신호들인 방법.