WO2010038319A1 - 超高速ad変換におけるビットアラインメント補正機構 - Google Patents

超高速ad変換におけるビットアラインメント補正機構 Download PDF

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則幸 川口
研介 小關
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エレックス工業株式会社
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
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    • H—ELECTRICITY
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters

Definitions

  • the present invention provides a transmission delay that differs for each quantization bit or an independent demultiplexer for each quantization bit when the output of the high-speed AD converter is delivered to a digital processing unit such as a digital data output unit or a digital signal processing unit.
  • the present invention relates to signal processing for achieving bit alignment by correcting a shift between bits caused by serial / parallel conversion by a simple method.
  • a wide-band analog signal is converted from analog to digital by a high-speed AD converter that reaches a sampling frequency of several GHz and digital data output or digital signal processing (hereinafter referred to as digital processing) is performed, it is sampled inside the AD converter and is 2 bits.
  • the data converted into the above digital value is output as a plurality of bits of data from the AD converter by an independent signal line for each bit, and passed to the subsequent digital processing unit.
  • An example of such a configuration is shown in FIG.
  • each bit of data (MSB and LSB in the case of 2-bit quantization) constituting the sampled digital value is AD converted.
  • bit alignment Need to be sent to the digital processor in the same correct combination as when sampled by the instrument.
  • the fact that the combination of quantized bits is correctly aligned with respect to the sampling time is called bit alignment.
  • bit alignment since multiple bits of data output from an AD converter are transmitted in synchronization with a single clock, if the digital processor captures the clock at an appropriate timing, the bit alignment is not impaired.
  • the bit alignment is impaired because it is difficult to capture at the correct timing due to the difference in delay time in the transmission path of each bit.
  • the operation speed of the digital processing unit is not so high, and high-speed serial data output output from the AD converter cannot be processed as it is.
  • serial / parallel conversion is often performed in which the data is parallelized by DEMUX) and converted into a plurality of parallel data synchronized with a slower clock frequency.
  • the multi-bit serial data output from the AD converter is input to independent DEMUXs.
  • FIG. An example of such a configuration is shown in FIG.
  • the DEMUX performs an operation of distributing input data to an n-bit output by a counter value inside the DEMUX, and the value of this counter is called a DEMUX phase. Since the DEMUX phase variation has the same effect as the delay variation with respect to the original serial data, the DEMUX phase of all DEMUXs to which multiple bits of serial data are input must completely match in order to maintain bit alignment correctly. Need to be.
  • a method is adopted in which a common reset signal is supplied to all the DEMUXs, and a plurality of DEMUXs are initialized at the same time, thereby matching the DEMUX phases.
  • Some DEMUX elements having a reset input for use in such a method operate at a relatively high speed (see, for example, Non-Patent Document 1), but the operation speed is about 2 GHz.
  • Patent Document 1 A method of matching the DEMUX phases of a plurality of DEMUXs using a DEMUX element having no reset input has been devised (Patent Document 1).
  • the time phase difference between n-divided clocks output from a plurality of 1: nDEMUXs is detected, and the phase of the clock signal applied to each DEMUX is changed so that the phase difference becomes a certain value or less.
  • the DEMUX phases of all DEMUX can be matched. In this way, if a plurality of bits of quantized data is input to the input of the DEMUX in a state where the DEMUX phases coincide with each other, bit alignment of parallel data output from the DEMUX can be achieved.
  • Patent Document 1 it is possible to synchronize the phases of a plurality of DEMUXs with a DEMUX that does not have a reset input, but in order to adopt this method, the input data is independent of the DEMUX.
  • a generally available DEMUX element for optical communication for example, Non-Patent Document 2 having an operation speed of several GHz has a clock from timing information superimposed on input data itself.
  • the problem to be solved by the present invention is that the bit alignment in the case of digitally processing a plurality of bits of quantized data output from the AD converter is a high-speed system having a time system that is less than a fraction of the sampling period. It is to be realized without using a timing control technique or a high-speed DEMUX element having a reset circuit.
  • the present invention achieves bit alignment by analyzing and evaluating the occurrence probability of data output from an AD converter. Alignment is achieved by measuring the bit distribution of small-amplitude random noise signals that occur naturally when there is no input, so ultra-high-speed analog digital that does not require any additional control units such as high-speed timing control technology or DEMUX reset circuit
  • the feature is that the conversion device can be realized. Normally, when a complete DC potential corresponding to a threshold value at which the output digital value is just switched is input to the analog input of the AD converter, the digital value that is positioned above and below the threshold value is randomly output. This is because the analog input value is in an indistinguishable region (dead zone) of the AD converter, and the AD converter cannot uniquely determine the output digital value.
  • the output of the AD converter is an offset binary code
  • the center potential that is, the potential corresponding to the dead zone of the threshold at which the sign bit of the output digital value is just switched
  • the output digital value is If the most significant bit is a sign bit, there are only two values located above and below the threshold at which the sign bit is switched, that is, only the value of the minimum amplitude. For example, when the number of quantization bits is 2 bits, “01” and “10” It becomes only.
  • the input of a wideband AD converter is biased to the center potential, and the input signal is connected to the AD converter by AC coupling. Therefore, such an output can be obtained simply by short-circuiting the input signal to 0V. be able to.
  • bit distribution an index indicating how often the digital value included in a certain time is distributed with respect to each value from the minimum value to the maximum value is called a bit distribution.
  • the bit distribution as a result of AD conversion of the test signal as described above is distributed only to “01” and “10” if bit alignment is achieved, and other values, that is, “00” and “11” are All become 0%.
  • the MSB in the digital value output from the AD converter is achieved if bit alignment is achieved.
  • the combination of LSB and LSB is as shown in FIG. In FIG.
  • the bit distribution in the section A is 0% for “00”, 50% for “01”, 50% for “10”, and 0% for “11”. What is important here is that the bit distribution of “00” and “11” is 0%.
  • the bit alignment is broken due to a delay difference until the output of the AD converter is introduced into the bit distribution measuring unit or a DEMUX phase mismatch (DEMUX phase shift), the measured bit distribution is “01”. And values other than “10” appear.
  • FIG. 6 shows a combination of LSB and MSB when the LSB data is shifted forward by one sample from the original timing. In FIG.
  • bit distribution in the section A is “00” which is 20%, “01” is 30%, “10” is 20%, “11” is 30%, and “00” which should not appear originally.
  • a bit distribution value exists at “11”.
  • bit alignment can be achieved by searching for a delay correction value whose bit distribution shows the former value. Therefore, the AD converter output is introduced into the digital processing unit without correcting the delay difference between the quantized bits and the DEMUX phase mismatch, and delay correction and bit distribution measurement are performed inside the digital processing unit.
  • the output of a high-speed AD converter is introduced into a device such as a high-speed FPGA as serial data, or is serially parallel-converted by an external or internal DEMUX such as an FPGA and then configured inside the FPGA or the like.
  • the necessary digital processing is performed in the digital processing unit.
  • the delay correction unit and the bit distribution measurement unit are configured inside the same FPGA as the digital processing unit, or if the delay correction and the bit distribution measurement are performed after sufficiently slowing down via the DEMUX, Since the data transmission to the original digital processing unit can ensure the clock-synchronized transfer, the bit alignment due to the delay difference between bits and the DEMUX phase shift is not impaired in the digital processing unit.
  • 2-bit quantization has been described. In the case of 3 bits or more, the output obtained when a potential corresponding to the dead zone of the center potential is input to the input of the AD converter is limited to “0111...” And “1000. Is not output, but if the bit alignment is broken, a value other than the above appears.
  • a random output with a minimum amplitude can be obtained from the output of the AD converter. If the amplitude of the noise is larger than the above, the output will be distributed not only at the minimum amplitude value but also at a larger amplitude value, but noise generally decreases as the amplitude increases, so the bit appears. If the alignment is correctly achieved, the bit distribution at values other than the minimum amplitude value becomes relatively small. On the other hand, when the bit alignment is not achieved, the output bit distribution of the AD converter becomes almost uniform, so that the bit distribution other than the minimum amplitude value is corrected while correcting the delay amount for each quantization bit.
  • Bit alignment can be achieved by searching for a singular point of the bit distribution that is relatively smaller than the bit distribution of the minimum amplitude value.
  • correct digital processing can be realized by switching the input of the AD converter to an input signal to be originally processed.
  • a delay correction unit and a bit distribution measurement unit are arranged between the AD converter and the digital processing unit, and the bit distribution is measured, so that the sampling period of the AD converter is more accurate.
  • Bit alignment can be achieved without performing timing control and DEMUX reset operation, and correct digital processing can be realized.
  • DEMUX reset operation it is possible to use a DEMUX element for optical communication that does not have a generally available reset terminal, and a system with a processing speed of several GHz or more can be obtained at low cost. Can be realized. Even when a DEMUX element having a reset terminal is used, precise timing control for generating a reset signal is not required, so that the system can be realized at low cost.
  • the output of the AD converter is transmitted to the digital processing unit by optical transmission means or the like.
  • the conventional method it is necessary to correctly place the bit alignment of the output data of the AD converter on the transmission line, and further, a mechanism for preventing the bit alignment from being destroyed in the transmission line is required.
  • FIG. 1 is a block diagram of an analog-to-digital converter that realizes bit alignment without performing DEMUX reset according to the technique of the present invention.
  • FIG. 2 is a block diagram of an analog-to-digital conversion apparatus that introduces the output of an AD converter into a digital processing unit as it is, using a conventional method.
  • FIG. 3 is a block diagram of an analog-to-digital conversion apparatus that converts the output of an AD converter into a digital processing unit by serial-parallel conversion using a DEMUX element having a reset input according to a conventional method.
  • FIG. 4 shows an example of the dead zone of the AD converter and a digital value output from the AD converter when a constant potential is input thereto.
  • FIG. 5 shows the bit distribution of MSB and LSB when bit alignment is achieved at the output of the AD converter as shown in FIG.
  • FIG. 6 shows the MSB and LSB bit distribution when bit alignment is not achieved at the output of the AD converter as shown in FIG.
  • Analog signal to be processed 12 Test signal 13 DC signal of 0V 21 Most significant bit (MSB) of A / D converted digital value 22 Least significant bit (LSB) of AD converted digital value 31 Parallel MSB data subjected to serial / parallel conversion 32 Parallel LSB data subjected to serial / parallel conversion 41 Parallel MSB data subjected to delay correction 42 Parallel LSB data subjected to delay correction 51 Bit distribution measurement result 61 Delay correction amount for MSB 62 Delay correction for LSB Quantity 81 DEMUX reset signal 101 Analog signal input terminal 102 Signal ground 103 Analog input selector switch 104 AC coupling 201 AD converter with 2-bit quantization and offset binary output 301 DEMUX for MSB 302 DEMUX for LSB 401 MSB delay correction unit 402 LSB delay correction unit 501 bit distribution measurement unit 601 delay amount control unit 701 digital processing unit 801 DEMUX reset signal generation unit
  • FIG. 1 when the analog input changeover switch 103 is connected to the signal ground 102 side and is set to 0 V, the input of the AD converter 201 connected via the AC coupling 104 becomes a biased center potential, which is exactly the positive side. Enter the indistinguishable region (dead zone) at the threshold of the negative boundary. At this time, a random digital value with the minimum amplitude is output from the AD converter.
  • the MSB data 21 indicating the most significant bit and the LSB data 22 indicating the least significant bit are output from the AD converter as separate signal lines, respectively. .
  • the MSB data and the LSB data are respectively introduced into the MSB DEMUX 301 and the LSB DEMUX 302, and serial-parallel converted to 1: n. Since these DEMUX are not reset at the same time, the bit alignment of the parallel converted MSB data 31 and the parallel converted LSB data 32 is generally not achieved.
  • the MSB data 31 and the LSB data 32 are introduced into the MSB delay correction unit 401 and the LSB delay correction unit 402, respectively. In the first stage, the relative delay amount between the MSB delay correction unit and the LSB delay correction unit is set to zero.
  • the MSB data 41 and LSB data 42 output from the delay correction unit are introduced into the bit distribution measurement unit 501, and each bit distribution of “00”, “01”, “10”, and “11” is set at a constant time interval. It is measured.
  • the bit distribution measurement result 51 is read by the delay amount control unit 601, and the values “00” and “11” are 0%, and the sum of the bit distributions “01” and “10” is 100%. If not, it is determined that bit alignment is not achieved, and the delay amounts 61 and 62 of the delay correction unit are controlled so that the relative delay between the MSB and LSB becomes +1 bit, and the bit distribution is measured again. To do. This procedure is repeated to search for a delay amount at which the bit distribution becomes a singular point.
  • the singular point of the bit distribution is not found even when the relative delay amount reaches the assumed limit (for example, 16 bits when using 1:16 DEMUX), change the relative delay amount to a negative value and Repeat the procedure. If the bit distribution becomes a singular point as a result of the search, the relative delay amount is fixed, and the input selector switch 103 is switched to the analog signal input terminal 101 side. In this state, since the bit alignment of the 2-bit data (MSB and LSB) input to the digital processing unit 701 has been achieved, the original digital processing can be started.
  • the assumed limit for example, 16 bits when using 1:16 DEMUX

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

AD変換器から出力された複数ビットの量子化データをデジタル処理する場合におけるビットアラインメントを、高度なタイミング制御技術や、デマルチプレクサ素子のリセット回路を用いることなく実現する。 AD変換器の識別不能領域(不感帯)に一致する電位の直流を入力信号としてAD変換器に入力した場合における量子化データのビット分布が、ビットアラインメントが正しく達成されている場合のみ特定の値をとることを利用し、AD変換器から出力された複数ビットの量子化データについて、各ビット間の相対遅延を１サンプル時刻単位で変化させながら、そのビット分布を計測して、ビット分布が特定の値となる相対遅延量を検索することにより、ビットアラインメントが達成される。

Description

超高速ＡＤ変換におけるビットアラインメント補正機構
　本発明は、高速ＡＤ変換器の出力をデジタルデータ出力部、もしくはデジタル信号処理部などのデジタル処理部に引き渡す際に、量子化ビット毎に異なる伝送遅延もしくは、量子化ビット毎に独立なデマルチプレクサによってシリアルパラレル変換される際に生じるビット間のズレを簡易な方法によって補正し、ビットアラインメントを達成するための、信号処理に関する。
　広帯域なアナログ信号を、サンプル周波数が数ＧＨｚに達する高速なＡＤ変換器によってアナログデジタル変換しデジタルデータ出力もしくはデジタル信号処理（以降、デジタル処理）を行う場合、ＡＤ変換器内部でサンプリングされ、２ビット以上のデジタル値に変換されたデータは、複数ビットのデータとしてビット毎に独立な信号線によってＡＤ変換器から出力され、後続のデジタル処理部に渡される。このような構成の例を図２に示す。この時、ＡＤ変換されたデータをデジタル処理部で正しく伝送、処理するためには、サンプリングされたデジタル値を構成する各ビットのデータ（２ビット量子化の場合はＭＳＢとＬＳＢ）を、ＡＤ変換器でサンプリングされた時点と同じ正しい組み合わせでデジタル処理部に送る必要がある。このように量子化ビットの組み合わせがサンプリング時刻に対して正しく整列されていることをビットアラインメントという。
　一般にはＡＤ変換器から出力される複数ビットのデータは単一のクロックに同期して伝送されるため、デジタル処理部側でクロックに対して適切なタイミングで取り込めばビットアラインメントが損なわれることはないが、クロックの周期が１ナノ秒以下となるような高速なシステムの場合には、各ビットの伝送路における遅延時間の差などにより、正しいタイミングで取り込むことが困難となるためビットアラインメントが損なわれることがある。
　また、一般的にはデジタル処理部の動作速度はそれほど高速ではなく、ＡＤ変換器から出力される高速なシリアルデータ出力をそのまま処理することはできないため、ＡＤ変換器のシリアルデータ出力をデマルチプレクサ（以下、ＤＥＭＵＸ）によって並列化し、より低速なクロック周波数に同期した複数のパラレルデータに変換する、シリアルパラレル変換を行うことが多い。この場合、ＡＤ変換器から出力される複数ビットのシリアルデータは、それぞれ独立なＤＥＭＵＸに入力される。このような構成の例を図３に示す。
　一般的にＤＥＭＵＸは、入力のデータをＤＥＭＵＸ内部のカウンタ値によってｎビットの出力に振り分ける動作を行い、このカウンタの値をＤＥＭＵＸ位相と呼ぶ。ＤＥＭＵＸ位相の変動はもとのシリアルデータに対する遅延の変動と同じ作用をもつため、ビットアラインメントを正しく保つためには、複数ビットのシリアルデータが入力される全てのＤＥＭＵＸのＤＥＭＵＸ位相が完全に一致している必要がある。このため、共通のリセット信号を全てのＤＥＭＵＸに供給して、複数のＤＥＭＵＸを同時に初期化することでＤＥＭＵＸ位相を一致させる方式がとられる。このような方法で使用するためにリセット入力を備えたＤＥＭＵＸ素子のうち、比較的高速で動作するものもあるが（例えば非特許文献１参照）、その動作速度は２ＧＨｚ程度となっている。それを超える高速、例えば８ＧＨｚ以上の速度で動作するＤＥＭＵＸは、光通信用途のものが数多く存在するが（例えば非特許文献２参照）、それらは１ビットのデータにのみ対応しており、リセット入力を備えていないため、上記の方式でビットアラインメントを実現することはできない。
アトメル（Ａｔｍｅｌ）社　ＡＴ８４ＣＳ００１データシート ビテッセ（Ｖｉｔｅｓｓｅ）社　ＶＳＣ１２３６カタログ
　リセット入力を持たないＤＥＭＵＸ素子を使用して、複数のＤＥＭＵＸのＤＥＭＵＸ位相を合わせる方式が考案されている（特許文献１）。この方式では、複数の１：ｎＤＥＭＵＸから出力されるｎ分周クロック同士の時間位相差を検出し、その位相差が一定値以下になるように、各ＤＥＭＵＸに与えるクロック信号の位相を変化させることで、全ＤＥＭＵＸのＤＥＭＵＸ位相を一致させることができる。このようにＤＥＭＵＸ位相が一致した状態でＤＥＭＵＸの入力に複数ビットの量子化データを入力すれば、ＤＥＭＵＸから出力される並列データのビットアラインメントを達成することができる。
特許公開２００６−３２４７５２
　図２に示されるような、ＡＤ変換器のシリアル出力を直接、デジタル処理部に入力する場合、クロック周期、つまりサンプリング周期が１ナノ秒以下となるような高速なシステムの場合には、ビットアラインメントを実現するためには、回路設計においてサンプリング周期の数分の１以下であるピコ秒オーダーのタイミング制御が必要となり、コスト的に負担の大きいものとなる。
　また、図３に示されるような、ＡＤ変換器のシリアル出力を、一旦低速なパラレルデータに変換してデジタル処理部に入力する場合、ＤＥＭＵＸのリセット入力を利用する従来の方式では、ＡＤ変換器のサンプリング周波数が高い場合、リセット入力を持つＤＥＭＵＸ素子の入手が困難であるため、ビットアラインメントの達成が困難である。
　リセット入力を持つＤＥＭＵＸ素子を利用できる場合でも、リセット信号の入力をＤＥＭＵＸの入力クロック周期に対して十分に高速に行う必要があり、ＡＤ変換器のサンプリング周波数が高い場合には、リセット信号の発生および分配に多くのコストがかかり実現しにくい。
　特許文献１に示されるような方式により、リセット入力を持たないＤＥＭＵＸによって複数のＤＥＭＵＸの位相を同期させることが可能であるが、この方式を採用するためにはＤＥＭＵＸに対して入力データと独立にクロックの位相だけを可変させる必要があるが、数ＧＨｚの動作速度を持ち一般的に入手可能な光通信用ＤＥＭＵＸ素子（例えば非特許文献２）は入力データそのものに重畳されたタイミング情報からクロックを生成し内部のＤＥＭＵＸ部を動作させる方式であり、独立なクロック入力を持たないため、この方式は採用できない。
　従って、本発明が解決しようとする課題は、ＡＤ変換器から出力された複数ビットの量子化データをデジタル処理する場合におけるビットアラインメントを、サンプリング周期の数分の１以下の時間制度を持つ高速なタイミング制御技術や、リセット回路を持った高速なＤＥＭＵＸ素子を用いることなく実現することにある。
　本発明は、ＡＤ変換器から出力されたデータの発生確率を解析・評価することでビットアラインメントを達成する。無入力時に自然発生する小振幅のランダム雑音信号のビット分布を計測してアラインメントを達成するので、高速なタイミング制御技術やＤＥＭＵＸのリセット回路などの付加制御部をまったく必要としない超高速のアナログデジタル変換装置を実現可能としているところに特長がある。
　通常、ＡＤ変換器のアナログ入力に、出力デジタル値がちょうど切り替わる閾値に相当する完全な直流電位を入力した場合、出力されるデジタル値は閾値の上下に位置する値がランダムに出力される。これは、アナログ入力の値がＡＤ変換器の識別不能領域（不感帯）にあり、ＡＤ変換器が出力デジタル値を一意に確定できないためである。
　ＡＤ変換器の出力がオフセットバイナリコードである場合、ＡＤ変換器の入力に中心電位、つまり出力デジタル値の符号ビットがちょうど切り替わる閾値の不感帯に該当する電位を入力すると、出力されるデジタル値は、最上位ビットを符号ビットとすると、ちょうど符号ビットが切り替わる閾値の上下に位置する２つの値、つまり最小振幅の値のみとなり、例えば量子化ビット数が２ビットの場合、「０１」と「１０」のみとなる。一般に、広帯域なＡＤ変換器の入力は中心電位にバイアスされており、入力信号はＡＣ結合によりＡＤ変換器に接続されるため、入力信号を０Ｖに短絡するだけで簡単にこのような出力を得ることができる。
　ＡＤ変換器でサンプリングされたデジタル値において、一定時間の間に含まれるデジタル値が、最小値から最大値までの各値について、どのような頻度で分布するかを示す指標をビット分布というが、上記のような試験信号をＡＤ変換した結果のビット分布は、ビットアラインメントが達成されていれば「０１」、および「１０」のみに分布し、他の値、つまり「００」と「１１」は全て０％となる。例として、図４に示されるような、「０１」と「１０」の間にある不感帯に一定電位を入力した場合、ビットアラインメントが達成されていればＡＤ変換器から出力されるデジタル値におけるＭＳＢとＬＳＢの組み合わせは、図５に示されるようになる。図５においてＡの区間におけるビット分布は、「００」が０％、「０１」が５０％、「１０」が５０％、「１１」が０％となっている。ここで重要なのは「００」および「１１」のビット分布が０％であることである。
　ここで、ＡＤ変換器の出力をビット分布計測部に導入するまでの間の遅延差やＤＥＭＵＸ位相の不一致（ＤＥＭＵＸ位相ずれ）によりビットアラインメントが崩れていた場合、計測されるビット分布に「０１」および「１０」以外の値が出現する。例として、ＬＳＢのデータが本来のタイミングよりも１サンプル分だけ前方にずれてしまった場合における、ＬＳＢとＭＳＢの組み合わせを図６に示す。図６においてＡの区間におけるビット分布は、「００」が２０％、「０１」が３０％、「１０」が２０％、「１１」が３０％であり、本来出現しないはずの「００」と「１１」にビット分布の値が存在している。この性質を利用すると、ＡＤ変換器の出力データのビット分布を計測することによって、ビットアラインメントが達成されているかどうかを判断することができる。
　ここで、ビット分布計測部の前に、各量子化ビットについて独立にビット単位で遅延が加えられる遅延補正部を設け、その遅延量を、ＡＤ変換器からビット分布計測部までの間で想定される遅延差およびＤＥＭＵＸ位相がずれ得る範囲で変化させながらビット分布を計測してゆくと、遅延補正部で加えた遅延量が遅延差およびＤＥＭＵＸ位相ずれによる遅延量と一致した場合にのみ、「００」、「１１」のビット分布が０％となる特異点を示し、他の場合には、各ビット分布がほぼ一様な値を示す。従って、ビット分布が前者の値を示すような遅延補正の値を探すことによってビットアラインメントが達成できたことになる。
　そこで、ＡＤ変換器の出力を、各量子化ビット間の遅延差やＤＥＭＵＸ位相の不一致を補正しないまま、デジタル処理部に導入し、デジタル処理部の内部において、遅延補正とビット分布計測を行い、前述のような手順によってビット分布が特異点となるような遅延補正を行い、その結果をそのまま本来のデジタル処理部に導入することにより、ビットアラインメントが達成された状態で正しいデジタル処理を行うことが可能となる。一般に高速なＡＤ変換器の出力は、シリアルデータのまま高速なＦＰＧＡ等のデバイスに導入されるか、若しくは、ＦＰＧＡ等の外部または内部のＤＥＭＵＸによりシリアルパラレル変換された後にＦＰＧＡ等の内部に構成されたデジタル処理部において必要なデジタル処理が行われる。このため、デジタル処理部と同一のＦＰＧＡ等の内部に遅延補正部とビット分布計測部を構成するか、ＤＥＭＵＸを経由して十分に低速になった後に遅延補正とビット分布計測を行えば、その後の本来のデジタル処理部へのデータ伝送はクロック同期による転送が確保できるため、デジタル処理部においてビット間の遅延差やＤＥＭＵＸ位相ずれによるビットアラインメントが損なわれることはない。
　上記では２ビット量子化の場合について示したが、３ビット以上の量子化ビット数の場合でも同様のことが言える。３ビット以上の場合、ＡＤ変換器の入力に中心電位の不感帯に該当する電位を入力したときに得られる出力は、「０１１１・・・」、および「１０００・・・」に限定され、それ以外の値は出力されないが、ビットアラインメントが崩れていた場合には上記以外の値が出現する。したがって２ビットの場合と同様の手順により、ビット分布計測の結果として「０１１１・・・」および「１０００・・・」以外の値が０％となる特異点を探すことによりビットアラインメントの達成が可能となる。
　これまでは、ＡＤ変換器の入力が０Ｖを中心電圧としている場合について説明したが、ＡＤ変換器の入力中心電圧が０Ｖでない場合においても、中心電圧の閾値に相当する直流電圧を入力すれば同様の効果が得られ、このためには入力部に簡単な定電圧発生部を設ければよい。
　また、ＡＤ変換器の不感帯を利用せず、入力にランダム雑音を入力することでも同様の効果が得られる。ＡＤ変換器の中心電圧の閾値をまたいで、その上下の量子化レベルの範囲を超えない、小振幅の雑音を入力すれば、ＡＤ変換器の出力からは最小振幅のランダムな出力が得られる。雑音の振幅が上記より大きい場合には、出力は最小振幅の値のみとはならずより振幅の大きな値にも分布するが、雑音は一般的に振幅が大きくなると出現頻度が減少するため、ビットアラインメントが正しく達成されていれば最小振幅値以外の値におけるビット分布は相対的に小さくなる。一方、ビットアラインメントが達成されていない場合にはＡＤ変換器の出力ビット分布はほぼ一様となるため、各量子化ビット毎に遅延量の補正を行いながら、最小振幅値以外のビット分布が、最小振幅値のビット分布に比較して相対的に小さくなるようなビット分布の特異点を探すことによってビットアラインメントの達成が可能となる。
　これまでに説明した構成と手順によりビットアラインメントが達成された状態において、ＡＤ変換器の入力を本来処理すべき入力信号に切り換えることにより、正しいデジタル処理を実現することができる。
　以上説明したことから明らかなように、ＡＤ変換器とデジタル処理部の間に遅延補正部とビット分布計測部を配置し、ビット分布を計測することにより、ＡＤ変換器のサンプリング周期よりも精密なタイミング制御、およびＤＥＭＵＸのリセット操作、を行わずにビットアラインメントを達成し、正しいデジタル処理を実現することが可能となる。
　ＤＥＭＵＸのリセット操作が不要となることにより、一般的に入手可能なリセット端子を持たない光通信用のＤＥＭＵＸ素子を利用することが可能となり、数ＧＨｚ以上の処理速度を持ったシステムを低いコストで実現することができる。リセット端子を持ったＤＥＭＵＸ素子を利用する場合でも、リセット信号を生成するための精密なタイミング制御が不要となるため、システムを低いコストで実現することが可能となる。
　ＡＤ変換器からデジタル処理部の間が遠隔である場合、ＡＤ変換器の出力を光伝送手段などによりデジタル処理部まで伝送することになる。従来の手法では、ＡＤ変換器の出力データのビットアラインメントを正しく達成してから伝送路に載せる必要があり、さらに伝送路内でのビットアラインメントの破壊を防ぐ機構が必要であったが、本発明の場合には、ＡＤ変換器の複数ビットの出力を、それぞれシリアルデータのまま独立な伝送路によって伝送し、最終的にデジタル処理部に到達した時に伝送路の遅延差を補正することができるため、ＡＤ変換部および中間の伝送路の構成を簡略化することが可能となる。
　図１は本発明の手法により、ＤＥＭＵＸリセットを行わないでビットアラインメントを実現するアナログデジタル変換装置のブロック図である。
　図２は従来の手法により、ＡＤ変換器の出力をシリアルデータのままデジタル処理部に導入するアナログデジタル変換装置のブロック図である。
　図３は従来の手法により、ＡＤ変換器の出力をリセット入力のあるＤＥＭＵＸ素子でシリアルパラレル変換してデジタル処理部に導入するアナログデジタル変換装置のブロック図である。
　図４はＡＤ変換器の不感帯と、そこに一定電位を入力した場合にＡＤ変換器から出力されるデジタル値の例である。
　図５は図４のようなＡＤ変換器の出力において、ビットアラインメントが達成されている場合のＭＳＢとＬＳＢのビット分布を示す。
　図６は図４のようなＡＤ変換器の出力において、ビットアラインメントが達成されていない場合のＭＳＢとＬＳＢのビット分布を示す。
符号の説明
　１１　本来処理すべきアナログ信号
　１２　試験信号
　１３　０Ｖの直流信号
　２１　ＡＤ変換されたデジタル値の最上位ビット（ＭＳＢ）
　２２　ＡＤ変換されたデジタル値の最下位ビット（ＬＳＢ）
　３１　シリアルパラレル変換されたパラレルＭＳＢデータ
　３２　シリアルパラレル変換されたパラレルＬＳＢデータ
　４１　遅延補正されたパラレルＭＳＢデータ
　４２　遅延補正されたパラレルＬＳＢデータ
　５１　ビット分布計測結果
　６１　ＭＳＢ用遅延補正量
　６２　ＬＳＢ用遅延補正量
　８１　ＤＥＭＵＸリセット信号
　１０１　アナログ信号入力端子
　１０２　シグナルグランド
　１０３　アナログ入力切換スイッチ
　１０４　ＡＣ結合
　２０１　２ビット量子化、オフセットバイナリ出力のＡＤ変換器
　３０１　ＭＳＢ用のＤＥＭＵＸ
　３０２　ＬＳＢ用のＤＥＭＵＸ
　４０１　ＭＳＢ用の遅延補正部
　４０２　ＬＳＢ用の遅延補正部
　５０１　ビット分布計測部
　６０１　遅延量制御部
　７０１　デジタル処理部
　８０１　ＤＥＭＵＸリセット信号発生部
　以下、本発明の実施形態を図１に沿って説明する。
　図１において、アナログ入力切換スイッチ１０３を、シグナルグランド１０２側に接続し０Ｖとすると、ＡＣ結合１０４を介して接続されているＡＤ変換器２０１の入力はバイアスされた中心電位となり、ちょうど正側と負側の境目の閾値にある識別不能領域（不感帯）に入る。このときＡＤ変換器からは最小振幅のランダムなデジタル値が出力される。この図では２ビット量子化の例を示しているため、デジタル値は最上位ビットを示すＭＳＢデータ２１、および最下位ビットを示すＬＳＢデータ２２がそれぞれ別々な信号線としてＡＤ変換器から出力される。
　ＭＳＢデータとＬＳＢデータは、それぞれＭＳＢ用ＤＥＭＵＸ３０１およびＬＳＢ用ＤＥＭＵＸ３０２に導入され、１：ｎにシリアルパラレル変換される。これらのＤＥＭＵＸは同時にリセットされていないため、パラレル変換されたＭＳＢデータ３１と、パラレル変換されたＬＳＢデータ３２のビットアラインメントは一般的に達成されていない。
　ＭＳＢデータ３１とＬＳＢデータ３２は、それぞれＭＳＢ用の遅延補正部４０１、およびＬＳＢ用の遅延補正部４０２に導入される。最初の段階ではＭＳＢ用遅延補正部とＬＳＢ用遅延補正部の相対的な遅延量は０に設定しておく。
　遅延補正部から出力されたＭＳＢデータ４１とＬＳＢデータ４２は、ビット分布計測部５０１に導入され、「００」、「０１」、「１０」、「１１」の各ビット分布が一定の時間間隔において計測される。
　ビット分布の計測結果５１は、遅延量制御部６０１によって読取られ、「００」、「１１」の値が０％となり、かつ「０１」、「１０」のビット分布の合計が１００％となる特異点でなかった場合には、ビットアラインメントが達成されていないと判断し、ＭＳＢとＬＳＢの相対遅延が＋１ビットとなるように遅延補正部の遅延量６１および６２を制御し、再度ビット分布を計測する。
　この手順を繰り返し、ビット分布が特異点となる遅延量を検索する。相対遅延量が想定される限界（例えば１：１６ＤＥＭＵＸを使用する場合には１６ビット）に達してもビット分布の特異点がみつからない場合には、相対遅延量を負値に変更して同様の手順を繰り返す。
　検索の結果、ビット分布が特異点となったら、相対遅延量を固定し、入力切替スイッチ１０３をアナログ信号入力端子１０１側に切り換える。
　この状態でデジタル処理部７０１に入力される２ビットデータ（ＭＳＢ、およびＬＳＢ）のビットアラインメントが達成されているので、本来のデジタル処理が開始できる。

Claims (4)

  1. アナログ信号を２ビット以上の量子化ビット数でＡＤ変換してデジタルデータとして出力するアナログデジタル変換装置において、ＡＤ変換器の出力を、各ビット独立にデジタル的に遅延させる遅延補正手段と、遅延補正されたデータのビット分布を計測する手段と、ビット分布の計測結果により遅延補正量を制御する制御手段を備えたアナログデジタル変換装置。
  2. ＡＤ変換器の出力を、各ビットに設けられたデマルチプレクサによりシリアルパラレル変換してから遅延補正手段に伝送し、遅延補正手段以降はデマルチプレクサによりパラレル化されたデータに対して実施することを特徴とする、請求の範囲１に記載のアナログデジタル変換装置。
  3. ＡＤ変換器とデータ出力部の間が、各ビット独立かつ任意の固定的な遅延量を持つ伝送手段により接続されることを特徴とする、請求項１または請求の範囲２に記載のアナログデジタル変換装置。
  4. アナログ信号を入力し、内部でアナログデジタル変換を行い、デジタル的な方式で信号処理を行うデジタル信号処理装置において、ＡＤ変換器とデジタル信号処理部を接続する方式として請求の範囲１、請求の範囲２、または請求の範囲３の方式を採用するデジタル信号処理装置。
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