KR20060094089A - 차동 위상 검출기 - Google Patents

Abstract

본 발명은 차동 위상 검출기의 완전한 디지털 구현 및 이러한 차동 위상 검출기를 위한 보간기와 관련이 있다. 본 발명에 따라, 네 개의 광검출기의 디지털화된 신호(A, B, C, D)로부터 트랙킹 에러 신호를 생성하기 위한 차동 위상 검출기는, 디지털화된 신호(A, B, C, D)를 시간 다중화하기 위한 멀티플렉서를 구비하며, 시간 다중화된 디지털화된 신호(A, B, C, D)로부터 샘플을 동기화하기 위한 디멀티플렉서/보간기를 포함한다.

Description

차동 위상 검출기{DIFFERENTIAL PHASE DETECTOR}

본 발명은 일반적으로 차동 위상 검출기와 관련이 있다. 보다 정확하게는, 본 발명은 차동 위상 검출기의 완전한 디지털 구현과, 이러한 차동 위상 검출기를 위한 보간기(interpolator), 그리고 이와 같은 차동 위상 검출기를 사용해서 기록 매체로부터 읽기 및/또는 이 기록 매체로 기록하기 위한 장치와 관련이 있다.

디지털 다기능 디스크(digital versatile disk: DVD)의 재생을 위해, 네 개의 광검출기(A, B, C, D)로부터의 신호가 하나의 재생기의 전단부에서 복구된다. 이 신호는 고주파 주(main) 광선 합산 신호(A+B+C+D), 즉, 데이터 신호(HF)의 생성 및 차동 위상 검출(differential phase detection: DPD)을 위해 사용된다. 트랙 위에서 랜드(land)와 피트(pit)의 검출을 위해, 데이터 신호(HF)를 사용하는 것은 충분하다. 이 데이터 신호는 디지털 도메인에서 처리되므로, 이 신호는 적절한 아날로그-디지털 변환기에 의해 고속으로 디지털화된다.

정확한 트래킹을 위해, 트래킹 에러 신호를 생성하는 서보(servo) 제어기는 광검출기로부터 네 개의 개별적인 신호(A, B, C, D)를 필요로 한다. 트래킹 에러 신호의 생성을 위해서는 일반적으로 차동 위상 검출기가 채택된다. 이 기술은 광검출기로부터의 신호(A, B, C, D)간의 위상 차이이 측정에 기반을 둔다. 이 위상 차 이는 신호의 모서리 간의 시간적 차이를 고려함으로써 평가된다.

차동 위상 검출기를 위해서, 여러 기술이 채택된다. 만약 혼성 아날로그 및 디지털 방법이 채택된다면, 소정의 아날로그 처리 이후에, 일반적으로 비교기가 디지털 2단계(two-level) 신호의 구성을 위해 충분하다. 어떠한 추가적인 아날로그-디지털 변환기도 차동 위상 검출기를 위해 필요치 않다. 이와 같은 접근법이 도 1에서 도시된다. 도시된 회로의 디지털 부분은 샘플링된 디지털 신호의 천이간의 클록 주기를 측정하며, 이 샘플링된 디지털 신호는 아날로그 부분에서 소정의 임계치 이상 혹은 이하인 신호 천이를 검출하기 위한 고속 비교기를 사용함으로써 얻어진다. 실제로는, 비교기는 1-비트 고속 아날로그-디지털 변환기로서 고려될 수 있다. 이 비교기는 잡음때문에 매우 쉽게 스위칭될 수 있다. 그러므로, 이 비교기는 중요한 소자이며, 이 소자의 이력 현상(hysteresis)은 가성(false) 천이를 회피하기 위해 잡음에 대해 적절히 조정될 필요가 있다. 이 접근법의 또 다른 제한은 클록 주파수가 시간 지연의 정확한 측정을 위해서 높을 필요가 있다는 것이다. 미국 특허 US5,956,304에서 개시된 해결책은 잡음을 거부하고 샘플링 클록의 제한된 시간 분해능에 대해 트래킹 에러 신호의 분해능을 증가시키기 위한 상관 관계의 이점을 취한다.

도 2에서 도시된 유럽 특허 EP1 058 244에서 개시된 다른 해결책은 가성 천이를 거부하기 위한 적합한 상태 머신(state machine)의 사용을 고려한다. 하지만, 이 해결책은 디지털 클록 주기 이내에서 신호 모서리의 위상을 측정하기 위한 특별한 위상 측정 유닛(phase measurement: PM)을 필요로 한다(도 2의 PM 셀을 참조). 이 위상 정보를 사용해서, 이 위상 비교기의 분해능이 클록 주기보다 높게 된다. 아날로그 전단부는 슬라이스 수준 생성기로부터 임계치(슬라이스 수준)를 사용해서 네 개의 신호를 디지털화하는 이퀄라이저와 비교기를 포함한다. 위상 측정 셀은 입력 2단계(two-level) 신호를 샘플링하고, 클록 주기 내에서 모서리의 위상을 평가한다. 위상 비교기는 위상 측정 셀로부터 이 모서리의 정확한 위치에 관한 디지털 정보를 받고, 입력 신호들의 쌍 사이의 위상 차이를 측정하기 위해 언급된 상태 머신을 사용한다. 출력 필터는, 위상 측정에 대해 아무런 모서리가 존재하지 않을 때, 클록 주기에 삽입되는 0의 값을 평활하기 위해 위상 차이 측정을 보간한다(interpolate). 슬라이드 수준 생성기는 디지털 유닛이며, 이 유닛은 상기 언급된 모서리 정보를 사용해서 이 비교기의 수준을 적절한 값으로 지정한다. 그 다음으로, 슬라이스 수준은 적합한 디지털-아날로그 변환기에 의해 아날로그 전단부에서 아날로그 도메인으로 변환된다.

반면에, 만약 완전한 디지털 접근법이 구현되면, 네 개의 검출기(A, B, C, D)로부터의 개별 신호가 디지털화되며, 네 개의 아날로그-디지털 변환기를 필요로 한다. 데이터 신호(HF)의 생성을 위한 합산이 네 개의 디지털화된 신호(A, B, C, D)를 합산함으로써 디지털 도메인에서 구현될 수 있으므로, 상기 언급된 데이터 신호(HF)를 위한 아날로그-디지털 변환기는 더 이상 필요치 않다. 이 해결책은 도 3과 도 5에서 도시된다.

본 발명의 목적은 완전한 디지털 차동 위상 검출을 위한 추가적인 해결책을 제안하는 것이다.

본 발명에 따라, 네 개의 아날로그-디지털 변환기를 사용하는 대신에, 단일의 아날로그-디지털 변환기가 도 6에서 도시된 것처럼 네 배 더 빠른 속도로 사용된다. 하지만, 이 아날로그-디지털 변환기는 네 개의 신호를 다른 순간에 샘플링한다는 문제점이 발생한다. 이 신호 간의 결과 위상 변위는 차동 위상 검출을 위한 데이터 신호의 구성과 위상 차이의 정확한 계산을 위해 심각한 결과를 초래한다. 채널의 다른 위상 변위를 보상하기 위해, 보간(interpolation)이 새로운 샘플을 생성하기 위해 필요하며, 이 새로운 샘플은 네 개의 신호를 위해 동기된다. 이 샘플은 아날로그-디지털 변환기의 샘플링 속도의 절반 속도에서 요구된다.

동기 샘플을 재건하기 위해, 자명한 해결책은, 아날로그-디지털 변환기의 속도에 신호를 업샘플링(up-sampling)하면서, 효과적으로 보간을 구현하는, 각 신호에 대해 잘 알려진 다위상(poly-phase) 구조로서 존재한다. 이 해결책은 도 7에서 도시된다. 게다가, 요구되는 샘플링 속도를 고려 할 때, 샘플은 2의 인수로 데시메이팅(decimating)된다. 보간이 이 데시메이터(decimator)에 의해 거부되는 값을 계산하는 것이 명백하다. 그러므로, 보다 효과적인 다위상 구조가 바람직하다.

새로운 다위상 아키텍쳐를 제안하는 것이 본 발명의 추가적인 목적이다.

본 발명에 따른 다위상 아키텍쳐는 출력 데시메이션 인수가 N의 정수 제수(divider)일 때 N개의 채널을 가진 다중화된 소스의 위상 변위를 보상한다. 이 새로운 아키텍쳐는 보편적으로 유효하며, 이 문제점을 최대한의 효율성으로서 해결한다.

예시적인 실시예에서, 이 아키텍쳐는 DVD 재생의 경우에 적용되며, 여기서 네 개의 신호가 생성되며, 이 출력의 데시메이션을 필요로 한다.

본 발명의 보다 나은 이해를 위해서, 예시적인 실시예는 도면들을 참조하면서 다음의 설명에서 명시된다. 본 발명이 이 예시적인 실시예에 제한되지 않고 명시된 특징들은 본 발명의 범위를 벗어나지 않으면서 또한 편리하게 결합 및/또는 변형될 수 있다.

도 1은 차동 위상 검출을 위한 아날로그와 디지털 혼성 방법을 도시하는 도면.

도 2는 차동 위상 검출을 위한 추가적인 아날로그와 디지털 혼성 방법을 도시하는 도면.

도 3은 한 채널용 차동 위상 검출을 위한 아날로그-디지털 변환기와 디지털 전단부를 도시하는 도면.

도 4는 선형 보간과 이상적인 보간에 의해 야기된 왜곡(distortion)의 비교를 도시한 도면.

도 5는 차동 위상 검출기와 데이터 신호 생성의 완전한 디지털 구현을 도시한 도면.

도 6은 멀티플렉서(MUX)를 사용하는 차동 위상 검출기와 데이터 신호 생성의 완전한 디지털 구현을 도시한 도면.

도 7은 3단계 다위상 구현을 도시하는 도면.

도 8은 감소된 메모리 요구 사항을 갖는 3단계 다위상 구현을 도시한 도면. 도 9는 네 개의 채널을 갖는 다중화된 소스의 위상 보상을 위한 본 발명에 따른 다위상 구조를 도시한 도면.

도 10은 처리 지연을 무시하면서 이상적인 보간을 위한 시간 흐름도를 도시한 도면.

도 11은 처리 지연을 고려하면서 보간을 위한 시간 흐름도를 도시한 도면.

도 12는 네 개의 채널과 1의 데시메이션 인수를 위한 다위상 구조를 도시한 도면.

도 13은 네 개의 채널과 4의 데시메이션 인수를 위한 다위상 구조를 도시한 도면.

도 14는 8개의 채널과 4의 데시메이션 인수를 위한 다위상 구조를 도시한 도면.

차동 위상 검출기를 위해, 네 개의 신호(A, B, C, D)가 디지털화되고, 또한 신호 모서리가 디지털 도메인에서 측정되는데, 이것은 아날로그 비교기를 회피하는 것을 허용한다. 두 개의 입력 신호간의 차이의 출력에서 부호 비트를 추출하는 것이 충분하기 때문에, 디지털 비교기는 매우 간단하다. 이 비교기는 디지털-아날로그 변환기를 필요로 하지 않고, 디지털 수준을 슬라이서(slicer) 수준 생성기로부터 직접적으로 수신한다. 차동 위상 검출기의 전단부는 완전 디지털이다. 이 차동 위상 검출기는 비교기, 슬라이스 수준 생성기 및 위상 측정을 포함한다. 하나의 채 널을 위한 이와 같은 디지털 전단부는 도 3에서 도시된다.

시간 분해능(resolution)은 천이의 정확한 시간을 계산하기 위해 인접 샘플의 완전한 진폭을 사용함으로써 샘플링 클록 위로 증가된다. 이 위상은 단지 신호가 부호가 바뀔 때만이 측정된다. XOR은 입력 신호의 모서리를 발견하며, 결과 인에이블(enable) 신호가 위상 계산을 시작시킨다.

위상 계산을 위한 제1차수 근사는:

여기서 x_new는 영점 교차 이후의 신호값이고, x_old는 영점 교차 이전의 신호값이며, N_ph는 클록 주기내의 위상 주기들의 개수이다. 상기 위상 계산은 도 4에서 도시된 선형 보간을 의미한다.

선형 보간은 보간된 신호의 선형적 왜곡을 생성하므로 이상적인 보간은 아니다. 이 왜곡은 신호 스펙트럼의 고주파수 부분의 감쇄와 동일하다. 하지만, 이 왜곡은 고주파수를 부스팅(boosting)함으로써 이퀄라이저에 의해 보상될 수 있다.

도 5에서 도시된 차감 위상 검출기를 위해서, 상기 설명된 전단부가 병렬로 네 번, 즉 검출기로부터의 각 신호에 대해 하나씩의 전단부가 사용된다. 데이터 신호(HF)는 차동 위상 검출기를 위해 사용되는 동일한 아날로그-디지털 변환기를 사용해서 생성된다. 그리고 나서, 네 개의 신호(A, B, C, D)가 디지털 도메인에 추가된다.

초고속의 아날로그-디지털 변환기의 이용 가능성을 고려할 때, 샘플링 속도 F_ADC'에서 네 개의 아날로그-디지털 변환기 대신에, 아날로그-디지털 변환기에 앞서서 아날로그 도메인에서 네 개의 신호를 다중화하면서, 네 배 빠른 샘플링 속도(F_{MUX_ADC} = 4 ×F_ADC)의 단일 아날로그-디지털 변환기가 사용될 수 있다. 이 접근법은 도 6에서 도시된다. 아날로그-디지털 변환기는 네 개의 신호를 다른 순간에 샘플링하므로, 결과 위상 변위는 보상되어야만 한다. 이것은 네 개의 신호를 보간함으로써 달성된다. 그렇치 않다면, 하나의 허용할 수 없는 에러가 위상 측정과 데이터 신호(HF)의 생성 이전에 추가된다.

상기 접근법을 위해, 새로운 블록, 즉, 디먹스/보간기가 필요하다. 이 블록은:

- 네 개의 신호를 분리시키고,

- 보다 빠른 속도로 신호를 보간함으로써 샘플링 클록의 위상 변위를 보상하고,

- 차동 위상 검출기에 의해 요구되고 데이터 신호(HF)의 다음에 나오는 처리를 위해 샘플링 속도에 출력 샘플링 속도(F_OUT)를 적응시키는 기능을 갖는다.

차동 위상 검출기의 입력에서, 높은 샘플링 속도를 갖는 것이 선호되며, 만약 그렇치 않다면, 선형 보간에 의해 야기된 왜곡을 보상하는 것이 보다 더 어렵게 된다. 또한, 데이터 신호(HF)의 생성을 위해서, 높은 샘플링 비율을 갖는 것이 이롭다. 일반적으로, 아날로그-디지털 변환기의 절반과 동일한 샘플링 속도면 충분하 다:

결과적으로, 보간기의 출력에서의 샘플은 아날로그-디지털 변환기의 샘플링 속도의 절반에서 요구된다. 동기화된 출력 샘플을 산출하기 위해, 디먹스/보간기는 세 개의 단계, 즉, 4만큼 역다중화, 4만큼 보간, 및 2만큼 다운샘플링하는 단계에서 세 개의 언급된 기능을 적용한다.

디먹스/보간기의 구현은 상기 언급된 세 개의 단계를 수행하기 위한 수단을 제공해야만 한다. 그러므로, 도 7에서 도시된 디먹스/보간기는:

- 저속(F_{MUX_ADC}/4)으로 네 개의 신호로 분리시키기 위한 디멀티플렉서(DEMUX)와,

- F_{MUX_ADC'}의 속도로 동작하는 네 개의 동일한 보간기로서, 보간을 위해 잘 알려진 다위상 구조를 사용해서 네 배 빠른 속도로 네 개의 신호를 업샘플링하기 위해 각 신호에 대해 하나씩 존재하는, 네 개의 동일한 보간기와,

- 이전 단계의 보간 필터는 에일리어싱(alising)을 회피하기 위해 충분하므로, 어떠한 필터링없이 절반의 속도(F_{MUX_ADC}/2)로 신호를 다운샘플링하기 위한 네 개의 데시메이터를 포함한다.

도 7에서, P0, P1, P2, 및 P3는 각 다위상 보간기의 서브-필터이다. 이 서브-필터는 초기적 스펙트럼의 주기적 반복의 거부를 위한 프로토타입 필터(P)의 데시메이팅된 버전(version)이다.

n=1,...,N_s에 대해,

P0(n) = P(4ㆍn),

P0(n) = P(4ㆍn+1),

P0(n) = P(4ㆍn+2),

P0(n) = P(4ㆍn+3)이며, N_s는 각 서브-필터의 탭(tap)의 최대수이다. 다위상 보간기에서 서브-필터의 내부 지연은 함께 묶일 수 있으며, 따라서 단일 집합의 지연을 형성한다. 이런 방식으로, 보다 적은 지연을 갖는 동일한 구조이 구현될 수 있으며, 이것은 도 8에서 도시된다. 블록(PCO, PC1, PC2, PC3)(PC는 다위상 계산을 표시함)은 상기 언급된 서브-필터의 계산 기능만을 포함한다. 이 지연은 서브-필터로부터 단일 지연 블록으로 보내지며, 이 지연 블록은 그 출력에서 입력 신호의 N_s 지연된 버전을 제공하며, 여기서 N_s는 각 서브-필터의 탭의 최대수이다. 이 N_s 신호는 각 서브-필터의 계산 유닛의 입력에 제공된다. 이 계산 유닛은 합계 함수뿐만 아니라 서브-필터의 계수를 위한 곱셈기(multiplier)를 포함한다. 이 계산 유닛의 출력은 최고 속도(F_{MUX_ADC})로 동작하는 멀티플렉서에 의해 네 번마다 단지 한 번꼴로 사용되기 때문에, 이 계산 유닛은 저속(F_{MUX_ADC}/4)으로 동작한다.

보간기가 데시메이터에 의해 거부되는 값을 계산하는 것은 명백하다. 그러므로, 보다 효과적인 다위상 구조가 바람직하다. 네 개의 채널의 위상 변위를 보상하는 이러한 다위상 아키텍쳐가 도 9에서 도시된다. 본 발명에 따른, 이 아키텍쳐는 디먹스, 보간 필터와 데시메이터를 병합하고, 이렇게 함으로써 이 데시메이터에서 제거되는(discarded) 샘플의 계산을 회피하게 된다. 이 구조는 네 개의 출력 신호의 속도로 동작하며, 채널 쌍을 위한 시간-멀티플렉스에서의 다위상 경로의 사용을 이용하며, 이것은 다위상 경로의 반복을 피한다. 각 다위상 경로는 출력 신호의 속도(F_{MUX_ADC}/2)로 동작한다. 각 지연 블록은 여러 이전 블록을 병합하고, 출력은 인터리빙(interleaving)되며, 이 모든 지연 블록은 두 배의 길이(2ㆍN_s)를 가지며, 두 배의 속도(F_{MUX_ADC}/2)에서 동작한다. 이 아키텍쳐의 하나의 이점은 보다 적은 수의 자원이 사용된다는 것이다. 사실상, 계산 유닛(PC)의 수는 도 8의 이전 아키텍쳐와 비교해서 4의 인수만큼 감소한다. 알려진 아키텍쳐와 비교해서 인수 4를 설명하는 두 가지 이유가 존재한다:

- 계산 유닛은 두 배의 속도에서 사용된다;

- 계산 유닛은 서브-샘플링에 의해 거부되는 값의 절반을 계산하지 않는다.

첫 번째 현상은 다른 방식을 사용해서도 또한 얻어질 수 있으며, 이것은 2의 제 1인수를 산출한다. 두 번째 현상은 보다 중요하고, 이 방식의 효율성을 특징지으며, 추가적인 2의 인수를 산출한다. 결과적으로 완전한 감소 인수는 4이다.

이 새로운 구조를 설명하기 위해, 도 10에서 도시된 시간 파형을 고려하는 것은 이롭다. 이 도면에서, 처리를 위한 지연은 무시되며, 그러므로 계산된 샘플은 이 샘플을 반드시 필요로 하는 시간 위치에 할당된다.

아날로그-디지털 변환기로부터 유래하는 샘플(ADC 출력 데이터)은 F_{MUX_ADC}의 샘플 비율로 당도한다. 네 개의 신호를 분리시키는 디멀티플렉서 대신에, 보다 작은 디멀티플렉서가 사용된다. 광검출기 중의 두 개에서 당도하는 데이터(A 및 C 데이터)는 멀티플렉서의 출력(디먹스 출력 AC)에서 여전히 결합된다. 나머지 두 개의 광검출기(B 및 D 데이터)(DEMUX 출력 BD)로부터 오는 데이터도 마찬가지다. 지연이 없다고 가정할 때, 이상적인 디멀티플렉서는 출력 샘플(DEMUX 출력 AC 및 DEMUX 출력 BD)을 그 원래 있었던 곳으로 정확히 할당할 것이다. 이 네 개의 채널을 위한 새로운 출력값이 F_{MUX_ADC}/2의 속도에서 필요하다. 이 값은 A1, C1, A2, C2 등과 같은 순간에 계산된다. 예를 들면, C2의 순간에 P0 서브-필터를 위해 세 개의 탭과 다른 서브-필터를 위해 두 개의 탭을 생성하는, 9개의 탭 프로토타입 필터를 가정해 보면, 다위상 계산 유닛(PC0)은 C123을 계산한다. 굵은 글씨체의 2는 중간 계수의 보다 높은 값을 나타내고, 이것은 입력값(C2)에 대응한다:

- 다위상 계산 유닛(PC2)은 A23을 계산한다;

- 다위상 계산 유닛(PC1)은 B23을 계산한다. 굵은 글씨체의 2는 입력값 B2에 대응하는 계수의 보다 높은 값을 나타내며, 이것은 B23을 필요로 하는 시간 순간에 보다 근접하다:

- 다위상 계산 유닛(PC3)은 D12를 계산한다. 굵은 글씨체 2는 입력값 D2에 대응하는 계수의 보다 높은 값을 나타내며, 이것은 D12를 필요로 하는 순간에 보다 근접하다. 모든 다위상 계산 유닛은 시간 멀티플렉스로부터의 하나의 시간에 하나의 채널의 샘플만을 추출하기 위해 지연으로부터 인터리빙된 샘플을 필요로 한다. 네 개의 계산된 값이 네 개의 출력 멀티플렉서를 통과한다. A3에 대응하는 그 다음 순간에, 다위상 계산 유닛(PC2)이 C 채널을 위해 필요하다. 만약 A 및 C 채널이 시간 멀티플렉스에서 계산 유닛의 입력에서 수신된다면, 계산 유닛의 이중화(doubling)가 회피된다. B 및 D 채널을 위해서도 마찬가지다. 그러므로, 입력 디멀티플렉서는 네 개가 아닌 두 개의 신호를 분리시킨다. 또한, D2 및 B3에 대응하는 순간에 보간된 값의 계산은 필요치 않다. 도 8에서 도시된 아키텍쳐에서, 보간된 값이 계산되고, 거부된다. 도 9에서 도시된 아키텍쳐에서, 이러한 불피요한 계산이 회피된다.

물론, 적절한 보간을 보여 주기 위한 목적으로 도 10에서 표현된, 이상적인 상황은, 아직 이용 가능하지 않은 입력값을 사용하므로 우연이 아니다. 실제적인 상황은 도 11에서 도시되는데, 여기서 모든 신호가 F_{MUX_ADC}/2 클록에 동기된다. 이에 따라서, 디멀티플렉서의 두 개의 출력이 지연되고 동기된다. C3가 C123의 계산을 위해 이용 가능할 필요가 있으므로, PC0 출력과 PC2 출력은 두 개의 추가적인 클록 주기에 의해 지연된다. 하나의 클록 주기의 하나의 추가적인 지연은, 이전의 도 10에서처럼, A와 C의 출력 샘플이 B와 D의 값과 동기되는 것을 보장하기 위해 PC0 출력과 PC2 출력을 위해 필요하다. 모든 상기 지연은 이 지연 속에 포함되며, 이 지연은 도 9에서 도시된 블록도에서 표현된다.

상기 구조는 일반적으로 다중화된 소스에서 채널의 수가 4가 아닌 N이고, 서브-샘플링된 인수가 2가 아이고 D이며, D는 N의 정수 제수인 다른 응용으로 확장 가능하다. N=4를 가정하면서, D=1이고 D=N인 두 개의 간단한 경우가 도 12 및 도 13에서 예시된다. N=8이고 D=4인 하나의 추가적인 경우가 도 14에서 표현된다.

결론은:

- 다위상 계산 유닛의 수는 항상 N과 같고;

- 입력 디멀티플렉서는 S=D인 S의 신호를 분리시키고; 이 신호의 각각은 D 서브-샘플링 인수에 따라, 요청되는 출력 속도와 동일한 샘플 속도를 가지며;

- 지연 블록의 수는 S이고;

- 출력 멀티플렉서의 수는 입력 시간 멀티플렉서에서의 채널의 수와 같다는 것이다. 각 멀티플렉서는 I=N/D인 입력의 소정의 수(I)를 선택한다(물론, 멀티플렉서는 N=D일 때 필요치 않다). 상기 고려는 N 및 D의 임의의 경우에 대하여 디먹스/보간기를 설계하기 위해 충분하다.

본 발명은 일반적으로 차동 위상 검출기와 관련이 있으며, 차동 위상 검출기의 완전한 디지털 구현과, 이러한 차동 위상 검출기를 위한 보간기(interpolator), 그리고 이와 같은 차동 위상 검출기를 사용해서 기록 매체로부터 읽기 및/또는 이 기록 매체로 기록하기 위한 장치에 응용 가능하다.

Claims (10)

1. 결합된 디멀티플렉서(DEMUX)와 보간기에 있어서,

   N개 신호의 시간 다중화 신호를 수신하며, 시간 다중화 속도의 1/D배의 속도로 N개의 채널을 생성하며, 여기서 D는 N의 정수 제수(divider)인 것을 특징으로 하는, 결합된 디멀티플렉서와 보간기.
2. 제 1항에 있어서, 네 개 신호의 시간 다중화 신호를 수신하며, 시간 다중화의 절반의 속도로 네 개의 채널을 생성하는 것을 특징으로 하는, 결합된 디멀티플렉서와 보간기.
3. 네 개의 광검출기의 디지털 신호(A, B, C, D)로부터 트랙킹(tracking) 에러 신호를 생성하기 위한 차동 위상 검출기로서, 디지털 신호(A, B, C, D)를 시간 다중화하기 위한 멀티플렉서(MUX)를 구비하는 차동 위상 검출기에 있어서,

   시간 다중화된 디지털 신호(A, B, C, D)로부터 샘플을 동기화하기 위한 디멀티플렉서/보간기를 포함하는 것을 특징으로 하는, 트랙킹 에러 신호를 생성하기 위한 차동 위상 검출기.
4. 제3항에 있어서, 데이터 신호(HF)를 생성하기 위해 상기 디멀티플렉서/보간기의 동기화된 샘플을 합산하기 위한 합산 수단을 포함하는 것을 특징으로 하는, 트랙킹 에러 신호를 생성하기 위한 차동 위상 검출기.
5. 제3항 또는 제4항에 있어서, 보간에 의해 야기된 높은 신호 주파수의 감쇄를 보상하기 위한 수단을 추가적으로 포함하는, 트랙킹 에러 신호를 생성하기 위한 차동 위상 검출기.
6. 제3항 내지 제5항 중의 어느 한 항에 있어서, 디멀티플렉서/보간기는 N개 신호의 시간 다중화 신호를 수신하고, 시간 다중화 속도의 1/D배의 속도로 N개의 채널을 생성하며, 여기서 D는 N의 정수 제수인 것을 특징으로 하는, 트랙킹 에러 신호를 생성하기 위한 차동 위상 검출기.
7. 제6항에 있어서, 상기 디멀티플렉서/보간기는 네 개 신호의 시간 다중화 신호를 수신하고, 시간 다중화 속도의 절반의 속도로 네 개의 채널을 생성하는 것을 특징으로 하는, 트랙킹 에러 신호를 생성하기 위한 차동 위상 검출기.
8. 결합된 역다중화 및 보간을 하기 위한 방법에 있어서,

   - N개의 신호의 시간 다중화 신호를 수신하는 단계와;

   - 시간 다중화 속도의 1/D의 속도로 N개의 채널을 생성하는 단계로서, 여기서 D는 N의 정수 제수인, N개 채널의 생성 단계를 포함하는, 결합된 역다중화 및 보간을 하기 위한 방법.
9. 차동 위상 검출을 위한 방법에 있어서,

   - 네 개의 광검출기의 출력 신호(A, B, C, D)를 디지털화하는 단계와,

   - 디지털화된 신호(A, B, C, D)를 시간 다중화하는 단계와,

   - 시간 다중화된 디지털화된 신호(A, B, C, D)로부터의 샘플을 디멀티플렉서/보간기를 사용해 동기화하는 단계와,

   - 디지털화되고 동기화된 신호로부터 트래킹 에러 신호를 생성하는 단계를 포함하는, 차동 위상 검출을 위한 방법.
10. 광 기록 매체로부터 판독 및/또는 광 기록 매체에 기록하기 위한 장치에 있어서,

    제3항 내지 제7항 중의 어느 한 항에 따른 차동 위상 검출기를 포함하거나, 차동 위상 검출을 위해 제9항에 따른 방법을 수행하는 것을 특징으로 하는, 광 기록 매체로부터 판독 및/또는 광 기록 매체에 기록하기 위한 장치.

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