TWI450499B - 在樣本速率轉換系統內計算內插因子的方法與設備 - Google Patents

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Description

在樣本速率轉換系統內計算內插因子的方法與設備
本發明基本上係有關於數位信號處理，特別是關於將具有第一取樣速率(sampling rate)之數位信號轉換成具有第二取樣速率之相同數位信號之表示方式。
在許多電子應用中，信號係以數位之方式呈現及處理。數位字元組，或稱為樣本(sample)，表示信號在一固定時間間隔內之值。此固定時間間隔通常被稱為樣本速率(sample rate)，一般而言以赫茲(Hertz；Hz)為單位，其代表樣本間隔時間週期之倒數。如此表示之信號在其一半樣本速率以上可以不具有能量；等於一半樣本速率之頻率稱為奈奎斯特(Nyquist)頻率。
數位樣本速率轉換被應用於多種型態的數位系統之中。舉例而言，諸如錄製音樂唱片所產生之音訊信號即常以數位之方式處理。用以處理及記錄信號之設備之各個組件不全然在同一取樣頻率下運作。因此，其常常需要在設備之每一組件接受一於第一速率取樣之數位信號，而後在進行處理之前將其轉換成具有第二取樣速率之數位信號。當然，信號內含之資訊內容不可以因為樣本速率之轉換被明顯改變，否則信號之聲音品質將因此而降低。
進行樣本速率轉換之一種極為簡易之方式係單純地自上述之第一信號剔除樣本。因此輸出波形每秒鐘將具有較少之樣本而具有較低之樣本速率。假設輸出信號滿足奈奎斯特判定標準，則其將是對輸入端同一信號之精確表示方式。此過程一般稱為"抽樣(decimation)"。然而，其中輸入取樣速率係輸出取樣速率之整數倍之情形卻不多見。
當預定使得輸出取樣速率係高於輸入信號取樣速率且係其整數倍時，其可以運用一種稱為內插(interpolation)之程序。在此一內插運算中，可以藉由在輸入信號樣本間之時點填入其數值任意指派為零之樣本而先行產生一中間信號。此一中間信號稱為"零填充(zero-stuffed)"信號。由於時間全長不變而新加入樣本，故上述之零填充信號之取樣速率高於輸入信號。該較高頻率之零填充信號可以於一數位內插濾波器內進行濾波，以將由額外加入樣本所造成之不連續性平滑化。產生之數位信號與原輸入信號具有相同形狀，但每秒包含更多樣本。
抽樣和內插程序可以彼此結合。舉例而言，一電路可以進行抽樣因子等於D 之抽樣動作以及進行內插因子等於I 之內插運算。產生之輸出其取樣速率與輸入取樣速率之比例將等於I/D 。但此一電路對取樣速率之調整比例僅限於有理數(rational number)。更重要者，就一數位系統而言，其對上述之D 及I 之數值範圍有實務上之限制。上述之抽樣因子D 不能過大而使得抽樣信號不再滿足奈奎斯特率之條件。並且，該內插因子I 不能無限制地變大，因為內插濾波器所需之複雜度將隨著I 的變大(例如，更多抽頭(taps))而增加。此外，其假設不同時脈中至少有一時脈其基本上與系統時脈(意即，DSP時脈)相同，或者至少與其有直接的關聯，像是彼此以2之因數相關聯。此種情況下，欲於不同樣本速率時脈間維持一致性對於時序系統硬體之精確度及複雜度而言係一大負擔。
在一三時脈系統中精確處理資料之能力藉由增加數位信號處理之複雜度使其可以簡化產生實際類比時脈之規格。一般而言，類比複雜度之降低是令人期待的，因為其導致較佳之系統可靠度、較大之功能彈性、以及較低之系統成本。
本文所述之系統及方法在即時系統中計算內插因子p ，其係樣本速率轉換系統中之一關鍵參數，該即時系統在一DSP時脈和資料時脈間具有一複雜之關係。通常，此一系統中之二或三個時脈將具有簡單之關係(諸如時脈1=2*時脈2)。此關係致使情況得以簡化，實際上，其僅需考慮二個時脈。此外，本文所述之系統及方法允許內插因子之計算在輸入資料速率高於DSP時脈速率時進行。在至少某些實施例中，其可以對輸出信號加入一任意之時間延遲。
本發明之一實施例係有關於一種對取樣資料進行速率轉換之方法。依據一輸入樣本時脈取樣之輸入資料被接收。表示一輸出樣本時脈之數值亦被接收，該輸出樣本時脈與輸入樣本時脈相差一不必然為整數之數值。輸入及輸出樣本時脈與一處理器時脈間之關係分別被決定。輸入及輸出樣本時脈均與該處理器時脈無關。一內插因子被決定為該輸入樣本時脈、該輸出樣本時脈、及該處理器時脈之函數。輸出資料被產生為輸入資料及內插因子之函數，其中該輸出資料對應於依據該輸出樣本時脈所取樣之輸入資料。
本發明之另一實施例係有關於一種將取樣資料自一第一資料速率轉換成一第二資料速率之系統。此包含一速率轉換器，用以接收依據一輸入樣本時脈取樣之輸入資料，且用以產生輸出資料，該輸出資料表示依據一輸出樣本時脈取樣之輸入資料。該速率轉換器在一處理時脈速率下運作，該處理時脈速率與該輸入樣本時脈及該輸出樣本時脈均不相關。一接收該處理時脈之累積器(accumulator)用以監測該處理器時脈之一狀態並用以決定該輸入樣本時脈及該輸出樣本時脈分別與該處理器時脈之關係。上述之系統同時亦包含一內插因子電路連接至該累積器以及該速率轉換器。內插因子電路係用以自該累積器接收該輸入樣本時脈及該輸出樣本時脈分別與該處理器時脈之關係。該內插因子電路亦用以計算一內插因子，使其成為一該輸入樣本時脈、該輸出樣本時脈、及處理器時脈之函數。前述之速率轉換器係用以將輸入資料轉換成輸出資料，其係一該內插因子之函數。
本說明書敘述用以將具有一樣本速率之資料轉換成具有一第二樣本速率之資料之系統及方法。在先前技術之中，樣本速率轉換系統之實施運用一等於或以整數倍之關係直接相關於輸出樣本速率之數位信號處理時脈。本文所述之系統及技術有利地允許與輸出樣本速率呈有意義M/N 關係之一系統處理時脈。例如，M 及N 可以是相當大之整數。在至少某些實施例之中，其亦可以在輸出信號加入一可程式之時間延遲(具有任意之範圍和解析度)。
基本上，本說明書所述之技術可應用於具有固定轉換器頻率、可變(或即使固定，但相異之)信號資料速率之任何即時系統。轉換器一詞通常包含類比至數位轉換器(analog-to-digital converters；ADC)以及數位至類比轉換器(digital-to-analog converters；DAC)，取決於特定之應用。舉例而言，在一來源模式，一DAC提供一類比輸出激發信號，其得自該激發信號之合成數位表示方式。或者，在一偵測器模式，一ADC將一接收之類比響應信號(其可以自一待測裝置取得)轉換成該接收響應信號之一數位表示方式以自一測試系統進一步處理。在上述二例中，其可能使用一第三系統時脈，舉例而言，以控制DSP，其無需與該轉換器頻率或信號資料速率有關。其他應用包括樣本速率轉換系統，其中已知之轉換器樣本速率與已知之系統或處理時脈無關。
本文所述之樣本速率轉換技術允許使用者在一相對於實際轉換器運作之固定時脈速率(例如，轉換器時脈速率)具有寬廣範圍且精細解析度之速率(意即，時序)下定義基頻波形。此樣本速率轉換可以藉由依據以下三個不同時脈之關係決定一非整數內插因子而達成：轉換器時脈；使用者時脈；以及系統或DSP時脈。該內插因子由一內插濾波器使用。示範性內插器濾波器包含一多相位、有限脈衝響應(finite-impulse-response；以下或簡稱FIR)濾波器和對來源之線性內插器(linear interpolator on the source)，以及一多相位FIR濾波器、線性內插器、以及對數位轉化器之抽樣FIR濾波器之組合。此等濾波器組態在一以一無關處理器或DSP 時脈速率運作之系統內產生一預定之速率轉換。
重取樣器(re-sampler)之運作對使用者而言基本上是透明的，以使得該重取樣器裝置之運作儼如其包含具有運作於輸入或輸出其中一時脈速率之轉換器的傳統式任意波形產生器以及數位轉化器。因此，重取樣器並不知悉任何特殊事件，諸如一開始指令、使用者時脈重置指令、以及類似指令、樣本尺寸、或頻寬限制外之信號內容。重取樣過程所引進之所有誤差將全部在無雜波動態範圍(spurious free dynamic range；簡稱SFDR)規格之下。就輸入及輸出頻率而言，上述之重取樣器相當具有彈性；重取樣比例係由一外部虛擬時脈產生器所驅動，其可以依據不同時脈情境予以客製化。
參見圖1，其係依據本發明之一重取樣器100之示範性實施例之一功能方塊圖，重取樣器100包含一速率轉換器102、一累積器104、以及一內插因子模組106。其亦例示一類比/數位轉換器(以下簡稱A/D轉換器)108連接至重取樣器100之一輸入端。此A/D轉換器108接收一輸入類比信號S(t)並依據一輸入樣本速率，或轉換器時脈，對其進行取樣，該輸入樣本速率本文稱為第一時脈域(clock domain)。輸入樣本周期之長度此處標示為T RSI 。速率轉換器102於第一轉換器時脈域接收輸入信號之取樣、數位化表示方式S(n)，並將其轉換成在第二使用者時脈域之同一輸入信號之輸出表示方式。基本上，上述之第二時脈域具有異於第一時脈域之輸出樣本速率。輸出樣本周期之長度此處標示為T RSO 。該二時脈域在實務上是彼此不相關的。實際上，其彼此間之變化可以是二極大數目之非整數比例。本發明所貢獻之一重要優點在於速率轉換器102係依據另一處理時脈操作，該處理時脈本文稱為一第三時脈域，稱為一系統或DSP時脈域。處理器樣本周期之長度此處標示為T DSP 。
累積器104接收或預先載入一些數值。此等數值之一代表輸出樣本速率。此例中，該數值係輸出樣本速率之周期長度T RSO 。取而代之地或是額外性地，累積器104可以預先載入輸出樣本頻率F RSO (意即，T RSO 之倒數)。另一預先載入之數值代表輸入樣本速率。此例中，該數值係輸入樣本速率之周期長度T RSI (或是輸入樣本頻率，F RSI )。可以被預先載入累積器104之又另一數值係處理器時脈之一周期長度T DSP (或是處理器時脈頻率，F DSP )。
累積器104於處理器時脈速率(DSP CLK )處理一或多個前述之預先載入數值以產生一些輸出值。基本上，該等輸出值包含代表不同時脈域間關係之小數數值。此小數數值之一FRAC RSI 係得自輸入樣本時脈對處理器時脈之關係。另一此種小數數值FRAC RSO 係得自輸出樣本時脈對處理器時脈之關係。一或多個輸入及輸出時脈之周期長度及頻率T RSI 、F RSI 、T RSO 、F RSO )亦可以做為輸出值。在例示之實施例中，累積器提供F RSI 及T RSO 做為輸出值。在某些實施例之中，累積器104同時亦接收一或多個額外輸入，諸如一外部時序參照T REF 以及一重置信號T RESET 。累積器104可以週期性地更新輸出值FRAC RSI 、FRAC RSO 、F RSI 、T RSO 。舉例而言，在某些實施例之中，累積器104在處理器時脈T DSP 之每一周期對輸出值進行更新。
內插因子模組或電路106自累積器104接收輸出值FRAC RSI 、FRAC RSO 、F RSI 、T RSO 並自一或多個該等接收值推導出一內插因子p 。內插因子模組106同時亦可以處理一或多個輸入以依據處理器時脈T DSP 產生一輸出。速率轉換器102自內插因子模組106接收內插因子p ，並利用該數值達成預定之樣本速率轉換。
在某些實施例之中，內插因子模組106同時亦接收一延遲輸入數值T DELAY 。該延遲數值可以由一使用者提供以引入不同時脈域間之偏斜程度。該延遲數值亦可以用以相對於輸入取樣信號對輸出取樣信號進行所需之各種延遲。實際系統可以容納之最大延遲至少在某種程度上取決於特定實施例之規格。舉例而言，其可以包含一預視緩衝區(look-ahead buffer)以容納此延遲值，詳如後述。在此等實施例中，前述預視緩衝區之深度可以依據預期之最長延遲而決定。較長之延遲需要較深之預視緩衝區。
參見圖2，其顯示依據本發明之累積器150之一示範性實施例，諸如顯示於圖1之累積器104，累積器150包含一累積暫存器152。累積暫存器152儲存一數值N ，其隨著每一處理器時脈周期遞增。該數值N 可以是一二進位整數，其在每一處理器時脈周期之後遞增一。數值N 可以在一重置輸入端接收一重置信號RESET 時重置成零或另外之數值。累積器150同時亦包含用以儲存各種不同數值之暫存器，諸如一處理器暫存器154，用以儲存代表處理器時脈周期T DSP 之數值、一輸入時脈域暫存器156，用以儲存代表輸入樣本周期T RSI 之數值、以及一輸出時脈域暫存器158，用以儲存代表輸出樣本周期T RSO 之數值。累積暫存器152及處理器時脈周期T DSP 之值被饋入一乘法器(multiplier)160，其將數值相乘並將產生之數值T N 儲存於一處理器時間暫存器162。儲存之處理器時間數值T N 伴同儲存於輸入時脈域暫存器156之T RSI 數值被饋入一第一餘數算術處理器(modulo arithematic processor)164a。第一餘數運算之結果係FRAC RSI ，其係T N 及T RSI 二數值之比值之小數部分。產生之數值FRAC RSI 被儲存於一輸入相位差暫存器166之中。同樣地，儲存之處理器時間數值T N 伴同儲存於輸出時脈域暫存器158之T RSO 數值亦被饋入一第二餘數算術處理器164b。第二餘數運算之結果係FRAC RSO ，其係T N 及T RSO 二數值之比值之小數部分。產生之數值FRAC RSO 被儲存於一輸出相位差暫存器168之中。
在某些實施例之中，儲存於輸入時脈域暫存器156之數值之倒數被儲存於一輸入時脈域頻率暫存器170之中。同樣地，在某些實施例之中，儲存於輸出時脈域暫存器158之數值之倒數被儲存於一輸出時脈域頻率暫存器172之中。一或多個此等儲存暫存器之數值FRAC RSI 、FRAC RSO 、F RSI 、F RSO 可以被轉送至內插因子模組106(圖1)。在例示之實施例中，四個數值被轉送至內插因子模組106：FRAC RSI 、FRAC RSO 、F RSI 及T RSO 。
一依據本發明例示不同時序信號間一示範性關係之時序圖顯示於圖3。該圖顯示三個重要時脈間之一可能之關係(雖然所述之方法適用於時脈間之任何關係)。特別是，其例示處理器時脈200，有時被稱為DSP 時脈，之一部分具有一周期長度T DSP 。該DSP 時脈之正下方，例示一輸入樣本時脈202，有時被稱為一重取樣器輸入時脈(re-sampler in clock)，之疊置部分具有一周期長度T RSI 。最後，於圖式底部例示一輸出樣本時脈204，有時被稱為一重取樣器輸出時脈(re-sampler out clock)，之疊置部分具有一周期長度T RSO 。
上述FRAC 之用語係用以代表量測自一事件至下一時脈周期間之時間，與"殘餘值(residual)"之概念不同，某些慣例上其係指自一時脈周期至下一事件間之時間。該等FRAC 數值係相對於取自一時脈產生器區段之DSP 時脈，詳如後述。故FRAC RSI 係自一重取樣器輸入時脈事件向前至下一DSP 時脈事件間之時間。同樣地，FRAC RSO 係自一重取樣器輸出時脈事件向前至下一DSP時脈事件間之時間。
在某些實施例之中，內插因子估算模組106(圖1)由轉換器時脈(重取樣器輸入，T RSI )之FRAC RSI 數值以及使用者時脈(重取樣器輸出，T RSO )之FRAC RSO 數值估算內插因子p 。該內插因子係定義為
p =Tx /T RSI 　(1)
Tx 係由FRAC 數值推導自下式
Tx =T RSO -(FRAC RSO -FRAC RSI ) 　(2)
其可自例示於圖3之時脈信號相對配置觀察而得。
內插因子p 之值可以推導自重取樣器輸入及重取樣器輸出時間累積器FRAC RSI 及FRAC RSO 數值：
其中T DELAY 係一任意延遲，其可以依據特定應用而引入；
Frac RSO =T N ⊕T RSO ；以及　(4)
Frac RSI =T N ⊕T RSI 　(5)
符號⊕表示餘數運算子。在一樣本速率轉換系統中，p 之整數部分被解讀成一輸入資料之預視，而小數部分則被解讀成目前輸出時脈周期滲透進入目前輸入時脈周期之部分。內插因子210之一實施例例示於圖4。內插因子210可以包含數個位數之數字(諸如二進位系統中之位元)，配置為包含整數部分212，及一小數部分214，而以小數點215分隔。內插因子210之小數部分214又進一步被分成一較高位值小數部分216，其包含內插因子210之小數部分214之較高有效位數之數字(例如，較高位值之位元)，以及一較低位值小數部分218，其包含內插因子210之小數部分214之較低有效位數之數字(例如，較低位值之位元)。數字之位數數目可以取決於預定之應用而有所變化。在某些實施例之中，諸如未包含一預視緩衝區者，其不包含前述之整數部分212，因為並不需要。
在一使用多相位濾波器及線性內插器之樣本速率轉換系統中，內插因子210係實施為一二進位數字，其中p 之小數部分214之較高位值位元216被解讀成多相位次濾波器數目，而p 之小數部分214之較低位值位元218則被解讀成線性內插因子。整數部分212，當其存在時，可以做為一預視數值。就一具有24位元精確度之示範性數值p 而言，整數部分212可以包含3個位元，最高有效小數部分216可以包含9個位元，而最低有效小數部分218可以包含12個位元。
參見圖5，所顯示之流程圖例示依據本發明之一實現樣本速率轉換器之示範性流程220。在一第一步驟222，以一輸入樣本資料速率T RSI 接收取樣輸入資料。在下一步驟224，接收一相關於一使用者輸出樣本速率T RSO 之數值。在某些實施例之中，此數值可以由一使用者設定。在步驟226，決定輸入和輸出樣本速率或領域以及一處理器時脈或領域間之相位關係。此等相位關係可以表示為配合圖3所描述之小數數值FRAC RSI 、FRAC RSO 。在一後續步驟228中，從已決定之相位關係FRAC RSI 、FRAC RSO 和輸入時脈域及輸出時脈域數值T RSI 、T RSO 決定一內插因子p 。一旦取得之後，內插因子p 可使用於後續之步驟230以產生代表輸入取樣資料被重取樣成輸出樣本資料速率之取樣輸出資料。
參見圖6，其例示用以決定一內插因子之示範性電路240之一功能方塊圖，諸如內插因子模組106(圖1)。內插因子電路240包含一正負號反相器242，其將代表FRAC RSO 數值之一數位輸入值i _frac _rso 之正負號反相。正負號反相器242之運作將取決於數位資料儲存處之性質。經正負號反相之數位輸入值i _frac _rso (FRAC RSO )接著於一諸如所示加總器(summer)244之結合器被與代表FRAC RSI 之數位輸入值i _frac _rsi 以及代表T RSO 之數位輸入值i _t _rso 結合，加總器244之輸出值係一代表數值Tx (圖3)之數位字元組。內插因子電路240同時亦包含一乘法器246，其將上述代表數值Tx之數位字元組乘以一代表F RSI 之數位輸入值i_f_rsi。在某些實施例之中，內插因子電路240包含一除法器(divider)，而非乘法器246。在該等實施例中，數值i _f _rsi 將被置換成數值T RSI ，其係i _f _rsi 之倒數，如圖10所示。乘法器(除法器)輸出之數值即為內插因子p 。
圖7係使用於圖6之內插因子電路之示範性暫存器之示意圖。在某些實施例之中，比例值p 之估算具有源自Tx 估算之40位元輸入，此處顯示為15個整數位元以及25個小數位元。比例值p 之估算亦具有源自F RSI 數值之40位元輸入，其中2位元係整數，而38個位元係小數。由此二個40位元輸入可以執行一25位元之精確乘法運算。市面上可取得之CA州San Jose市Altera Corp.公司之硬體乘法器區塊提供一36位元精確乘法運算，其足以達成此目的。
參見圖8，其顯示速率轉換數位轉化器300之一示範性實施例之一功能方塊圖。該速率轉換數位轉化器300包含一預視緩衝區302，其接收輸入取樣資料i _converter _data [23:0]。該預視緩衝區302包含一或多個輸出端連接至一或多個數位濾波器。舉例而言，預視緩衝區302包含一通往多相位濾波器304之第一輸出端以及一通往差量濾波器(delta filter)306之第二輸出端。濾波器304、306分別自預視緩衝區302接收一輸入。濾波器之輸出被輸入至一線性內插器308，其提供一通往抽樣有限脈衝響應(FIR)低通濾波器之輸出。在某些實施例之中，部分速率轉換數位轉化器300被大致複製以構成超過一個路徑，諸如分離之高頻及低頻率路徑，每一路徑分別被調整至適當之運作參數。當提供超過一個路徑之時(未顯示於圖中)，其使用一多工器或其他適當之選擇元件以於不同路徑中進行選擇。在某些實施例之中，此一選擇元件可組構以選擇一繞通路徑，實質上略過該速率轉換處理。
其同時亦包含一內插因子估算模組312。該內插因子估算模組312自一或多個累積器(未顯示於圖中)接收四個輸入數位數值，諸如：表示FRAC RSI 之i _frac _rsi [39:0]；表示FRAC RSO 之i _frac _rso [32:0]；表示F RSI 之i _f _rsi [39:0]；以及表示T RSO 之i _t _rso [32:0]。內插因子估算模組312提供一內插因子p 做為一輸出，其係估算自各種不同之輸入數值。此功能在速率轉換電路上之任何複雜度係源自於數位轉化器DSP 時脈可以不同於轉換器時脈。在某些實施例之中，至少內插因子之一部分被繞送至預視緩衝區302、多相位濾波器304、差量濾波器306、以及線性內插器308。內插因子p 表示輸出樣本時脈或使用者時脈相對於輸入樣本或轉換器(例如，ADC)時脈周期之位置。內插因子p 小數部分之較高位值位元可用以自多相位及差量濾波器組304、306中進行選擇。內插因子p 小數部分之較低位值位元可用以比例縮放線性內插器308。在速率轉換數位轉化器300中，p 之整數部分被解讀為資料之預視。因此，內插因子p 之一整數部分被轉送至預視緩衝區302、內插因子一小數部分之一第一小數部分，最高有效位元，被繞送至多相位及差量濾波器304、306，而內插因子該小數部分之一第二小數部分，最低有效位元，被繞送至線性內插器308。
上述速率轉換數位轉化器300之全部或至少其一部分可以利用習於該領域者所習知之數位信號處理(DSP)技術實施於一現場可程式化邏輯閘陣列(field-programmable gate array；以下簡稱FPGA)之中。一或多個多相位濾波器304、差量濾波器306以及任何其他濾波器，諸如低通或抗失真濾波器(anti-aliasing filter)，均可做為數位濾波器。做為數位濾波器，其至少有一部分由濾波器係數所界定。此等濾波器係數可以依據用以設計數位濾波器之標準設計常規而決定。舉例而言，多相位濾波器304具有16個抽頭及512個相位組，共計產生8192個係數。其提供用以儲存上述濾波器係數之本地端記憶體318a、318b、318c(統稱318)。係數記憶體318之配置可以應用可用之記憶體區塊以使其最佳化。這些記憶體區塊在FPGA設計中將被實施為唯讀記憶體(read-only memory；ROM)，故不需要額外之控制電路將其載入。
速率轉換數位轉化器300藉由一M/N 內插多相位濾波器304、線性內插器308、以及抽樣FIR濾波器，轉換來自一固定樣本速率A/D轉換器之資料。多相位濾波器、線性內插器、以及抽樣FIR濾波器之運作原理習知於從事該領域之人士。舉例而言，請參見由J. G. Proakis及D. K. Manolakis所著之"Introduction to Digital Signal Processing (數位信號處理入門)"(1992年，第2版)一書之第10章，該等內容以參照之方式合併於本說明書。
當提供預視管線架構302之時，其容納大於一之內插因子數值。在某些實施例之中，預視管線架構302僅係於一多相位濾波器輸入延遲線儲存一或多個額外樣本，而因此提供在必要時向前檢視一或多個樣本之選擇。內插因子之整數部分驅動一多工器以選擇適當之資料組。
線性內插器之實施可以藉由決定(例如，估算)目前之多相位濾波器輸出，以及未來一組係數之輸出，而後計算該二數值之平均，加上精細內插因子之權重。為了節省乘法器資源，此功能可以實施成一差量濾波器306，如圖所示。在此種實施方式中，其預先估算係數組間之差異，產生可以由一小型乘法器而無需大尺寸乘法器處理之小差異值。
在某些實施例之中，一輸入類比信號先由一類比抗失真濾波器(未顯示於圖中)限制其頻寬。類比濾波抑阻頻寬(stop band)之一設計限制係在最高抽樣FIR抑阻頻寬以下大致上無A/D失真信號可以顯現出來。此例中，該頻率恰係A/D奈奎斯特點。
一速率轉換來源架構340例示於圖9。來源架構意謂速率轉換來源300於一F user 速率接受使用者資料而於一調變來源或轉換器速率產生資料之樣本轉換。來源重取樣器之原理和實施方式類似速率轉換數位轉化器300(圖8)，其間具有至少三個主要差異。首先，濾波器抽頭之數目可以不同；濾波器係數數值可以不同；且重取樣器輸出頻率可以是DSP時脈速率之一整數次倍數(例如，F DSP =NF RSO )。上述之最後一項差異將速率轉換來源架構簡化，使得內插因子p成為一小於一之正數，意即，0 p <1。
在示範性實施例中，其接收數位數值i _user _data [23:0]，表示速率為F user 之使用者資料。使用者資料可以如圖所示在一預視管線架構342接收。來源架構340亦包含一多相位濾波器344、一差量濾波器346、一線性內插器348、以及一內插因子估算模組352，類似配合圖8描述如上之配置。由於內插因子小於一，故不需要傳送任何整數部分至預視管線架構342。內插因子之較高位值及較低位值位元分布至濾波器排344、346以及線性內插器348，亦如同配合圖8描述如上之情況。其可以在線性內插器348之一輸出端取得一重取樣輸出數位信號，本文將其表示為o _converter _data [23:0]。
內插因子估算模組360之一示範性實施例之一示意圖例示於圖10。模組360包含輸入及輸出累積器362a、362b、一三輸入端加法器364、以及一除法器366。模組360分別接收代表輸入樣本周期長度T RSI 以及輸出樣本周期長度T RSO 之數位輸入數值。這些樣本周期長度數值T RSI 、T RSO 可以分別被儲存於暫存器368a、368b。模組360同時亦接收一代表系統(意即，DSP)時脈T DSP 之數位輸入。輸入樣本周期長度T RSI 輸入至輸入累積器362a以做為一限制。累積器362a隨處理時脈T DSP 遞增。輸入累積器362a計算一小數輸出FRAC RSI ，並將其做為輸出連接至加法器364之一第一輸入端。同樣地，輸出樣本周期長度T RSO 輸入至輸出累積器362b以做為一限制。輸出累積器362b隨處理時脈T DSP 遞增。輸出累積器362b計算一小數輸出FRAC RSO ，並將其做為輸出連接至加法器364之一第二輸入端。加法器364之第二輸入端被以習於斯藝之人士習知的技術將其正負號反相，藉以自一決定之總和減去FRAC RSO 之值。輸入值T RSO 被輸入至加法器364之一第三輸入端，使加法器364之輸出等於數值Tx (圖3)。在某些實施例之中，加法器364之輸出端係輸入至一除法器電路366之一第一、被除數輸入端。輸入值T RSI 可以輸入至上述除法器電路366之一第二、除數輸入端，使除法器電路商數之一輸出值等於內插因子p 。
圖11係一示意圖，其例示累積器400之一示範性實施例，適用於圖10之累積器362a或362b。一第一累積器400(362a)接收T RSI 做為一限制數值並接收T DSP 做為一遞增數值。輸入之數值依據所例示之示意圖被處理而產生數值FRAC RSI 。同樣地，一第二累積器400(362b)接收T RSO 做為一限制數值並接收T DSP 做為一遞增數值。輸入之數值依據所例示之示意圖被處理而產生數值FRAC RSO 。
內插因子p可以被計算至21位元之精確度(由二進位小數點向右算)，其範圍係從0到1.5。p 值之估算如下：
為了避免除法運算，其可以預先計算T RSI 之倒數。
p =(T RSO -Frac RSO +Frac RSI )(F RSI ) 　(7)
在輸入及輸出頻率涵蓋較大範圍之應用中，藉由對內插因子進行適當之二進位比例縮放，得以維持內插因子估算之精確度，如圖13所示。
在某些實施例之中，DSP時脈和重取樣器輸出頻率間之整數關係(F DSP =NF RSO )可以簡化內插因子之估算。就來源而言，其可以保證0 p <1，故不需要預視管線架構。
在以下之實例中，一使用者產生一取樣於200MHz之40MHz頻寬信號。使用者資料被填入零值以將樣本速率變成102GHz(512 x 200MHz)。此200MHz樣本速率影像被以多相位FIR濾波器進行衰減。該信號被施加至包含一內部四倍(4X)內插濾波器之轉換器。經過內插之信號，此時係一533MHz樣本速率，被轉換成具有一零階保持(sin x/x)響應之類比形式。最後，類比低通濾波器移除該轉換器速率取樣影像。
參照顯示於圖8之樣本速率轉換器，線性內插器308將差量濾波器306之輸出乘以線性內插因子之較低位值位元(例如，顯示於圖4之較低位值位元218)。該示範性14位元線性內插因子之範圍係[0,1)。在示範性實施例中，線性內插器308之輸出被向右移位(且正負號一併延伸)數個位元，例如，7個位元。此係用以補償差量濾波器係數在被儲存入唯讀記憶體318b之前被放大該同一倍數(例如，放大27 倍)之情況。此區塊之輸出資料接著被加入主要多相位濾波器304之輸出。
在某些實施例之中，樣本速率轉換器包含一繞通模式(bypass mode)。當設定為該繞通模式之時，包含多相位及抽樣FIR濾波器之樣本速率轉換器之至少一主要部分被略過。資料以F A/D 之速率進入重取樣器，並以同一速率未經重取樣器之任何處理即離開該重取樣器。此模式提供使用者存取原始之ADC樣本。此種存取有利於使用者欲在擷取資料上執行一FFT運算，使用者將見到轉換器奈奎斯特點(F A/D /2 )以下之頻率內容。若類比前端允許的話，繞通模式亦使得使用者可以用不足額取樣(under sampling)之方式使用資料速率轉換器。在ADC輸入端大於轉換器奈奎斯特點之信號被調整回介於直流成分與F A/D /2 間之頻寬。於此點，處於繞通模式之資料速率轉換器將不對此擷取資料進行任何處理。
在某些實施例之中，重取樣器低頻輸入管線架構、資料預視、差量濾波器、線性內插、以及多相位濾波器均以一多周期狀態機(multi-cycle state machine)之形式實施。舉例而言，一多周期狀態機使用36x36位元乘法器，所有信號處理均可以透過其進行。此可以達成硬體之效率性，因為所需之輸出資料速率遠較FPGA DSP 時脈速率更低。
參見圖12，其例示一累積器及內插估算器電路600之替代性實施例之一功能方塊圖。相位累積器600追蹤即時轉換器時脈、虛擬使用者時脈、以及此等時脈間相對相位之狀態。此狀態及相對相位資訊可被一樣本速率轉換器300、340(圖8、圖9)用以轉換介於轉換器時脈及使用者時脈域間之使用者信號。重取樣器300、340包含一具有預視區302、342之輸入資料管線架構、一多相位FIR濾波器304、344、以及一線性內插器308、348(圖8、圖9)。一來源通道上之重取樣器340(例如，圖9)以一虛擬使用者速率接收資料並以一固定轉換器速率產出資料。一擷取通道上之重取樣器300(例如，圖8)以一固定轉換器速率自A/D 轉換器接收資料並以一虛擬使用者速率產出資料。
累積器可以對重取樣器輸入資料進行資格限定以與DSP 時脈同步。舉例而言，每一DSP 時脈均可以對0、1、或2個輸入資料點進行資格限定。每一DSP 時脈亦可以有0或1個輸出資料點被進行資格限定。累積器600同時亦追蹤即時轉換器時脈之狀態。例如，累積器600追蹤每一轉換器時脈之狀態。一轉換器時脈重置事件重置轉換器時脈累積器及轉換器時脈，使該二者彼此同步。此重置事件同時亦定義t 0 。一轉換器時脈重置事件通常發生於一電源周期或其他災難性事件之後。相位累積器必須與轉換器時脈頻率完全相符。
累積器600追蹤虛擬使用者時脈之狀態。使用者時脈可以被重置，對應至時間t 0 。使用者時脈之重置動作重置使用者時脈累積器以使得其可以確保每個執行間精確時序之可重複性。此種使用者時脈之重置可以在正常運作期間發生於自然產生之斷點，諸如在測試器應用中之一測試序列之起始處。使用者時脈之追蹤可以基於較精細之解析度，或是其分數之整數倍數。在較佳實施例中，使用者時脈頻率可程式性係基於二進位式分數周期長度。在一示範性實施例中，使用者時脈周期具有至少10ns/244 解析度，且使用者時脈範圍係5kHz至400MHz之間。
在某些實施例之中，其可以加入一延遲或偏斜值T DELAY 。此一延遲或偏斜值將有效地對類比波形相對於一數位次系統參照點進行時間上之移位。在優勢上，此一延遲值可以在不需要使用者時脈或轉換器時脈之後續重置下被改變。在某些實施例之中，該偏斜值具有4ns之範圍以及至少約10ns/232 (換言之，0.0023fs)之解析度。在某些實施例之中，T DELAY 之值可以被設成零，或者完全忽略。對每一重取樣器輸出資料點，計算重取樣器內插因子，
p =(Tx +T DELAY )/T RSI, 　(8)
其中T RSI 係重取樣器輸入時脈周期而Tx 係從在目前DSP 時脈之前最近之重取樣器輸入時脈到目前DSP 時脈周期中最近之重取樣器輸出時脈間之時間。
對於需要精細解析度數值之使用者時脈追蹤應用而言，其需要運作於一精確基本時脈域之精確時間累積器。因此使用者時脈將以固定周期解析度合成。其需要一種將基本事件轉譯成DSP 時脈域之方法。實施方式之一提供一運作於DSP 時脈域之第二組(精確)相位累積器602，該DSP 時脈域於二時脈域之交會點同步於基本系統時脈域。一第二實施方式將每三個基本系統時脈域之使用者時脈狀態直接映射至八個DSP 時脈域使用者時脈狀態。
必需由二時間累積器之狀態估算內插因子的複雜之處在於DSP 時脈、重取樣器輸入、以及重取樣器輸出頻率均不相同。此種狀況於重取樣器輸出時脈與DSP 時脈相同或是其簡單倍數之實施例中得以簡化。
基本系統時脈域使用者時脈時間累積器之功能在於以基本系統時脈周期追蹤使用者時脈之狀態(t 0 之定義係依據一基本系統時脈事件加上使用者時脈重置事件上之一精確系統時脈相位值)。在任何特定之基本系統時脈事件中，其需要知悉自t 0 起算之精細解析度計數之總數，以使其可以確定地選擇一匹配基本系統時脈事件之使用者時脈周期。其亦需要知道相對於使用者時脈之時間以做為重取樣器內插因子估算之一輸入。針對此二需要，實際量測了從t 0 到目前基本系統時脈事件之時間。
t N =NT ref 　(9)
其中t N 係自t 0 起算在第N 個基本系統時脈事件之時間、N 係自t 0 起算之基本系統時脈周期之數目、而T ref 係系統時脈之周期長度、基本系統時脈，意即10ns。
藉由將t N 以使用者時脈周期表示，小數數值FRAC 可以決定距離上一個使用者時脈之時間(與殘餘值不同，其用以表示距離下一個使用者時脈之時間)。此可以以數學形式表示成
Frac user =t N ⊕T user, 　(10)
其中Frac user 係距上一使用者時脈之時間，T user 係使用者時脈周期，而⊕係餘數運算子。就此應用而言，由於其有在每一參考時脈包含多重虛擬時脈之情況，故量測距上一使用者時脈之時間較殘餘值之方法更佳。此例中需要產生多重殘餘數值，而卻只需單一個距上一使用者時脈之時間值(意即，FRAC )即已足夠。
基本上，自一參考時脈合成之使用者時脈將是該參考時脈之有理數分數，換言之，
或者以時間表示如下，
上式中之A項可以被固定，使得T ref 可以表示成T resolution ，結合(9)、(10)及(12)式因而得到
式中之NA ⊕B 係以硬體實施成一除以B之餘數累積器，其中A -T ref /T resolution 之值被預先估算而後在每一基本系統時脈周期予以累積。
由於重取樣器之運作係發生於系統或DSP時脈周期上，基本系統時脈域時間累積器之數值被映射至DSP時脈域。若該映射係在無長期回授之下進行，則將不會累積任何引入之誤差；因此該映射可以是近似值。以下所顯示之數值係一重取樣器裝置之示範性時脈頻率。
轉換器時脈時間累積器基本上與使用者時脈時間累積器相同，但是轉換器時脈累積器係由一轉換器時脈重置事件進行重置，而非由使用者時脈重置事件為之。轉換器時脈頻率遠較使用者時脈頻率受限，故其可以接受一低解析度之累積器。
重取樣器輸出時脈與DSP 時脈一致之情況被視為虛擬重取樣器時脈發生於該DSP 時脈"之後"，由此可推導出FRAC 數值永遠大於零。
在一示範性實施例中，一使用者時脈範圍之要求係340MHz至5kHz。使用者時脈時間累積器因此必須可以計數
其需要14位元以涵蓋此範圍。
在某些實施例之中，使用者時脈係以周期長度之整數遞增。一般而言，其無法在類比及數位時脈之間達到一致性，但可以針對個別應用使其充分地接近。考量之範圍包括(1)FFT之輸出將具有"漏損"，因此造成錯誤之結果，以及(2)類比和數位信號之間將隨著時間出現緩慢之相位漂移。
其已知以矩形窗框FFT分析量測之頻率精確度對正弦波信號雜訊比之影響係近似性的。舉例而言，請參見Rosenfiled與Max合著之"When'Almost'is Good Enough:a Fresh Look at DSP Clock Rates(當'逼近'堪用時：對DSP時脈速率之嶄新看法)"，International Test Conference於1988年出版，其內容以參照之方式合併於本說明書。
其中T 係擷取及分析信號之持續時間，ω 1 係實際正弦波頻率，而ω 2 係理想之正弦波頻率，其可以表示為
其中M 係所分析正弦波周期之數目，而e 係相對頻率誤差。
進行之測試利用一模擬軟體應用程式，其指出相關性優於0.1dB。對一奈奎斯特頻率而言，大約雜訊功率之一半集中於第M-1格，故其有SNR+3dB之SFDR限制。配合大型FFTs(考慮64k之實際限制)以及低雜訊裝置，由於不一致時脈造成之SFDR限制應優於160dB。
其需要一10ns/2 44 (5.6E-22秒)之使用者時脈解析度以達成157dB之SNR。使用上述之5.6E-22秒使用者時脈周期解析度之規格，其最壞情況之相位漂移將等於
或者6.8ps/分鐘；400ps/小時(譯註：21及22式中，Phase Drift=相位漂移；Resolution=解析度；second(s)=秒；cycle(s)=週期；Clock Frequency=時脈頻率)。
前述p之範圍係推導自其貢獻因子之極值。
忽略T DELAY ，最小之p值如下式所示
FRAC 數值之範圍係(0,T ]，因此p MIN 接近於零。前述p 之最大值隨Tx 之最大值而變，因此其亦隨FRAC RSO 之最小值而變。換言之
FRAC RSO 之最小值係於重取樣器輸出時脈恰於DSP時脈之前發生之時出現，此意謂FRAC RSO =T RSO -T DSP 。因此，
注意如下所示之特殊情況，其中T RSO =KT DSP ，K係一整數，加上重取樣器輸入時脈T RSO 與DSP時脈T DSP 係同相位的，FRAC RSO 將永遠等於T RSO 。此種情況下：
內插因子p 表示重取樣器輸出時脈至重取樣器輸入時脈之相對相位。重取樣器藉由運用二個全通多相位次濾波器(具有包括理想相對相位之遞增延遲值)以及在二結果間進行線性內插以內插一輸出值。此一重取樣器之SNR已知等於
其中I filter 係多相位次濾波器之數目，而ω x 係相對頻寬，2πBWuser /F RSI 。舉例而言，請參見J. G. Proakis及D. K. Manolakis合著之"Introduction to Digital Signal Processing(數位信號處理入門)"(1992年第2版)一書之內容。此外，該線性內插器本身實際上係一具有如下SNR之多相位濾波器
任何自動化測試設備、儀器、或通信系統均將受益於本發明，因為其致使波形數位轉化器、任意波形產生器、調變與解調系統在設計及實施上之簡化。
雖然本發明係以較佳實施例以及各種替代性實施例之方式揭示如上，但習於斯藝之人士應顯然可知在形式及細節上之各種修改均可以在未脫離本發明之精神和範疇下達成。
其應注意所例示之實例應不能解讀為以任何方式限縮本發明之精神和範疇。文中所顯示之特定實例及實施方式僅係做為例示之用。並且，在較佳實施例中，當濾波器被修改以執行樣本速率轉換之時，其狀態數目可以維持不變，但在替代性實施例中，其可以在未脫離本發明之精神和範疇下加入額外之狀態。
100．．．重取樣器
102．．．速率轉換器
104．．．累積器
106．．．內插因子估算模組
108．．．A/D轉換器
150．．．累積器
152．．．累積暫存器
154．．．處理器暫存器
156．．．輸入時脈域暫存器
158．．．輸出時脈域暫存器
160．．．乘法器
162．．．處理器時間暫存器
164．．．餘數算術處理器
164a．．．第一餘數算術處理器
164b．．．第二餘數算術處理器
166．．．輸入相位差暫存器
168．．．相位差暫存器
170．．．輸入時脈域頻率暫存器
172．．．輸出時脈域頻率暫存器
200．．．處理器時脈
202．．．輸入樣本時脈
204．．．輸出樣本時脈
210．．．內插因子
212．．．整數部分
214．．．小數部分
215．．．小數點
216．．．較高位值小數部分
218．．．小數部分之較低位值位元
220．．．示範性方法
222．．．方法220之步驟
224．．．方法220之步驟
226．．．方法220之步驟
228．．．方法220之步驟
230．．．方法220之步驟
240．．．內插因子電路
242．．．正負號反相器
244．．．加總器
246．．．乘法器
300．．．速率轉換數位轉化器(重取樣器)
302．．．預視緩衝區(管線架構)
304．．．多相位濾波器
306．．．差量濾波器
308．．．內插因子
312．．．內插因子估算模組
318．．．係數記憶體
318a．．．本地端記憶體
318b．．．本地端記憶體
318c．．．本地端記憶體
340．．．速率轉換來源架構
342．．．預視緩衝區(管線架構)
344．．．多相位濾波器
346．．．差量濾波器
348．．．內插因子
352．．．內插因子估算模組
360．．．內插因子估算模組
362a．．．輸入累積器
362b．．．輸出累積器
364．．．三輸入端加法器
366．．．除法器
368a．．．暫存器
368b．．．暫存器
400．．．累積器
600．．．累積器及內插估算器電路
602．．．參考時間累積器
604．．．DSP時脈域轉譯器
606．．．內插因子估算器
F DSP ．．．處理器時脈頻率
F RSI ．．．輸入樣本頻率
F RSO ．．．輸出樣本頻率
FRAC RSI ．．．小數數值
FRAC RSO ．．．小數數值
FRAC user ．．．距上一使用者時脈之時間
i _t _rsi ．．．代表T RSI 之數位輸入值
i _t _rso ．．．代表T RSO 之數位輸入值
i _f _rsi ．．．代表F RSI 之數位輸入值
i _f _rso ．．．代表F RSO 之數位輸入值
i _frac _rsi ．．．代表FRAC RSI 之數位輸入值
i _frac _rso ．．．代表FRAC RSO 之數位輸入值
t 0 ．．．轉換器時脈重置事件
t N ．．．第N個基本系統時脈事件
Tx ．．．T RSO -(FRAC RSO -FRAC RSI ) 之數值
T DSP ．．．處理器樣本周期之周期長度
TDELAY ．．．延遲輸入值(偏斜值)
T N ．．．儲存之處理器時間值
T RSI ．．．輸入樣本周期之周期長度
T RSO ．．．輸出樣本周期之周期長度
T REF ．．．外部時序參照
T RESET ．．．重置信號
T user ．．．使用者時脈周期
⊕．．．餘數運算子
經由本發明較佳實施例之詳細說明，本發明之前述及其他目的、特徵及優點將趨於明顯，該等實施例例示於所附之圖式，其中各圖式中相同之參照標記表示經由不同觀點之相同部件。此等圖式未必成比例繪製，其可能以強調之方式例示本發明之原理。
圖1係一功能方塊圖，其例示一數位轉化器(digitizer)結合一樣本速率轉換器之一實施例。
圖2係一功能方塊圖，其進一步詳細例示可使用於一樣本速率轉換器內之一累積器之一實施例。
圖3係一時序圖，其例示一樣本速率轉換器實施例內不同時脈信號間之關係。
圖4係一示意圖，其例示一內插因子格式之一實施例。
圖5係一流程圖，其例示一用以實現樣本速率轉換之方法之一實施例。
圖6係一功能方塊圖，其例示可使用於一樣本速率轉換器內以決定一內插因子之電路之一實施例。
圖7係可使用於圖6之內插因子電路實施例之暫存器之示意圖。
圖8係一功能方塊圖，其例示一數位化樣本速率轉換之一實施例。
圖9係一功能方塊圖，其例示一來源樣本速率轉換器之一實施例。
圖10係一示意圖，其例示圖8或圖9之內插因子估算電路之一示範性實施例。
圖11係一示意圖，其例示圖10之雙累積器之一示範性實施例。
圖12係一功能方塊圖，其例示依據本發明之累積器及包含一第二累積器之內插估算器電路之實施例。
圖13係一功能方塊圖，其例示用以決定一內插因子之一估算器之實施例。
100．．．重取樣器
102．．．速率轉換器
104．．．累積器
106．．．內插因子估算模組
108．．．A/D轉換器
F RSI ．．．輸入樣本頻率
FRAC RSI ．．．小數數值
FRAC RSO ．．．小數數值
T DSP ．．．處理器樣本周期之周期長度
T DELAY ．．．延遲輸入值(偏斜值)
T RSI ．．．輸入樣本周期之周期長度
T RSO ．．．輸出樣本周期之周期長度
T REF ．．．外部時序參照
T RESET ．．．重置信號

Claims (21)

  1. 一種對取樣資料進行速率轉換之方法，包含：依據一輸入樣本時脈接收輸入取樣資料；接收一代表一輸出樣本時脈之數值，該輸出樣本時脈與該輸入樣本時脈相差一非整數值；分別決定該輸入及輸出樣本時脈與一處理器時脈間之關係，其中該輸入及輸出樣本時脈均與該處理器時脈無關；決定一內插因子使其成為一該輸入樣本時脈、該輸出樣本時脈、以及該輸入及輸出樣本時脈與該處理器時脈間之該決定關係之函數；以及產生輸出資料使其成為一該輸入資料及該內插因子之函數，其中該輸出資料依據該輸出樣本時脈對應至該輸入取樣資料，藉以將該輸入資料自該輸入樣本時脈速率轉換至該輸出樣本時脈。
  2. 如申請專利範圍第1項所述之對取樣資料進行速率轉換之方法，其中上述之分別決定該輸入及輸出樣本時脈與該處理器時脈間之關係之步驟包含：決定一輸入相位值，其代表該輸入樣本時脈及該處理器時脈間之延遲；以及決定一輸出相位值，其代表該輸出樣本時脈及該處理器時脈間之延遲。
  3. 如申請專利範圍第2項所述之對取樣資料進行速率轉換之方法，其中上述之決定一輸入相位值及決定一輸出相位值中之至少一步驟包含使用一累積器。
  4. 如申請專利範圍第1項所述之對取樣資料進行速率轉換之方法，其中上述之決定該內插因子之步驟包含：決定一代表該輸出相位值及該輸入相位值間一差異值之數量，並自該輸出樣本時脈之一周期長度減去所決定之該差異值；以及將所決定之該數量除以該輸入樣本時脈之一周期長度。
  5. 如申請專利範圍第4項所述之對取樣資料進行速率轉換之方法，其中上述之決定該數量之步驟包含：在該輸出相位值及該輸入相位值間決定一差異值；自該輸出樣本時脈之一周期長度減去該輸出相位值及該輸入相位值間之該差異值；以及在該相減之結果加上一延遲值，其中該輸出取樣資料之延遲時間正比於該延遲值。
  6. 如申請專利範圍第5項所述之對取樣資料進行速率轉換之方法，其中該延遲值係可選擇的。
  7. 如申請專利範圍第1項所述之對取樣資料進行速率轉換之方法，更包含將超過一組循序輸入取樣資料儲存於一抽分之延遲線，每一組輸入取樣資料分別關聯至一抽頭，不同組循序資料可以分別經由不同之抽頭存取。
  8. 如申請專利範圍第1項所述之對取樣資料進行速率轉換之方法，更包含將該內插因子之一整數部分解讀為一輸入資料之預視。
  9. 如申請專利範圍第1項所述之對取樣資料進行速率轉換之方法，更包含依據該內插因子之一較高位值小數部分進行一多相位濾波器選擇。
  10. 如申請專利範圍第9項所述之對取樣資料進行速率轉換之方法，更包含將該內插因子之一較低位值小數部分解讀為一線性內插縮放因子。
  11. 如申請專利範圍第1項所述之對取樣資料進行速率轉換之方法，其中該內插因子之決定在該輸入樣本時脈、該輸出樣本時脈、以及該處理器時脈至少其一中之不同樣本期間重複。
  12. 如申請專利範圍第11項所述之對取樣資料進行速率轉換之方法，其中該內插因子之決定係在該輸出樣本時脈之每一樣本重複。
  13. 一種將取樣資料自第一速率轉換成第二速率之裝置，包含：一速率轉換器，用以接收依據一輸入樣本時脈取樣之輸入資料，且用以產生輸出資料，該輸出資料表示依據一輸出樣本時脈取樣之輸入資料，該速率轉換器在一處理時脈速率下運作，該處理時脈速率與該輸入樣本時脈及該輸出樣本時脈均不相關。一累積器，其接收該處理時脈且組構以監測該處理器時脈之一狀態並決定該輸入樣本時脈及該輸出樣本時脈分別與該處理器時脈之關係；以及一內插因子電路，連接至該累積器和該速率轉換器，該內插因子電路接收該輸入樣本時脈及該輸出樣本時脈分別與該處理器時脈之該關係並組構以估算具有至少一較高位值小數部分及一較低位值小數部分之一內插因子，該內插因子被估算為一該輸入樣本時脈、該輸出樣本時脈、和該處理器時脈之函數，該速率轉換器組構以將該輸入資料轉換成該內插因子之一函數之輸出資料。
  14. 如申請專利範圍第13項所述之將取樣資料自第一速率轉換成第二速率之裝置，其中該累積器包含複數暫存器，組構以儲存有關於該輸入樣本時脈、有關於該輸出樣本時脈、以及有關於該輸入樣本時脈及該輸出樣本時脈分別與該處理器時脈之該關係之數值。
  15. 如申請專利範圍第14項所述之將取樣資料自第一速率轉換成第二速率之裝置，其中該累積器包含一餘數算術功能。
  16. 如申請專利範圍第13項所述之將取樣資料自第一速率轉換成第二速率之裝置，其中該速率轉換器包含：一數位輸入濾波器，連接該內插因子電路，該數位輸入濾波器接收該內插因子之該較高位值小數部分並組構以對依據一輸入樣本時脈取樣之輸入資料進行濾波；一線性內插器，連接至該數位輸入濾波器之一輸出端以及該內插因子電路，該線性內插器接收該內插因子之該較低位值小數部分；以及一低通濾波器，連接至該線性內插器之一輸出端，其中以一輸入樣本時脈取樣之輸入資料被速率轉換成以該輸出樣本時脈取樣之對應輸出資料。
  17. 如申請專利範圍第16項所述之將取樣資料自第一速率轉換成第二速率之裝置，更包含一預視緩衝區，位於所接收之輸入資料及該數位輸入濾波器之間，該預視緩衝區亦連接至該內插因子電路並接收該內插因子之一整數部分。
  18. 如申請專利範圍第16項所述之將取樣資料自第一速率轉換成第二速率之裝置，其中該數位輸入濾波器包含一多相位濾波器以及一差量濾波器。
  19. 如申請專利範圍第13項所述之將取樣資料自第一速率轉換成第二速率之裝置，更包含至少一記憶體區塊組構以儲存該數位輸入濾波器之濾波器係數。
  20. 如申請專利範圍第13項所述之將取樣資料自第一速率轉換成第二速率之裝置，更包含一數位信號處理器，以實施該速率轉換器、該累積器、以及該內插因子電路之至少其一。
  21. 一種將取樣資料自第一速率轉換成第二速率之裝置，包含：用以依據一輸入樣本時脈接收輸入取樣資料之構件；用以接收一代表一輸出樣本時脈之數值之構件，該輸出樣本時脈與該輸入樣本時脈相差一非整數值；用以分別決定該輸入及輸出樣本時脈與一處理器時脈間之關係之構件，其中該輸入及輸出樣本時脈均與該處理器時脈無關；用以決定一內插因子之構件，其將該內插因子決定成一該輸入樣本時脈、該輸出樣本時脈、以及該輸入及輸出樣本時脈與該處理器時脈間之該決定關係之函數；以及用以產生輸出資料之構件，該輸出資料係一該輸入資料及該內插因子之函數，其中該輸出資料依據該輸出樣本時脈對應至該輸入取樣資料，藉以將該輸入資料自該輸入樣本時脈速率轉換至該輸出樣本時脈。
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