JPH06120775A

JPH06120775A - クロックプロセッサ

Info

Publication number: JPH06120775A
Application number: JP26347292A
Authority: JP
Inventors: Goge Pasukaru; ゴゲパスカル
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-10-01
Filing date: 1992-10-01
Publication date: 1994-04-28

Abstract

(57)【要約】【目的】カウンタを実用的な周波数で動作させて、任
意の変換比のサンプリング周波数変換を高い精度で且つ
簡単な構成で行い得るようにしたクロックプロセッサを
提供する。【構成】出力周期測定部２１により入力サンプル列の
サンプリング期間に対する出力サンプル列のサンプリン
グ期間の比率を測定し、その期間比率の正確さを期間推
定部２２により推定し、位相推定部２３により出力サン
プル列の瞬時位相を推定する。アドレス生成部２４は、
上記位相推定部２３により得られた出力サンプル列の瞬
時位相の推定値に応じてディジタルフィルタのフィルタ
係数を選択するアドレスデータを生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力サンプル列と出力
サンプル列との各サンプリング点の瞬時時間差を制御量
としてフィルタ係数が選択されるディジタルフィルタに
より入力サンプル列を異なるサンプリング周波数の出力
サンプル列に変換する周波数変換処理を行うサンプリン
グ周波数変換装置におけるクロックプロセッサに関し、
例えば、各種ＰＣＭオーディオ信号伝送方式間等でのサ
ンプリング周波数の変換処理に適用される。

【０００２】

【従来の技術】従来より、サンプリング周波数が 44.1k
HzのＰＣＭオーディオ信号を記録したコンパクトディス
ク（ＣＤ）、入力オーディオ信号を４４．０５６ｋＨｚ
のサンプリング化周波数でサンプリング化してＰＣＭデ
ータに変換する処理およびその逆変換処理を行うＰＣＭ
プロセッサや、サンプリング周波数に３２ｋＨｚを採用
したＡモードあるいは４８ｋＨｚを採用したＢモードで
ＰＣＭオーディオ信号を放送する衛星放送システム等、
それぞれ異なるサンプリング周波数を採用した各種ＰＣ
Ｍ信号伝送方式が実用化されている。そして、上記各種
ＰＣＭ信号伝送方式におけるサンプリング周波数の異な
るＰＣＭ信号に互換性を持たせるためには、サンプリン
グ周波数（サンプリング・レート）を変換するサンプリ
ング周波数変換装置が必要とされる。

【０００３】上記サンプリング周波数変換装置として
は、ＰＣＭ信号をディジタル・アナログ変換して得られ
るアナログ信号を再び所望のサンプリング周波数でサン
プリングしてＰＣＭデータに変換するものがある。この
サンプリング周波数変換装置では、ディジタル・アナロ
グ変換器およびアナログ・ディジタル変換器を必要とす
るので、構成が複雑で装置の価格が高くなるばかりでな
く、上記ディジタル・アナログ変換器およびアナログ・
ディジタル変換器を信号が通過するために、信号の質
（例えば音質）が劣化するという欠点があった。

【０００４】また、ＰＣＭ信号をアナログ信号に変換す
ることなくディジタル信号のままでサンプリング周波数
を変換するサンプリング周波数変換装置として、図１１
に示す如き構成のものが知られている（特開昭５７−１
１５０１５号公報、特開昭６１−２０４７００号公報参
照）。

【０００５】すなわち、従来のサンプリング周波数変換
装置を示す図１１のブロック図において、１０１は変換
しようとする入力サンプル列ｘ_iのサンプリング周波数
ｆｓ _(in)を有するサンプリングクロック信号Ｆｓ_(in)が
供給されるクロック信号入力端子である。このクロック
信号入力端子１０１に供給されるサンプリングクロック
信号Ｆｓ_(in)は、その周波数ｆｓ_(in)を２^N倍（例えば
２⁷倍）に逓倍するＰＬＬ回路１０２に与えられてい
る。上記ＰＬＬ回路１０２の出力側に得られる２ ^N・ｆ
ｓ_(in)の周波数の信号は、カウンタ１０３のクロック入
力端子Ｃに供給される。

【０００６】また、１０４は得ようとする出力サンプル
列ｙ_jのサンプリング周波数ｆｓ_(o _ut)を有するサンプ
リングクロック信号Ｆｓ_(out)が供給されるクロック信
号入力端子である。このクロック信号入力端子１０４に
供給されるサンプリングクロック信号Ｆｓ_(out)は、上
記カウンタ１０３のリセット入力端子Ｒに供給されると
ともに、上記カウンタ１０３のカウントデータをラッチ
するレジスタ１０５のラッチ端子Ｌにラッチタイミング
信号として供給されている。

【０００７】なお、上記カウンタ１０３は、１／ｆｓ
_(in)をカウント周期とするカウント動作を行うので、Ｎ
ビット長を必要とする。

【０００８】上記カウンタ１０３は、そのカウントデー
タが出力サンプリング周波数ｆｓ_(o _ut)で上記レジスタ
１０５にラッチされ、その直後にリセットされて、続け
て０からのカウントをスタートする。従って、上記レジ
スタ１０５に保存されるデータは、結果的に出力サンプ
ルポイントの直前の入力サンプルポイントに対する位相
を示している（ただし、この位相は瞬時の値であり、２
^Nを１として正規化したものとして考える。）。上記レ
ジスタ１０５のホールドデータは、演算回路１０６に与
えられている。

【０００９】また、１０７は変換しようとするサンプリ
ング周波数ｆｓ_(in)の入力サンプル列ｘ_iが供給される
データ入力端子である。このデータ入力端子１０７に供
給される入力サンプル列ｘ_iは、上記演算回路１０６に
供給され、この演算回路１０６にて所望の出力サンプリ
ング周波数ｆｓ_(out)の出力サンプル列ｙ_jに変換され
て、データ出力端子１０８から出力される。

【００１０】上記レジスタ１０４に得られる位相データ
φ_jと入力サンプル列ｘ_iと出力サンプル列ｙ_jとの関
係は、時間軸上で図１２のように示され、上記位相デー
タφ _jをパラメータあるいは制御量として、上記演算回
路１０６にて、入力サンプル列ｘ_iから出力サンプル列
ｙ_jの希望する出力サンプルポイントのサンプル値を多
項式補間演算やディジタル・フィルタリング等の手法に
より次のように算出することができる。

【００１１】例えば、多項式補間演算による直線補間
（１次補間) によって出力サンプル値の近似値を算出す
る手法を示す図１３の模式図において、ｘ_i，ｘ_i-1 は
入力サンプル列ｘ_iの各振幅値、ｙ_jは出力サンプル列
ｙ_jの各振幅値、φ_jは出力サンプルポイントの直前の
入力サンプルポイントに対する位相（０≦φ_j＜１）で
あり、出力サンプルポイントの振幅値ｙ_jは、ｙ_j＝ｘ_i-1＋（ｘ_i−ｘ_i-1 ）・φ_j にて表され、出力サンプルポイントの位相データφ_jが
求まれば、入力サンプル列の各振幅値ｘ_i，ｘ_i-1から
算出することができる。

【００１２】また、ディジタル・フィルタリングを応用
する手法では、図１４の模式図に示すように、変換比が
Ｌ／Ｍ（Ｌ, Ｍ：整数）のサンプリング周波数変換を次
の手順で行うことができる。

【００１３】先ず、入力サンプル列ｘ_iの各サンプル間
にＬ−１個の０値をもつサンプルを充填する。この処理
の結果、見掛け上サンプリング周波数はＬ倍に上昇する
が、サンプル列のもつ周波数スペクトルは変化しない。
次に、このサンプル列をＬ／２倍のサンプリング周波数
までの範囲で、入力サンプリング周波数ｆｓ_(in)および
出力サンプリング周波数ｆｓ_(out)のうちの低い方のも
つ信号帯域だけを通過域とするようなローパスフィルタ
の特性を有するインパルス・レスポンスからなる係数列
Ｋ₀，Ｋ₁，Ｋ₂，〜Ｋ_r，〜Ｋ_2r-1，Ｋ_2rとたたみ込
みを行うことによってＬ倍に補間されたサンプル列が得
られる。

【００１４】上記Ｌ倍に補間されたサンプル列ｙ_jを得
るためのたたみ込み演算処理は、ｙ_j＝─＋ｘ_i-2・Ｋ_r+L-L・φ_j＋ｘ_i-1・Ｋ_r-L・φ_j ＋ｘ_i・Ｋ_r-L-L・φ_j＋ｘ_i+1・Ｋ_r-2L-L・φ_j ＋── ｛φ_j＝φ／Ｌ，１／Ｌ，２／Ｌ, 〜，（Ｌ−１）／Ｌ｝にて示され、１つの出力サンプルを算出するためにはＬ
個おきに係数を抽出して積和演算を行えばよく、積和演
算機能を有するディジタル信号処理用プロセッサ（ＤＳ
Ｐ：Digital Signal Processor）にて行われる。なお、
上記ＤＳＰによるサンプル列ｙ_jを得るためのたたみ込
み演算処理には、入力サンプル列ｘ_iのサンプリング周
波数ｆｓ_(in)および／または出力サンプル列ｙ_jのサン
プリング周波数ｆｓ_(out)を逓倍することにより形成さ
れる上記ＤＳＰの駆動に適した高速クロック信号が用い
られる。

【００１５】

【発明が解決しようとする課題】ところで、上述の如く
ＰＬＬ回路にて入力サンプル列ｘ_iのサンプリング周波
数ｆｓ_(in)の２^N倍に逓倍して形成されるクロック信号
を用いて、出力サンプルポイントの直前の入力サンプル
ポイントに対する位相について２^Nを１として正規化し
た位相データφ_jを求め、上記位相データφ_jをパをパ
ラメータあるいは制御量として入力サンプル列ｘ_iから
希望する出力サンプルポイントのサンプル値を近似的に
算出して出力サンプル列ｙ_jを得るようにした従来のサ
ンプリング周波数変換装置では、出力サンプル値の近似
誤差を小さくするのに、上記ＰＬＬ回路の逓倍比を高め
てクロック信号の周波数を上昇させ、上記位相データφ
_jの分解精度を高める必要がある。また、上記入力サン
プル列ｘ_iから出力サンプル列ｙ_jの各サンプル値を近
似的に算出するためのＤＳＰによるたたみ込み演算処理
には、上記入力サンプル列ｘ_i｝のサンプリング周波数
ｆｓ_(in)および／または上記出力サンプル列ｙ_jのサン
プリング周波数ｆｓ_(out)を逓倍した高速クロック信号
を必要とする。

【００１６】このように従来のサンプリング周波数変換
装置では、上記クロック信号を形成するために、高速で
動作するＰＬＬ回路を必要とし、しかも、このＰＬＬ回
路は入力サンプル列ｘ_iのサンプリングクロック信号Ｆ
ｓ_(in)および／または出力サンプル列ｙ_jのサンプリン
グクロック信号Ｆｓ_(out)の周波数変動に追従し得る充
分に広いキャプチャーレンジを必要とするという問題点
がある。また、上記入力サンプル列ｘ_iから出力サンプ
ル列ｙ_jの各サンプル値を近似的に算出するためのたた
み込み演算処理を行うＤＳＰは、上記入力サンプル列ｘ
_iのサンプリングクロック信号Ｆｓ_(in)および／または
出力サンプル列ｙ_jのサンプリングクロック信号Ｆｓ
_(out)から形成される高速クロック信号で動作するため
に、同期が困難になるという問題点がある。

【００１７】このように、サンプリング周波数変換装置
では、出力データが、入力シーケンスの補間内挿によっ
て計算される。この補間内挿を行うには、入力シーケン
ス時間グリッド中の出力サンプルの位置を正確に知るこ
とが必要である。上記出力サンプルの位置を正確に知る
ための最も単純な理論的な方法は、カウンタ（そのクロ
ック周波数は入力サンプリング周波数の倍数であり、そ
のスタート・ストップ・コマンドが出力サンプリング周
波数を同時にされる）を用いることである。

【００１８】この場合、時間差の値を十分に正確に直接
測定して、例えば２０ビット信号の正常な音質仕様を満
たす、すなわち、２０ビット分解能を備えた時間位置を
知るためには、実用的な周波数をはるかに越えた約５０
ＧＨｚ（５０ｋＨｚ×２²⁰）のクロック周波数でカウン
タをさせなければならない。

【００１９】そこで、本発明は、上述の如き従来のサン
プリング周波数変換装置における問題点に鑑み、カウン
タを実用的な周波数( すなわち、２０〜３０ＭＨｚ）で
動作させて、任意の変換比のサンプリング周波数変換を
高い精度で且つ簡単な構成で行い得るようにした新規な
構成のクロックプロセッサを提供することを目的とする
ものである。

【００２０】

【課題を解決するための手段】本発明は、上述の目的を
達成するために、入力サンプル列と出力サンプル列との
各サンプリング点の瞬時時間差を制御量としてフィルタ
係数が選択されるディジタルフィルタにより入力サンプ
ル列を異なるサンプリング周波数の出力サンプル列に変
換する周波数変換処理を行うサンプリング周波数変換装
置におけるクロックプロセッサであって、入力サンプル
列のサンプリング期間に対する出力サンプル列のサンプ
リング期間の比率を測定する出力周期測定部と、上記出
力周期測定部により計測された期間比率の正確さを推定
する期間推定部と、上記期間推定部により正確さが評価
された期間比率に基づいて、出力サンプル列の瞬時位相
を推定する位相推定部と、上記位相推定部により得られ
た出力サンプル列の瞬時位相を推定値に応じて上記ディ
ジタルフィルタのフィルタ係数を選択するアドレスデー
タを生成するアドレス生成部とを備えることを特徴とす
るものである。

【００２１】

【作用】本発明に係るクロックプロセッサでは、出力周
期測定部により入力サンプル列のサンプリング期間に対
する出力サンプル列のサンプリング期間の比率を測定
し、その期間比率の正確さを期間推定部により推定す
る。上記期間推定部により正確さが推定された期間比率
に基づいて、位相推定部により出力サンプル列の瞬時位
相を推定する。そして、アドレス生成部は、上記位相推
定部により得られた出力サンプル列の瞬時位相の推定値
に応じてディジタルフィルタのフィルタ係数を選択する
アドレスデータを生成する。

【００２２】

【実施例】以下、本発明に係るクロックプロセッサの一
実施例について、図面に従い詳細に説明する。

【００２３】図１に示す実施例は、第１のサンプリング
周波数ｆｓ_(in)の入力サンプル列ｘ _iを第２のサンプリ
ング周波数ｆｓ_(out)の出力サンプル列ｙ_jに変換する
サンプリング周波数変換装置に本発明を適用したもの
で、この実施例において、信号入力端子１には変換しよ
うとする入力サンプル列ｘ_iが供給され、第１のクロッ
ク信号入力端子２には上記入力サンプル列ｘ_iのサンプ
リング周波数ｆｓ_(in)すなわち入力サンプリング周波数
の２５６倍のＡＥＳ／ＥＢＵ周波数を有する第１のクロ
ック信号ＦＳinが供給され、さらに、第２のクロック信
号入力端子３には信号出力端子４に得ようとする出力サ
ンプル列ｙ_jのサンプリング周波数ｆｓ_(o _ut)すなわち
出力サンプリング周波数を有する第２のクロック信号Ｆ
Ｓout が供給される。

【００２４】このサンプリング周波数変換装置は、上記
信号入力端子１に供給された入力サンプル列ｘ_iから補
間処理により出力サンプル列ｙ_jを生成して上記信号出
力端子４から出力する補間フィルタ１０と、この補間フ
ィルタ１０に与えるフィルタ係数を生成するクロックプ
ロセッサ２０から成る。

【００２５】上記クロックプロセッサ２０は、期間測定
部２１、期間推定部２２、位相推定部２３及びアドレス
生成部２４の４つのブロックからなる。

【００２６】上記期間測定部２１は、入力サンプル列ｘ
_iの入力期間Ｔinを基準として出力サンプル列ｙ_jの出
力期間Ｔout を大まかな期間比率として測定するもの
で、図２に示すように、９ビットのカウンタ２１Ａから
なる。

【００２７】このカウンタ２１Ａは、上記第２のクロッ
ク信号入力端子３に供給される第２のクロック信号ＦＳ
out により出力サンプル毎のパルスのシーケンスでラッ
チ及びリセットがなされ、上記第１のクロック信号入力
端子２に供給される入力サンプリング周波数の２５６倍
のＡＥＳ／ＥＢＵ周波数を有する第１のクロック信号Ｆ
Ｓinをクロックとして計数動作を行うことにより、出力
期間Ｔout の瞬時期間を整数値で表す瞬間量子化値Ｔｑ
を得る。

【００２８】ここで、サンプリング周波数変換装置の周
波数範囲は２８ｋＨｚ〜５４ｋＨｚ（３２×０．８７５
ｋＨｚ〜４８×１．１２５ｋＨｚ）である。したがっ
て、期間比率Ｔout ／Ｔinは０．５１×Ｔin〜１．９２
×Ｔinの範囲となる。また、出力期間Ｔout の瞬間量子
化値Ｔｑは、１３２〜４９４（０．５１×２５６〜１．
９２×２５６）の任意の整数値をとることができる。上
記９ビットのカウンタ２１Ａは、この範囲をカバーする
ことができ、１に等しい期間比率がＴ＝２５６を与え
る。

【００２９】なお、第１のクロック信号ＦＳinには、入
力サンプリング周波数の２５６倍のＡＥＳ／ＥＢＵ周波
数の代わりに、入力サンプリング周波数の任意の倍数の
周波数を用いることができる。

【００３０】また、上記期間推定部２２は、上記期間測
定部２１によりラフに測定された出力期間Ｔout の瞬間
量子化値Ｔｑから上記出力期間Ｔout の正確な予測を行
うためのもので、単独の基礎フィルタ又は図３に示すよ
うに２個の基礎フィルタ２２Ａ，２２Ｂを縦続接続して
なる。

【００３１】ここで、上記期間推定部２２を構成する基
礎フィルタを説明するに当たり、次のように仮定する。

【００３２】フィルタ長さは２ｎ−１である。なお、ｎ
は、この実施例では２の累乗であるが、任意の値を用い
ることができる。係数セットＣ（ｎ）は、０（第１の係
数）から２ｎ−２（最後の係数）までインデックスが付
けられ、図４に示すように、０からｎ−２までのインデ
ックスが付けられた係数は３／２ｎと等しく、ｎ−１の
インデックスを付けられた係数は１／２ｎと等しく、さ
らに、ｎから２ｎ−２までのインデックスが付けられた
係数は、−１／２ｎと等しい。このようなＦＩＲフィル
タは、図５に示すようなステップ・レスポンスを呈す
る。このＦＩＲフィルタのＤ．Ｃ利得（係数の合計）は
１に等しい。

【００３３】このフィルタの入力シーケンスをＴq と
し、シーケンスΔｑを Δｑ（ｎ）＝Ｔq （ｎ）−Ｔq （ｎ−１）・・・第１式なる第１式でと定義すると、特別の期間Ｔq およびシー
ケンスΔｑでシーケンスＴq を定義することができる。

【００３４】そして、ステップ関数Ｓ_n（ｋ）のシーケ
ンスを、ｋ≧ｎでは、Ｓ_n（ｋ）＝Δｑ（ｎ）・・・第２式他の場合には、Ｓ_n（ｋ）＝０・・・第３式なる第２式及び第３式にて定義すると、上記シーケンス
Ｔq は、

【００３５】

【数１】

【００３６】なる第４式にて表すことができる。従っ
て、予測フィルタの入力シーケンスＴq は、ステップ関
数のシーケンスの特別な状態として見ることができる。

【００３７】フィルタの入力シーケンスＴq が初期にお
いて振幅１のステップであるとすると、任意の計算ステ
ップｋにおける入力積分Ｉ_Sは、

【００３８】

【数２】

【００３９】なる第５式となる。計算ステップｉでのフ
ィルタの出力をＦ(i) とすると、計算ステップｋ（ｋ＞
２ｎ−１）におけるフィルタの出力積分Ｉ₀は、

【００４０】

【数３】

【００４１】なる第６式となる。そして、

【００４２】

【数４】

【００４３】

【数５】

【００４４】

【数６】

【００４５】とし、さらに、上記入力積分Ｉ_Sを、

【００４６】

【数７】

【００４７】なる第１０式にて表す。

【００４８】これにより、上記出力積分Ｉ₀と入力積分
Ｉ_Sとの差分diffは、 diff＝Ｉ₀−Ｉ_S＝Ｉ₁＋Ｆ（ｎ−１）＋Ｉ₂＋Ｉ₃−Ｉ₄＋Ｉ₅ ・・・第１１式なる第１１式にて表すことができる。

【００４９】先に仮定したように、フィルタのＤ．Ｃ利
得は１である。そして、ステップ２ｎ−１の後では、フ
ィルタの出力はその入力と等しく、積分Ｉ₅は積分Ｉ₃
と等しいので、差分diffは、 diff= Ｉ₀−Ｉ_S＝Ｉ₁＋Ｆ（ｎ−１）＋Ｉ₂−Ｉ₄・
・・第１２式なる第１２式となる。

【００５０】以下の計算において、ｉ＞０で入力が１で
あり、Ｆ(i) はｉ＋１個の第１の係数の合計である。

【００５１】次に各積分の結果を計算する。

【００５２】

【数８】

【００５３】

【数９】

【００５４】

【数１０】

【００５５】となり、上記入力積分Ｉ_Sと出力積分Ｉ₀
の間の差分diffは、次の第１６式から明らかなように０
となる。

【００５６】

【数１１】

【００５７】この長い計算で、入力シーケンスがステッ
プ関数である場合、入力積分Ｉ_Sと出力積分Ｉ₀の間の
差分diffが過渡期間の後に０まで戻ることを示した。し
たがって、ステップのシーケンスの特別な状態として任
意の信号を表わすことができ、また、ＦＩＲフィルタが
線形であるから、入力変化が止まった後には、入力積分
Ｉ_Sと出力積分Ｉ₀の間の差分diffは０に戻る。そし
て、量子化された期間の合計は、評価された期間の合計
と等しい。それらがクロック・プロセッサーの仕様を越
えていても、この特性は、入力変化の量及び速度に対し
て真に独立することである。

【００５８】このように、期間比率Ｔout ／Ｔinが一定
の値を持つ場合には、時間積分の差分（フィルタの入力
と出力積分の間の差）は０に戻る。

【００５９】ここで、評価の正確さはフィルタの長さに
依存する。十分に正確な予測を行うには、フィルタは十
分に長いフィルタを必要とし、長いフィルタは長い遅延
を生成する。また、長い遅延は大きな一時的な時間積分
差を生成する。さらに、計算のすべてのステップにおい
てフィルタを巡回させることは多くの命令を必要とす
る。

【００６０】この実施例における単独のＦＩＲフィルタ
では、出力サンプルの計算が２ｎ−１回の掛算および２
ｎ−２回の加算を必要とするだけの単純なもので良い。

【００６１】ここで、２つの予測フィルタの縦続接続し
たものは、さらに予測フィルタである。さらに、１個の
基礎フィルタの出力はステップ関数のシーケンスの特別
な状態として考えることができるので、単独の基礎フィ
ルタの特性は、縦続接続したの場合にも適用できる。

【００６２】単独の基礎フィルタの分解能に対する利得
は、Ａ＝log2(n) ビット・・・第１７式であり、２個の基礎フィルタを縦続接続したＦＩＲフィ
ルタでは、Ａ＝２log2(n) ＝log2(n²) ・・・第１８式なる利得となる。

【００６３】そして、分解能に対する利得をＡとする
と、フィルタの長さは、単独のフィルタでは２ｎ＝２×
２^Aとなり、また、図３に示すように縦続接続構成では
４ｎ＝４×２^A/2となる。そのとき、遅延は極めて短
い。

【００６４】例えば、８ビットに量子化された値から出
力期間Ｔout の２０ビットの予測を得るための分解能に
対する利得は１２ビットである。そのとき、フィルタ長
さは単一フィルタの場合、２ｎ＝２×２¹²すなわち８１
９２タップとなる。また、２つのフィルタの縦続接続の
場合には、これらの各々のフィルタが、６の利得を与え
れば良いので、各フィルタの長さが単一のフィルタの場
合より３２倍短い、４×2⁶すなわち２５６タップとな
る。

【００６５】また、上記ＦＩＲフィルタの伝達関数Ｈ
（ｚ）は、３／２ｎに等しい係数を備えた部分と、１／
ｎに等しい係数を備えた部分と、−１／２ｎに等しい係
数を備えた部分の３つ部分に分解して、次の第１９式の
ように書くことができる。

【００６６】

【数１２】

【００６７】そして、このＦＩＲフィルタの伝達関数Ｈ
（ｚ）は、次の第２０式のように簡略化して表すことが
できる。

【００６８】

【数１３】

【００６９】この単純化された伝達関数Ｈ（ｚ）は少数
のコード行で容易に実施することができる。コードのこ
れらの４行は、パスカル中で書かれて、基礎フィルタを
シミュレートする。プログラムはシフト・レジスタを含
んでいる。関数inreg はシフト・レジスタの中に現在の
期間値を入れる。関数outreg(n) はｎ種類の値をとる。
変数testは、大域的なものとして宣言される。これによ
り、蓄積を行うことができる。

【００７０】 procedur estimate(n,tq : integer); begin inreg(M)； test = test ＋3 tq； test = test ＋outreg（ｎ−１）； test = test ＋3 outreg（ｎ）； test = test ＋outreg（２ｎ−１）； end ；

【００７１】なお、３／２ｎ、１／ｎおよび−１ｎ／２
ｎの代わりに、次のパスカル手続きの中の係数は３／
２、１および−１／２である。結果は１と異なる直流利
得となる。これは整数だけを使用して書かれており、ア
ドレス生成が非常に容易である。

【００７２】２つの基礎フィルタの縦続接続によるＦＩ
Ｒフィルタは、２つの基礎フィルタのコンボリューショ
ンであり、そのインパルス応答は図６に表わされ、ステ
ップ応答は図７に表わされる。そして、このフィルタに
おける時間積分の差分は図８のようになる。すなわち、
時間積分の差分は過渡的なモードにおいて０とは異なる
が、サンプリング周波数転換が安定状態に戻る場合、０
まで戻る。すなわち、サンプリング周波数変換装置の入
力および出力信号は同じ長さである。

【００７３】このようにして、出力期間Ｔout の正確な
値は評価された。出力期間を積分すれば、入力シーケン
ス・グリッド中の出力サンプルの位置を与える、即時の
位相の予測を得ることができ、上記補間フィルタ１のフ
ィルタ係数のアドレスを知ることができる。

【００７４】上記位相推定部２３は、単純に絶対的な出
力時間の値を与える積分器からなる「ホルダー」と呼ば
れる機能を果たすものであって、図９に示すように、現
在の位相に瞬間に評価された期間を加えて、モジュロを
もしあれば引く。すなわち、瞬時位相はｄｔ＝０．３Ｔ
inであって、評価された出力期間Ｔout は０．７５Ｔin
であると、次の位相はｄｔ＝（０．３＋０．７５） mod
ulo １＝０．０５となり、次の位相はｄｔ＝（０．０５
＋０．７５）modulo 1＝０．０８となり、以下同様な計
算により与えられる。

【００７５】さらに、上記アドレス生成部２４は、上記
位相推定器２３により得られる２つの信号間の位相（Ｄ
_iとＤ_oとの間の時間）ｄｔに基づいて、上記補間フィ
ルタ１の係数セット中の係数のサブセットＣ₁ ，Ｃ₂，
Ｃ₃，Ｃ₄を選択するためのアドレスを生成する。すな
わち、一度、補間フィルタ１０の時間分解能（連続する
２つの係数を分離する継続期間）を知って、ｄｔが正確
に評価されたならば、入力サンプルＤ_iに対応する係数
Ｃ_nのアドレスを計算し、最終的に、補間内挿によって
出力サンプルＤ_oを計算することができる。

【００７６】そして、上記補間フィルタ１０は、図１０
に示すように、上記アドレス生成部２４によりアドレス
されたサブセット係数Ｃ₁ ，Ｃ₂，Ｃ₃，Ｃ₄を用い
て、入力シーケンスに対する補間処理によって出力シー
ケンスのサンプルＤ_oをＤ_o＝Ｄ_i-1・Ｃ₁ ＋Ｄ_i・Ｃ₂＋Ｄ_i+1・Ｃ₃＋Ｄ_i+2・Ｃ₄ ・・・第２１式なる第２１式にて計算する。

【００７７】

【発明の効果】本発明に係るクロックプロセッサでは、
出力周期測定部により入力サンプル列のサンプリング期
間に対する出力サンプル列のサンプリング期間の比率を
測定し、その期間比率の正確さを期間推定部により評価
するので、上記出力周期測定部におけるカウント動作を
低速に行うことができ、２０〜３０ＭＨｚ程度の実用的
な周波数で動作するカウンタにより上記出力周期測定部
を構成することができる。そして、位相推定部により出
力サンプル列の瞬時位相を推定して、アドレス生成部に
よりディジタルフィルタのフィルタ係数を選択するアド
レスデータを生成することができる。

【００７８】従って、本発明によれば、カウンタを実用
的な周波数( すなわち、２０〜３０ＭＨｚ）で動作させ
て、任意の変換比のサンプリング周波数変換を高い精度
で且つ簡単な構成で行い得るようにした新規な構成のク
ロックプロセッサを提供することができる。

【図面の簡単な説明】

【図１】本発明に係るクロックプロセッサを示すブロッ
ク図である。

【図２】上記クロックプロセッサにおける出力周期測定
部の構成を示す図である。

【図３】上記クロックプロセッサにおける期間推定部の
構成を示す図である。

【図４】上記期間推定部を構成する基礎フィルタのフィ
ルタ係数を示す図である。

【図５】上記基礎フィルタのステップ応答特性を示す特
性図である。

【図６】２個の基礎フィルタを縦続接続したＦＩＲフィ
ルタのインパルス応答特性を示す特性図である。

【図７】２個の基礎フィルタを縦続接続したＦＩＲフィ
ルタのステップ応答特性を示す特性図である。

【図８】２個の基礎フィルタを縦続接続したＦＩＲフィ
ルタにおける入力積分と出力積分との差分を示す特性図
である。

【図９】上記クロックプロセッサにおける位相推定部の
ホールディング動作を示す図である。

【図１０】上記クロックプロセッサにおけるアドレス生
成部の動作を示す図である。

【図１１】従来のサンプリング周波数変換装置の構成を
示すブロック図である。

【図１２】上記従来のサンプリング周波数変換装置にお
ける入力サンプル列と出力サンンプル列の位相関係を示
す模式図である。

【図１３】上記従来のサンプリング周波数変換装置にお
ける直線補間処理動作を説明するするための模式図であ
る。

【図１４】上記従来のサンプリング周波数変換装置にお
けるディジタルフィルタリング処理動作を説明するする
ための模式図である。

【符号の説明】

１・・・・・・・・データ入力端子２・・・・・・・・データ出力端子１０・・・・・・・・補間フィルタ２０・・・・・・・・クロックプロセッサ２１・・・・・・・・出力期間測定部２１Ａ・・・・・・・カウンタ２２・・・・・・・・期間推定部２２Ａ，２２Ｂ・・・基礎フィルタ２３・・・・・・・・位相推定部２４・・・・・・・・アドレス生成部

Claims

【特許請求の範囲】

【請求項１】入力サンプル列と出力サンプル列との各
サンプリング点の瞬時時間差を制御量としてフィルタ係
数が選択されるディジタルフィルタにより入力サンプル
列を異なるサンプリング周波数の出力サンプル列に変換
する周波数変換処理を行うサンプリング周波数変換装置
におけるクロックプロセッサであって、入力サンプル列のサンプリング期間に対する出力サンプ
ル列のサンプリング期間の比率を測定する出力周期測定
部と、上記出力周期測定部により計測された期間比率の正確さ
を推定する期間推定部と、上記期間評価処理部により正確さが評価された期間比率
に基づいて、出力サンプル列の瞬時位相を推定する位相
推定部と、上記位相推定部により得られた出力サンプル列の瞬時位
相を推定値に応じて上記ディジタルフィルタのフィルタ
係数を選択するアドレスデータを生成するアドレス生成
部とを備えることを特徴とするクロックプロセッサ。