JP5563469B2 - サンプルレート変換システムにおける補間係数を計算するための方法及び装置 - Google Patents
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Description
本願は、2007年11月16日に出願された米国仮特許出願第60/988,772号の優先権の利益を主張する。この米国仮特許出願の全内容は、参照により本明細書に援用される。
p=Tx/TRSI (1)
によって定義される。
Tx=TRSO−(FRACRSO−FRACRSI) (2)
によってFRAC値から導出される。
除算演算を回避するために、TRSIの逆数を事前に計算することができる。
p=(TRSO−FracRSO+FracRSI)(FRSI) (7)
入力周波数及び出力周波数の範囲が大きな範囲をカバーする用途では、補間係数計算精度は、図13に示すように、補間係数の適切な2進スケーリングによって保存することができる。
p=(Tx+TDELAY)/TRSI (8)
を計算する。ここで、TRSIは、リサンプラ入力クロック周期であり、Txは、現在のDSPクロックに先行する最も近時のリサンプラ入力クロックから現在のDSPクロックサイクルにおける最も近時のリサンプラ出力クロックまでの時間である。
ここで、tNは、N番目の基本システムクロックイベント時におけるt0以降の時間であり、Nは、t0以降の基本システムクロックサイクル数であり、Trefは、基本システムクロックであるシステムクロックの周期、すなわち10nsである。
いくつかの実施形態では、ユーザクロックは、周期を整数インクリメントしたものに基づいている。一般に、アナログクロックとデジタルクロックとの間のコヒーレンシを達成することはできないが、本発明者の用途に十分近づけることはできる。関心のある領域は、(1)FFT出力が「漏れ」を有し、したがって、誤りのある結果を与えること、及び(2)時間の経過に伴いアナログ信号とデジタル信号との間にゆっくりとした位相ドリフトがあるということである。
シミュレーションソフトウェアアプリケーションを使用して行われたテストは、相関が0.1dBよりも良好であることを示した。ナイキスト周波数については、雑音電力の約2分の1が、M−1ビンに集中し、したがって、SNR+3dBのSFDR制限がある。大規模FFT(64kの実用上の制限を考慮)及び低雑音器具では、非コヒーレントクロックに起因したSFDR制限は、160dBよりも良好であるはずである。
pの範囲は、その寄与係数の極値から導出される。TDELAYを無視すると、最小のpの値は、
FRACRSOの最小値は、リサンプラ出力クロックがDSPクロックの直前に発生したときに生じ、このとき、FRACRSO=TRSO−TDSPである。したがって、
補間係数pは、リサンプラ出力クロックとリサンプラ入力クロックとの相対位相を表す。リサンプラは、全パスポリフェーズサブフィルタ(理想的な相対位相を一まとめに扱うインクリメンタル遅延値を有する)の2つを適用し、次に、2つの結果の間を線形補間することによって出力値を補間する。このようなリサンプラのSNRは、
どの自動化された試験機器、器具類、又は通信システムも、波形デジタイザ、任意波形ジェネレータ、変調システム、及び復調システムの設計及び実施が簡単化されるため、本発明から利益を受ける。
Claims (21)
- サンプリングされたデータをレート変換するための方法であって、
入力サンプルクロックに従ってサンプリングされた入力データを受信すること、
前記入力サンプルクロックのサンプリングレートとは非整数値だけ異なるサンプリングレートを有する出力サンプルクロックを示す値を受信すること、
前記入力サンプルクロック及び前記出力サンプルクロックのそれぞれとプロセッサクロックとの間の各位相関係を求めること、前記入力サンプルクロック及び前記出力サンプルクロックのそれぞれは、前記プロセッサクロックから独立しており、
前記入力サンプルクロックと、前記出力サンプルクロックと、該入力サンプルクロック及び該出力サンプルクロックのそれぞれと前記プロセッサクロックとの間の前記求められた位相関係との関数として補間係数を求めること、並びに
前記入力データと前記補間係数との関数として出力データを生成すること、該出力データは、前記出力サンプルクロックに従ってサンプリングされた前記入力データに対応し、それによって、前記入力データを前記入力サンプルクロックから前記出力サンプルクロックへレート変換する、
を含む方法。 - 前記入力サンプルクロック及び前記出力サンプルクロックのそれぞれと前記プロセッサクロックとの間の位相関係をそれぞれ求める前記行為は、
前記入力サンプルクロックと前記プロセッサクロックとの間の遅延を示す入力位相値を求めること、及び
前記出力サンプルクロックと前記プロセッサクロックとの間の遅延を示す出力位相値を求めること、
を含む、請求項1に記載の方法。 - 入力位相値を求める前記行為及び出力位相値を求める前記行為の少なくとも一方は、アキュムレータを使用することを含む、請求項2に記載の方法。
- 前記補間係数を求める前記行為は、
前記出力位相値と前記入力位相値との間の差分として量を求めると共に、該求められた差分値を前記出力サンプルクロックの周期から減算すること、及び
前記求められた量を前記入力サンプルクロックの周期によって除算すること、
を含む、請求項2に記載の方法。 - 前記量を求める前記行為は、
前記出力位相値と前記入力位相値との間の差分を求めること、
前記出力サンプルクロックの周期から、前記出力位相値と前記入力位相値との間の前記差分を減算すること、及び
前記減算された結果に遅延値を加算することであって、前記サンプリングされた出力データは、前記遅延値に比例して時間が遅延される、加算すること、
を含む、請求項4に記載の方法。 - 前記遅延値は選択可能である、請求項5に記載の方法。
- サンプリングされた入力データの2つ以上の順次セットをタップ付き遅延線に記憶することをさらに含み、サンプリングされた入力データの各セットは、各タップに関連付けられ、データの異なる順次セットは、各タップを通じてアクセス可能である、請求項1に記載の方法。
- 前記補間係数の整数部を入力データ先読みと解釈することをさらに含む、請求項1に記載の方法。
- 前記補間係数の上位小数部に従ってポリフェーズフィルタ選択を行うことをさらに含む、請求項1に記載の方法。
- 前記補間係数の下位小数部を線形補間スケーリング係数と解釈することをさらに含む、
請求項9に記載の方法。 - 前記補間係数を求めることは、前記入力サンプルクロック、前記出力サンプルクロック、及び前記プロセッサクロックの少なくとも1つの異なるサンプル中に繰り返される、請求項1に記載の方法。
- 前記補間係数を求めることは、前記出力サンプルクロックの各サンプルについて繰り返される、請求項11に記載の方法。
- サンプリングされたデータを第1のレートから第2のレートへ変換するための装置であって、
入力サンプルクロックに従ってサンプリングされた入力データを受信し、出力サンプルクロックに従ってサンプリングされた前記入力データを示す出力データを作成するように構成されたレートコンバータであって、該レートコンバータは、前記入力サンプルクロック及び前記出力サンプルクロックのいずれからも独立している処理クロックレートで動作する、レートコンバータと、
前記処理クロックを受信し、プロセッサクロックの状態を監視するように構成され且つ前記入力サンプルクロック及び前記出力サンプルクロックのそれぞれと前記プロセッサクロックとの各位相関係を求めるように構成されたアキュムレータと、
前記アキュムレータ及び前記レートコンバータと通信する補間係数回路であって、該補間係数回路は、前記入力サンプルクロック及び前記出力サンプルクロックのそれぞれと前記プロセッサクロックとの前記各位相関係を受信し、少なくとも、上位小数部及び下位小数部を有する補間係数を計算するように構成され、該補間係数は、前記入力サンプルクロック、前記出力サンプルクロック、及び前記プロセッサクロックに対する前記入力サンプルクロックと前記出力サンプルクロックのそれぞれの位相関係の関数として計算され、前記レートコンバータは、前記補間係数の関数として、前記入力データを前記出力データに変換するように構成される、補間係数回路と、
を備える装置。 - 前記アキュムレータは、前記入力サンプルクロックに関連した値、前記出力サンプルクロックに関連した値、並びに前記入力サンプルクロック及び前記出力サンプルクロックのそれぞれと前記プロセッサクロックとの前記各位相関係に関連した値を記憶するように構成された複数のレジスタを含む、請求項13に記載の装置。
- 前記アキュムレータは、モジュロ算術演算機能を備える、請求項14に記載の装置。
- 前記レートコンバータは、
前記補間係数回路と通信するデジタル入力フィルタであって、前記補間係数の上位小数部を受信し、入力サンプルクロックに従ってサンプリングされた入力データをフィルタリングするように構成される、デジタル入力フィルタと、
前記デジタル入力フィルタの出力及び前記補間係数回路と通信し、前記補間係数の下位小数部を受信する、線形補間器と、
前記線形補間器の出力と通信するローパスフィルタと、前記入力サンプルクロックでサンプリングされて入力されたデータは、前記出力サンプルクロックでサンプリングされた対応する出力データにレート変換される、
を備える、請求項13に記載の装置。 - 前記受信される入力データと前記デジタル入力フィルタとの間に先読みバッファをさらに備え、該先読みバッファも、前記補間係数回路と通信し、前記補間係数の整数部を受信する、請求項16に記載の装置。
- 前記デジタル入力フィルタは、ポリフェーズフィルタ及びデルタフィルタを備える、請求項16に記載の装置。
- 前記デジタル入力フィルタのフィルタ係数を記憶するように構成された少なくとも1つのメモリブロックをさらに備える、請求項16に記載の装置。
- 前記レートコンバータ、前記アキュムレータ、及び前記補間係数回路の少なくとも1つを実施するデジタル信号プロセッサをさらに備える、請求項13に記載の装置。
- サンプリングされたデータを第1のレートから第2のレートへレート変換するための装置であって、
入力サンプルクロックに従ってサンプリングされた入力データを受信する手段と、
前記入力サンプルクロックのサンプリングレートとは非整数値だけ異なるサンプリングレートを有する出力サンプルクロックを示す値を受信する手段と、
前記入力サンプルクロック及び前記出力サンプルクロックのそれぞれとプロセッサクロックとの間の各位相関係を求める手段であって、前記入力サンプルクロック及び前記出力サンプルクロックのそれぞれは、前記プロセッサクロックから独立しており、
前記入力サンプルクロックと、前記出力サンプルクロックと、該入力サンプルクロック及び該出力サンプルクロックのそれぞれと前記プロセッサクロックとの間の前記求められた位相関係との関数として補間係数を求める手段と、
前記入力データと前記補間係数との関数として出力データを生成する手段と、該出力データは、前記出力サンプルクロックに従ってサンプリングされた前記入力データに対応し、それによって、前記入力データを前記入力サンプルクロックから前記出力サンプルクロックへレート変換する、
を備える装置。
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