JP2001177414A - オーバーサンプリング処理回路およびデジタル−アナログ変換器 - Google Patents
オーバーサンプリング処理回路およびデジタル−アナログ変換器Info
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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- H03H17/02—Frequency selective networks
- H03H17/0248—Filters characterised by a particular frequency response or filtering method
- H03H17/028—Polynomial filters
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- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0657—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
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Abstract
(57)【要約】
【課題】 回路規模を小さくすることができ、部品コス
トを低減することができるオーバーサンプリング処理回
路およびデジタル−アナログ変換器を提供すること。 【解決手段】 オーバーサンプリング処理回路は、乗算
部１、４つのデータ保持部２−１〜２−４、４つのデー
タセレクタ３−１〜３−４、加算部４、２つの積分回路
５−１、５−２を含んで構成されている。入力データに
対して乗算部１によって４つの乗数が乗算され、この４
つの乗算結果が１組となって各データ保持部に保持され
る。データセレクタは、対応するデータ保持部に保持さ
れた４つのデータを所定の順番に読み出して階段関数の
データを生成する。加算部は、それぞれのデータセレク
タから出力される４つの階段関数の値を加算し、この加
算値に対応した２回のデジタル積分処理を２つの積分回
路によって行う。
トを低減することができるオーバーサンプリング処理回
路およびデジタル−アナログ変換器を提供すること。 【解決手段】 オーバーサンプリング処理回路は、乗算
部１、４つのデータ保持部２−１〜２−４、４つのデー
タセレクタ３−１〜３−４、加算部４、２つの積分回路
５−１、５−２を含んで構成されている。入力データに
対して乗算部１によって４つの乗数が乗算され、この４
つの乗算結果が１組となって各データ保持部に保持され
る。データセレクタは、対応するデータ保持部に保持さ
れた４つのデータを所定の順番に読み出して階段関数の
データを生成する。加算部は、それぞれのデータセレク
タから出力される４つの階段関数の値を加算し、この加
算値に対応した２回のデジタル積分処理を２つの積分回
路によって行う。
Description
【０００１】
【発明の属する技術分野】本発明は、離散的に入力され
るデータの間を補間処理するオーバーサンプリング処理
回路およびこれを用いたデジタル−アナログ変換器に関
する。なお、本明細書においては、関数の値が局所的な
領域で０以外の有限の値を有し、それ以外の領域で０と
なる場合を「有限台」と称して説明を行うものとする。
るデータの間を補間処理するオーバーサンプリング処理
回路およびこれを用いたデジタル−アナログ変換器に関
する。なお、本明細書においては、関数の値が局所的な
領域で０以外の有限の値を有し、それ以外の領域で０と
なる場合を「有限台」と称して説明を行うものとする。
【０００２】
【従来の技術】最近のデジタルオーディオ装置、例えば
ＣＤ（コンパクトディスク）プレーヤ等においては、離
散的な音楽データ（デジタルデータ）から連続的なアナ
ログの音声信号を得るためにオーバーサンプリング技術
を適用したＤ／Ａ（デジタル−アナログ）変換器が用い
られている。このようなＤ／Ａ変換器は、入力されるデ
ジタルデータの間を補間して擬似的にサンプリング周波
数を上げるために一般にはデジタルフィルタが用いられ
ており、各補間値をサンプルホールド回路によって保持
して階段状の信号波形を生成した後にこれをローパスフ
ィルタに通すことによって滑らかなアナログの音声信号
を出力している。
ＣＤ（コンパクトディスク）プレーヤ等においては、離
散的な音楽データ（デジタルデータ）から連続的なアナ
ログの音声信号を得るためにオーバーサンプリング技術
を適用したＤ／Ａ（デジタル−アナログ）変換器が用い
られている。このようなＤ／Ａ変換器は、入力されるデ
ジタルデータの間を補間して擬似的にサンプリング周波
数を上げるために一般にはデジタルフィルタが用いられ
ており、各補間値をサンプルホールド回路によって保持
して階段状の信号波形を生成した後にこれをローパスフ
ィルタに通すことによって滑らかなアナログの音声信号
を出力している。
【０００３】ところで、離散的なデジタルデータの間を
補間する方法としては、ＷＯ９９／３８０９０に開示さ
れたデータ補間方式が知られている。このデータ補間方
式では、全域で１回だけ微分可能であって、補間位置を
挟んで前後２個ずつ、合計４個の標本点のみを考慮すれ
ばよい標本化関数が用いられている。この標本化関数
は、標本化周波数をｆとしたときにｓｉｎ（πｆｔ）／
（πｆｔ）で定義されるｓｉｎｃ関数と異なり、有限台
の値を有しているため、４個という少ないデジタルデー
タを用いて補間演算を行っても打ち切り誤差が生じない
という利点がある。
補間する方法としては、ＷＯ９９／３８０９０に開示さ
れたデータ補間方式が知られている。このデータ補間方
式では、全域で１回だけ微分可能であって、補間位置を
挟んで前後２個ずつ、合計４個の標本点のみを考慮すれ
ばよい標本化関数が用いられている。この標本化関数
は、標本化周波数をｆとしたときにｓｉｎ（πｆｔ）／
（πｆｔ）で定義されるｓｉｎｃ関数と異なり、有限台
の値を有しているため、４個という少ないデジタルデー
タを用いて補間演算を行っても打ち切り誤差が生じない
という利点がある。
【０００４】一般には、上述した標本化関数の波形デー
タをＦＩＲ（finite impulse response ）フィルタのタ
ップ係数に設定したデジタルフィルタを用いることによ
り、オーバーサンプリングを行っている。
タをＦＩＲ（finite impulse response ）フィルタのタ
ップ係数に設定したデジタルフィルタを用いることによ
り、オーバーサンプリングを行っている。
【０００５】
【発明が解決しようとする課題】ところで、上述したデ
ジタルフィルタによって離散的なデジタルデータ間の補
間演算を行うオーバーサンプリング技術を用いると、減
衰特性がなだらかなローパスフィルタを用いることがで
きるため、ローパスフィルタによる位相特性を直線位相
特性に近づけることができるとともに標本化折返し雑音
を低減することが可能になる。このような効果はオーバ
ーサンプリングの周波数を上げれば上げるほど顕著にな
るが、サンプリング周波数を上げるとそれだけデジタル
フィルタのタップ数が多くなるため、回路規模が大きく
なるという問題があった。また、デジタルフィルタを構
成する遅延回路や乗算器の処理速度も高速化されるた
め、高速化に適した高価な部品を使用する必要があり、
部品コストの上昇を招くという問題があった。特に、デ
ジタルフィルタを用いてオーバーサンプリング処理を行
う場合には、標本化関数の具体的な値をタップ係数とし
て用いることになるため、乗算器の構成が複雑になり、
さらに部品コストの上昇を招くことになる。
ジタルフィルタによって離散的なデジタルデータ間の補
間演算を行うオーバーサンプリング技術を用いると、減
衰特性がなだらかなローパスフィルタを用いることがで
きるため、ローパスフィルタによる位相特性を直線位相
特性に近づけることができるとともに標本化折返し雑音
を低減することが可能になる。このような効果はオーバ
ーサンプリングの周波数を上げれば上げるほど顕著にな
るが、サンプリング周波数を上げるとそれだけデジタル
フィルタのタップ数が多くなるため、回路規模が大きく
なるという問題があった。また、デジタルフィルタを構
成する遅延回路や乗算器の処理速度も高速化されるた
め、高速化に適した高価な部品を使用する必要があり、
部品コストの上昇を招くという問題があった。特に、デ
ジタルフィルタを用いてオーバーサンプリング処理を行
う場合には、標本化関数の具体的な値をタップ係数とし
て用いることになるため、乗算器の構成が複雑になり、
さらに部品コストの上昇を招くことになる。
【０００６】また、一般にはオーバーサンプリング処理
回路の後段にローパスフィルタを接続することにより、
デジタル−アナログ変換器を構成することができるが、
上述した従来のオーバーサンプリング処理回路で生じて
いた各種の問題は、これを用いて構成したデジタル−ア
ナログ変換器についても同様に生じていた。
回路の後段にローパスフィルタを接続することにより、
デジタル−アナログ変換器を構成することができるが、
上述した従来のオーバーサンプリング処理回路で生じて
いた各種の問題は、これを用いて構成したデジタル−ア
ナログ変換器についても同様に生じていた。
【０００７】本発明は、このような点にｓ鑑みて創作さ
れたものであり、その目的は、回路規模を小さくするこ
とができ、部品コストを低減することができるオーバー
サンプリング処理回路およびデジタル−アナログ変換器
を提供することにある。
れたものであり、その目的は、回路規模を小さくするこ
とができ、部品コストを低減することができるオーバー
サンプリング処理回路およびデジタル−アナログ変換器
を提供することにある。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、本発明のオーバーサンプリング処理回路は、所
定間隔で入力される複数のデジタルデータのそれぞれに
対応して、複数の乗数を用いた複数の乗算処理を乗算手
段によって行い、これら複数の乗算結果を用いて、入力
された各デジタルデータに対応する階段関数を発生させ
ている。そして、それぞれのデジタルデータに対応する
階段関数の値を加算手段によって加算し、この加算結果
に対して複数回のデジタル積分を行うことにより、滑ら
かな曲線に沿って階段状に値が変化するデジタルデータ
を出力する。このように、順に入力される複数のデジタ
ルデータのそれぞれに対応する各階段関数の値を加算
し、その後この加算結果をデジタル積分することによ
り、値が滑らかに変化する出力データが得られるため、
オーバーサンプリングの周波数を高くする場合にデジタ
ル積分の演算速度を速くするだけでよく、従来のように
構成の複雑化を招くことがなく、構成の簡略化と部品コ
ストの低減が可能になる。
ために、本発明のオーバーサンプリング処理回路は、所
定間隔で入力される複数のデジタルデータのそれぞれに
対応して、複数の乗数を用いた複数の乗算処理を乗算手
段によって行い、これら複数の乗算結果を用いて、入力
された各デジタルデータに対応する階段関数を発生させ
ている。そして、それぞれのデジタルデータに対応する
階段関数の値を加算手段によって加算し、この加算結果
に対して複数回のデジタル積分を行うことにより、滑ら
かな曲線に沿って階段状に値が変化するデジタルデータ
を出力する。このように、順に入力される複数のデジタ
ルデータのそれぞれに対応する各階段関数の値を加算
し、その後この加算結果をデジタル積分することによ
り、値が滑らかに変化する出力データが得られるため、
オーバーサンプリングの周波数を高くする場合にデジタ
ル積分の演算速度を速くするだけでよく、従来のように
構成の複雑化を招くことがなく、構成の簡略化と部品コ
ストの低減が可能になる。
【０００９】また、上述した乗算手段による乗算処理に
用いられる各乗数は、区分多項式によって構成された所
定の標本化関数について、これらの区分多項式のそれぞ
れを複数回微分することにより得られる階段関数の各値
に対応していることが望ましい。すなわち、反対にこの
ような階段関数を複数回積分することにより、所定の標
本化関数に対応した波形を得ることができるため、標本
化関数による畳み込み演算を、階段関数を合成すること
によって等価的に実現することが可能になる。したがっ
て、処理内容を単純化することができ、オーバーサンプ
リング処理に必要な処理量の低減が可能になる。
用いられる各乗数は、区分多項式によって構成された所
定の標本化関数について、これらの区分多項式のそれぞ
れを複数回微分することにより得られる階段関数の各値
に対応していることが望ましい。すなわち、反対にこの
ような階段関数を複数回積分することにより、所定の標
本化関数に対応した波形を得ることができるため、標本
化関数による畳み込み演算を、階段関数を合成すること
によって等価的に実現することが可能になる。したがっ
て、処理内容を単純化することができ、オーバーサンプ
リング処理に必要な処理量の低減が可能になる。
【００１０】また、上述した階段関数は、正領域と負領
域の面積が等しく設定されていることが望ましい。これ
により、積分処理手段による積分結果が発散することを
防止することができる。
域の面積が等しく設定されていることが望ましい。これ
により、積分処理手段による積分結果が発散することを
防止することができる。
【００１１】また、上述した標本化関数は、全域が１回
だけ微分可能であって有限台の値を有することが望まし
い。全域が１回だけ微分可能であれば充分に自然現象を
近似できると考えられ、しかも微分回数を少なく設定す
ることにより、積分処理手段によりデジタル積分を行う
回数を少なくすることができるため、構成の簡略化が可
能になる。
だけ微分可能であって有限台の値を有することが望まし
い。全域が１回だけ微分可能であれば充分に自然現象を
近似できると考えられ、しかも微分回数を少なく設定す
ることにより、積分処理手段によりデジタル積分を行う
回数を少なくすることができるため、構成の簡略化が可
能になる。
【００１２】また、上述した階段関数は、等間隔に配置
された５つのデジタルデータに対応した所定範囲におい
て、−１、＋３、＋５、−７、−７、＋５、＋３、−１
の重み付けがなされた同じ幅の８つの区分領域からなっ
ており、この８つの重み付け係数を乗算手段のそれぞれ
の乗数として設定することが望ましい。単純な重み付け
係数を乗算手段の乗数として用いることができるため、
乗算処理の簡略化が可能になる。
された５つのデジタルデータに対応した所定範囲におい
て、−１、＋３、＋５、−７、−７、＋５、＋３、−１
の重み付けがなされた同じ幅の８つの区分領域からなっ
ており、この８つの重み付け係数を乗算手段のそれぞれ
の乗数として設定することが望ましい。単純な重み付け
係数を乗算手段の乗数として用いることができるため、
乗算処理の簡略化が可能になる。
【００１３】特に、乗算手段において行われる乗算処理
は、ビットシフトによる２のべき乗倍の演算結果にデジ
タルデータ自身を加算することによって実現することが
望ましい。乗算処理をビットシフト処理と加算処理に置
き換えることができるため、処理内容を簡素化すること
による構成の簡略化、処理の高速化が可能になる。
は、ビットシフトによる２のべき乗倍の演算結果にデジ
タルデータ自身を加算することによって実現することが
望ましい。乗算処理をビットシフト処理と加算処理に置
き換えることができるため、処理内容を簡素化すること
による構成の簡略化、処理の高速化が可能になる。
【００１４】また、デジタル積分が行われる回数は２回
であり、積分処理手段から二次関数的に値が変化するデ
ータを出力することが望ましい。複数の離散的なデータ
の間を滑らかに補間するためには、少なくとも二次関数
的に値を変化させる必要があるが、これはデジタル積分
の回数を２回に設定するだけで実現することができるた
め、積分処理手段の構成を簡略化することができる。
であり、積分処理手段から二次関数的に値が変化するデ
ータを出力することが望ましい。複数の離散的なデータ
の間を滑らかに補間するためには、少なくとも二次関数
的に値を変化させる必要があるが、これはデジタル積分
の回数を２回に設定するだけで実現することができるた
め、積分処理手段の構成を簡略化することができる。
【００１５】また、積分処理手段によって行われるデジ
タル積分は、入力データを累積する演算処理であり、こ
の演算処理をデジタルデータが入力される１周期内でｎ
回繰り返し行うことが望ましい。このようにデータを累
積する動作は、入力データを加算するだけで実現するこ
とができるため、積分処理手段の構成の簡略化が可能で
あり、しかもこの演算処理の繰り返し速度を高速化する
ことは容易であるため、構成の複雑化、部品コストの上
昇をほとんど伴わずに、オーバーサンプリングの倍数ｎ
の値を大きく設定することができる。
タル積分は、入力データを累積する演算処理であり、こ
の演算処理をデジタルデータが入力される１周期内でｎ
回繰り返し行うことが望ましい。このようにデータを累
積する動作は、入力データを加算するだけで実現するこ
とができるため、積分処理手段の構成の簡略化が可能で
あり、しかもこの演算処理の繰り返し速度を高速化する
ことは容易であるため、構成の複雑化、部品コストの上
昇をほとんど伴わずに、オーバーサンプリングの倍数ｎ
の値を大きく設定することができる。
【００１６】また、上述したオーバーサンプリング処理
回路の後段に、電圧発生手段と平滑手段を備えるだけで
デジタル−アナログ変換器を構成することができる。し
たがって、本発明のデジタル−アナログ変換器は、構成
の簡略化と部品コストの低減が可能となる。また、上述
したオーバーサンプリング処理回路は、構成の複雑化、
部品コストの上昇をほとんど伴わずに容易にオーバーサ
ンプリング周波数を高く設定することができることか
ら、これを用いたデジタル−アナログ変換器の出力波形
の歪みを低減することができる。
回路の後段に、電圧発生手段と平滑手段を備えるだけで
デジタル−アナログ変換器を構成することができる。し
たがって、本発明のデジタル−アナログ変換器は、構成
の簡略化と部品コストの低減が可能となる。また、上述
したオーバーサンプリング処理回路は、構成の複雑化、
部品コストの上昇をほとんど伴わずに容易にオーバーサ
ンプリング周波数を高く設定することができることか
ら、これを用いたデジタル−アナログ変換器の出力波形
の歪みを低減することができる。
【００１７】
【発明の実施の形態】以下、本発明を適用した一実施形
態のオーバーサンプリング処理回路について、図面を参
照しながら詳細に説明する。図１は、本実施形態のオー
バーサンプリング処理回路における補間演算に用いられ
る標本化関数の説明図である。この標本化関数Ｈ（ｔ）
は、ＷＯ９９／３８０９０に開示されたものであり、以
下の式で表される。
態のオーバーサンプリング処理回路について、図面を参
照しながら詳細に説明する。図１は、本実施形態のオー
バーサンプリング処理回路における補間演算に用いられ
る標本化関数の説明図である。この標本化関数Ｈ（ｔ）
は、ＷＯ９９／３８０９０に開示されたものであり、以
下の式で表される。
【００１８】 （−ｔ2 −４ｔ−４）／４ ；−２≦ｔ＜−３／２ （３ｔ2 ＋８ｔ＋５）／４ ；−３／２≦ｔ＜−１ （５ｔ2 ＋１２ｔ＋７）／４ ；−１≦ｔ＜−１／２ （−７ｔ2 ＋４）／４ ；−１／２≦ｔ＜０ （−７ｔ2 ＋４）／４ ；０≦ｔ＜１／２ （５ｔ2 −１２ｔ＋７）／４ ；１／２≦ｔ＜１ （３ｔ2 −８ｔ＋５）／４ ；１≦ｔ＜３／２ （−ｔ2 ＋４ｔ−４）／４ ；３／２≦ｔ≦２ …（１） ここで、ｔ＝０、±１、±２が標本位置を示している。
図１に示される標本化関数Ｈ（ｔ）は、全域において１
回だけ微分可能であって、しかも標本位置ｔ＝±２にお
いて０に収束する有限台の関数であり、この標本化関数
Ｈ（ｔ）を用いて各標本値に基づく重ね合わせを行うこ
とにより、標本値の間を１回だけ微分可能な関数を用い
て補間することができる。
図１に示される標本化関数Ｈ（ｔ）は、全域において１
回だけ微分可能であって、しかも標本位置ｔ＝±２にお
いて０に収束する有限台の関数であり、この標本化関数
Ｈ（ｔ）を用いて各標本値に基づく重ね合わせを行うこ
とにより、標本値の間を１回だけ微分可能な関数を用い
て補間することができる。
【００１９】図２は、標本値とその間の補間値との関係
を示す図である。図２に示すように、４つの標本位置を
ｔ１、ｔ２、ｔ３、ｔ４とし、それぞれの間隔を１とす
る。標本位置ｔ２とｔ３の間の補間位置ｔ０に対応する
補間値ｙは、 ｙ＝Ｙ（ｔ１）・Ｈ（１＋ａ）＋Ｙ（ｔ２）・Ｈ（ａ） ＋Ｙ（ｔ３）・Ｈ（１−ａ）＋Ｙ（ｔ４）・Ｈ（２−ａ） …（２） となる。ここで、Ｙ（ｔ）は標本位置ｔにおける各標本
値を示している。また、１＋ａ、ａ、１−ａ、２−ａの
それぞれは、補間位置ｔ０と各標本位置ｔ１〜ｔ４間で
の距離である。
を示す図である。図２に示すように、４つの標本位置を
ｔ１、ｔ２、ｔ３、ｔ４とし、それぞれの間隔を１とす
る。標本位置ｔ２とｔ３の間の補間位置ｔ０に対応する
補間値ｙは、 ｙ＝Ｙ（ｔ１）・Ｈ（１＋ａ）＋Ｙ（ｔ２）・Ｈ（ａ） ＋Ｙ（ｔ３）・Ｈ（１−ａ）＋Ｙ（ｔ４）・Ｈ（２−ａ） …（２） となる。ここで、Ｙ（ｔ）は標本位置ｔにおける各標本
値を示している。また、１＋ａ、ａ、１−ａ、２−ａの
それぞれは、補間位置ｔ０と各標本位置ｔ１〜ｔ４間で
の距離である。
【００２０】ところで、上述したように、原理的には各
標本値に対応させて標本化関数Ｈ（ｔ）の値を計算して
畳み込み演算を行うことにより、各標本値の間の補間値
を求めることができるが、図１に示した標本化関数は全
域で１回だけ微分可能な二次の区分多項式であり、この
特徴を利用して、等価的な他の処理手順によって補間値
を求めることができる。
標本値に対応させて標本化関数Ｈ（ｔ）の値を計算して
畳み込み演算を行うことにより、各標本値の間の補間値
を求めることができるが、図１に示した標本化関数は全
域で１回だけ微分可能な二次の区分多項式であり、この
特徴を利用して、等価的な他の処理手順によって補間値
を求めることができる。
【００２１】図３は、図１に示した標本化関数を１回微
分した波形を示す図である。図１に示した標本化関数Ｈ
（ｔ）は、全域で１回微分可能な二次の区分多項式であ
るため、これを１回微分することにより、図３に示すよ
うな連続的な折れ線状の波形からなる折れ線関数を得る
ことができる。
分した波形を示す図である。図１に示した標本化関数Ｈ
（ｔ）は、全域で１回微分可能な二次の区分多項式であ
るため、これを１回微分することにより、図３に示すよ
うな連続的な折れ線状の波形からなる折れ線関数を得る
ことができる。
【００２２】また、図４は図３に示した折れ線関数をさ
らに微分した波形を示す図である。但し、折れ線波形に
は複数の角点が含まれており、全域で微分することはで
きないため、隣接する２つの角点に挟まれた直線部分に
ついて微分を行うものとする。図３に示す折れ線波形を
微分することにより、図４に示すような階段状の波形か
らなる階段関数を得ることができる。
らに微分した波形を示す図である。但し、折れ線波形に
は複数の角点が含まれており、全域で微分することはで
きないため、隣接する２つの角点に挟まれた直線部分に
ついて微分を行うものとする。図３に示す折れ線波形を
微分することにより、図４に示すような階段状の波形か
らなる階段関数を得ることができる。
【００２３】このように、上述した標本化関数Ｈ（ｔ）
は、全域を１回微分して折れ線関数が得られ、この折れ
線関数の各直線部分をさらに微分することにより階段関
数が得られる。したがって、反対に図４に示した階段関
数を発生させ、これを２回積分することにより、図１に
示した標本化関数Ｈ（ｔ）を得ることができる。
は、全域を１回微分して折れ線関数が得られ、この折れ
線関数の各直線部分をさらに微分することにより階段関
数が得られる。したがって、反対に図４に示した階段関
数を発生させ、これを２回積分することにより、図１に
示した標本化関数Ｈ（ｔ）を得ることができる。
【００２４】なお、図４に示した階段関数は正領域と負
領域とが等しい面積を有しており、これらを合計した値
が０となる特徴を有している。換言すれば、このような
特徴を有する階段関数を複数回積分することにより、図
１に示したような全域における微分可能性が保証された
有限台の標本化関数を得ることができる。
領域とが等しい面積を有しており、これらを合計した値
が０となる特徴を有している。換言すれば、このような
特徴を有する階段関数を複数回積分することにより、図
１に示したような全域における微分可能性が保証された
有限台の標本化関数を得ることができる。
【００２５】ところで、（２）式に示した畳み込み演算
による補間値の算出では、標本化関数Ｈ（ｔ）の値に各
標本値を乗算したが、図４に示した階段関数を２回積分
して標本化関数Ｈ（ｔ）を求める場合には、この積分処
理によって得られた標本化関数の値に各標本値を乗算す
る場合の他に、等価的には、積分処理前の階段関数を発
生させる際に、各標本値が乗算された階段関数を発生さ
せ、この階段関数を用いて畳み込み演算を行った結果に
対して２回の積分処理を行って補間値を求めることがで
きる。本実施形態のオーバーサンプリング処理回路は、
このようにして補間値を求めており、次にその詳細を説
明する。
による補間値の算出では、標本化関数Ｈ（ｔ）の値に各
標本値を乗算したが、図４に示した階段関数を２回積分
して標本化関数Ｈ（ｔ）を求める場合には、この積分処
理によって得られた標本化関数の値に各標本値を乗算す
る場合の他に、等価的には、積分処理前の階段関数を発
生させる際に、各標本値が乗算された階段関数を発生さ
せ、この階段関数を用いて畳み込み演算を行った結果に
対して２回の積分処理を行って補間値を求めることがで
きる。本実施形態のオーバーサンプリング処理回路は、
このようにして補間値を求めており、次にその詳細を説
明する。
【００２６】図５は、本実施形態のオーバーサンプリン
グ処理回路の構成を示す図である。同図に示すオーバー
サンプリング処理回路は、乗算部１、４つのデータ保持
部２−１、２−２、２−３、２−４、４つのデータセレ
クタ３−１、３−２、３−３、３−４、加算部４、２つ
の積分回路５−１、５−２を含んで構成されている。
グ処理回路の構成を示す図である。同図に示すオーバー
サンプリング処理回路は、乗算部１、４つのデータ保持
部２−１、２−２、２−３、２−４、４つのデータセレ
クタ３−１、３−２、３−３、３−４、加算部４、２つ
の積分回路５−１、５−２を含んで構成されている。
【００２７】乗算部１は、所定の時間間隔で順次入力さ
れる離散的なデジタルデータに対して、図４に示した階
段関数の各値に対応した乗数を乗算した結果を出力す
る。図４に示した階段関数の各値は、上述した（１）式
の各区分多項式を２回微分することにより得ることがで
き、以下のようになる。
れる離散的なデジタルデータに対して、図４に示した階
段関数の各値に対応した乗数を乗算した結果を出力す
る。図４に示した階段関数の各値は、上述した（１）式
の各区分多項式を２回微分することにより得ることがで
き、以下のようになる。
【００２８】−１ ；−２≦ｔ＜−３／２ ＋３ ；−３／２≦ｔ＜−１ ＋５ ；−１≦ｔ＜−１／２ −７ ；−１／２≦０ −７ ；０≦ｔ＜１／２ ＋５ ；１／２≦ｔ＜１ ＋３ ；１≦ｔ＜３／２ −１ ；３／２≦ｔ≦２ したがって、乗算部１は、例えば、データＤが入力され
た場合に、この入力データＤに対して上述した階段関数
に対応した４種類の値（−１、＋３、＋５、−７）を乗
数としてそれぞれ乗算して、−Ｄ、＋３Ｄ、＋５Ｄ、−
７Ｄの４つで１組のデータを並行して出力する。
た場合に、この入力データＤに対して上述した階段関数
に対応した４種類の値（−１、＋３、＋５、−７）を乗
数としてそれぞれ乗算して、−Ｄ、＋３Ｄ、＋５Ｄ、−
７Ｄの４つで１組のデータを並行して出力する。
【００２９】データ保持部２−１〜２−４は、乗算部１
から出力される４つのデータを１組として巡回的に取り
込み、次の取り込みタイミングまでそのデータを保持す
る。例えば、最初の入力データに対応して乗算部１から
出力される４つのデータがデータ保持部２−１に取り込
まれて保持され、２番目の入力データに対応して乗算部
１から出力される４つのデータがデータ保持部２−１に
取り込まれて保持される。同様に、３番目、４番目の入
力データに対応して乗算部１から出力される４つのデー
タがデータ保持部２−３、２−４に順番に取り込まれて
保持される。各データ保持部２−１〜２−４におけるデ
ータの保持動作を一巡すると、次に５番目の入力データ
に対応して乗算部１から出力される４つのデータが、一
番早くデータを保持したデータ保持部２−１に取り込ま
れて保持される。このようにして、入力データに対応し
て乗算部１から出力される４つのデータがデータ保持部
２−１等によって巡回的に保持される。
から出力される４つのデータを１組として巡回的に取り
込み、次の取り込みタイミングまでそのデータを保持す
る。例えば、最初の入力データに対応して乗算部１から
出力される４つのデータがデータ保持部２−１に取り込
まれて保持され、２番目の入力データに対応して乗算部
１から出力される４つのデータがデータ保持部２−１に
取り込まれて保持される。同様に、３番目、４番目の入
力データに対応して乗算部１から出力される４つのデー
タがデータ保持部２−３、２−４に順番に取り込まれて
保持される。各データ保持部２−１〜２−４におけるデ
ータの保持動作を一巡すると、次に５番目の入力データ
に対応して乗算部１から出力される４つのデータが、一
番早くデータを保持したデータ保持部２−１に取り込ま
れて保持される。このようにして、入力データに対応し
て乗算部１から出力される４つのデータがデータ保持部
２−１等によって巡回的に保持される。
【００３０】データセレクタ３−１〜３−４は、１対１
に対応するデータ保持部２−１〜２−４のそれぞれに保
持された４つのデータを所定の順番で読み出すことによ
り、階段関数に対応して階段状に値が変化するデータを
出力する。具体的には、例えば、データＤに上述した４
種類の乗数を乗算して得られた４つのデータ（−Ｄ、＋
３Ｄ、＋５Ｄ、−７Ｄ）がデータ保持部２−１に保持さ
れている場合に、データセレクタ３−１は、この保持さ
れたデジタルデータを所定の時間間隔で−Ｄ、＋３Ｄ、
＋５Ｄ、−７Ｄ、−７Ｄ、＋５Ｄ、＋３Ｄ、−Ｄという
順番で巡回的に読み出すことにより、入力データＤに比
例した値を有する階段関数のデータを出力する。
に対応するデータ保持部２−１〜２−４のそれぞれに保
持された４つのデータを所定の順番で読み出すことによ
り、階段関数に対応して階段状に値が変化するデータを
出力する。具体的には、例えば、データＤに上述した４
種類の乗数を乗算して得られた４つのデータ（−Ｄ、＋
３Ｄ、＋５Ｄ、−７Ｄ）がデータ保持部２−１に保持さ
れている場合に、データセレクタ３−１は、この保持さ
れたデジタルデータを所定の時間間隔で−Ｄ、＋３Ｄ、
＋５Ｄ、−７Ｄ、−７Ｄ、＋５Ｄ、＋３Ｄ、−Ｄという
順番で巡回的に読み出すことにより、入力データＤに比
例した値を有する階段関数のデータを出力する。
【００３１】加算部４は、４つのデータセレクタ３−１
〜３−４から出力されるそれぞれの階段関数の値をデジ
タル的に加算する。縦続接続された２つの積分回路５−
１、５−２は、加算部４から出力されるデータに対して
２回の積分演算を行う。前段の積分回路５−１からは直
線状（一次関数的）に変化するデータが出力され、後段
の積分回路５−２からは二次関数的に変化するデータが
出力される。
〜３−４から出力されるそれぞれの階段関数の値をデジ
タル的に加算する。縦続接続された２つの積分回路５−
１、５−２は、加算部４から出力されるデータに対して
２回の積分演算を行う。前段の積分回路５−１からは直
線状（一次関数的）に変化するデータが出力され、後段
の積分回路５−２からは二次関数的に変化するデータが
出力される。
【００３２】図６は、積分回路５−１、５−２の詳細な
構成を示す図である。前段の積分回路５−１は、２つの
Ｄ型フリップフロップ（Ｄ−ＦＦ）５１ａ、５１ｃと加
算器（ＡＤＤ）５１ｂを含んで構成されている。加算器
５１ｂは、２つの入力端子を有しており、一方の入力端
子には加算部４から出力されて一旦Ｄ型フリップフロッ
プ５１ａに保持されたデータが入力され、他方の入力端
子には加算器５１ｂ自身から出力されたデータを一旦Ｄ
型フリップフロップ５１ｃに保持したデータが入力され
る。また、各フリップフロップ５１ａ、５１ｃは、積分
演算用のクロック信号ＣＬＫ２に同期したデータの保持
動作を行っている。このクロック信号ＣＬＫ２がオーバ
ーサンプリング周波数に対応しており、入力データの入
力タイミングに同期したクロック信号ＣＬＫのｎ倍の周
波数に設定されている。したがって、このような構成を
有する積分回路５−１に加算部４から出力されるデータ
が入力されると、クロック信号ＣＬＫ２に同期してこの
入力データを累積するデジタル積分演算が行われる。
構成を示す図である。前段の積分回路５−１は、２つの
Ｄ型フリップフロップ（Ｄ−ＦＦ）５１ａ、５１ｃと加
算器（ＡＤＤ）５１ｂを含んで構成されている。加算器
５１ｂは、２つの入力端子を有しており、一方の入力端
子には加算部４から出力されて一旦Ｄ型フリップフロッ
プ５１ａに保持されたデータが入力され、他方の入力端
子には加算器５１ｂ自身から出力されたデータを一旦Ｄ
型フリップフロップ５１ｃに保持したデータが入力され
る。また、各フリップフロップ５１ａ、５１ｃは、積分
演算用のクロック信号ＣＬＫ２に同期したデータの保持
動作を行っている。このクロック信号ＣＬＫ２がオーバ
ーサンプリング周波数に対応しており、入力データの入
力タイミングに同期したクロック信号ＣＬＫのｎ倍の周
波数に設定されている。したがって、このような構成を
有する積分回路５−１に加算部４から出力されるデータ
が入力されると、クロック信号ＣＬＫ２に同期してこの
入力データを累積するデジタル積分演算が行われる。
【００３３】後段の積分回路５−２は、上述した前段の
積分回路５−１と基本的に同じ構成を有しており、２つ
のＤ型フリップフロップ（Ｄ−ＦＦ）５２ａ、５２ｃと
加算器（ＡＤＤ）５２ｂを含んで構成されている。した
がって、このような構成を有する積分回路５−２に前段
の積分回路５−１から出力されるデータが入力される
と、クロック信号ＣＬＫ２に同期してこの入力データを
累積するデジタル積分演算が行われる。
積分回路５−１と基本的に同じ構成を有しており、２つ
のＤ型フリップフロップ（Ｄ−ＦＦ）５２ａ、５２ｃと
加算器（ＡＤＤ）５２ｂを含んで構成されている。した
がって、このような構成を有する積分回路５−２に前段
の積分回路５−１から出力されるデータが入力される
と、クロック信号ＣＬＫ２に同期してこの入力データを
累積するデジタル積分演算が行われる。
【００３４】ところで、上述したデータセレクタ３−１
から出力される階段関数の値は、所定のタイミングで乗
算部１に入力されたデジタルデータの値に比例している
ため、この階段関数の値に対して２つの積分回路５−
１、５−２によって２回のデジタル積分演算を繰り返す
ことにより、後段の積分回路５−１から出力されるデー
タには、図１に示した標本化関数と入力データとを乗算
した結果に対応するデータが含まれることになる。ま
た、加算部４によって、各データセレクタ３−１〜３−
４から出力される階段関数の値を加算するということ
は、後段の積分回路５−２から出力されるデータに着目
すると、図１に示した標本化関数を用いて畳み込み演算
を行うことに他ならない。
から出力される階段関数の値は、所定のタイミングで乗
算部１に入力されたデジタルデータの値に比例している
ため、この階段関数の値に対して２つの積分回路５−
１、５−２によって２回のデジタル積分演算を繰り返す
ことにより、後段の積分回路５−１から出力されるデー
タには、図１に示した標本化関数と入力データとを乗算
した結果に対応するデータが含まれることになる。ま
た、加算部４によって、各データセレクタ３−１〜３−
４から出力される階段関数の値を加算するということ
は、後段の積分回路５−２から出力されるデータに着目
すると、図１に示した標本化関数を用いて畳み込み演算
を行うことに他ならない。
【００３５】したがって、本実施形態のオーバーサンプ
リング処理回路にデジタルデータが一定の時間間隔で入
力される場合を考えると、この入力間隔に対応させて各
データセレクタ３−１〜３−４による階段関数データの
出力タイミングをずらし、それぞれにおいて発生した階
段関数の加算を行い、その結果に対して２回の積分処理
を行うことにより、一定間隔で入力されるデジタルデー
タの間を結ぶ滑らかな曲線に沿って階段状に値が変化す
るデジタルデータが得られる。
リング処理回路にデジタルデータが一定の時間間隔で入
力される場合を考えると、この入力間隔に対応させて各
データセレクタ３−１〜３−４による階段関数データの
出力タイミングをずらし、それぞれにおいて発生した階
段関数の加算を行い、その結果に対して２回の積分処理
を行うことにより、一定間隔で入力されるデジタルデー
タの間を結ぶ滑らかな曲線に沿って階段状に値が変化す
るデジタルデータが得られる。
【００３６】上述した乗算部１が乗算手段に、データ保
持部２−１等とデータセレクタ３−１等との組み合わせ
が階段関数発生手段に、加算部４が加算手段に、積分回
路５−１、５−２が積分処理手段にそれぞれ対応する。
持部２−１等とデータセレクタ３−１等との組み合わせ
が階段関数発生手段に、加算部４が加算手段に、積分回
路５−１、５−２が積分処理手段にそれぞれ対応する。
【００３７】図７は、本実施形態のオーバーサンプリン
グ処理回路の動作タイミングを示す図である。図７
（Ａ）に示すように一定の時間間隔でデジタルデータＤ
1 、Ｄ2、Ｄ3 、…が入力されると、各データ保持部２
−１〜２−４は、これらのデジタルデータＤ1 、Ｄ2 、
Ｄ3 、…に対応した４つのデータを巡回的に保持する。
具体的には、データ保持部２−１は、１番目の入力デー
タＤ1 に対応して乗算部１から出力される４つのデータ
−Ｄ1 、＋３Ｄ1 、＋５Ｄ1 、−７Ｄ1 を取り込んで、
入力されるデジタルデータが一巡するまで（５番目の入
力データＤ5 に対応する４つのデータ（−Ｄ5 、＋３Ｄ
5 、＋５Ｄ5 、−７Ｄ5 ）が入力されるまで）保持する
（図７（Ｂ））。また、データセレクタ３−１は、この
１番目の入力データＤ1 に対応する４つのデータを所定
の順番で読み出して、入力データＤ1に比例した値を有
する階段関数を発生する（図７（Ｃ））。
グ処理回路の動作タイミングを示す図である。図７
（Ａ）に示すように一定の時間間隔でデジタルデータＤ
1 、Ｄ2、Ｄ3 、…が入力されると、各データ保持部２
−１〜２−４は、これらのデジタルデータＤ1 、Ｄ2 、
Ｄ3 、…に対応した４つのデータを巡回的に保持する。
具体的には、データ保持部２−１は、１番目の入力デー
タＤ1 に対応して乗算部１から出力される４つのデータ
−Ｄ1 、＋３Ｄ1 、＋５Ｄ1 、−７Ｄ1 を取り込んで、
入力されるデジタルデータが一巡するまで（５番目の入
力データＤ5 に対応する４つのデータ（−Ｄ5 、＋３Ｄ
5 、＋５Ｄ5 、−７Ｄ5 ）が入力されるまで）保持する
（図７（Ｂ））。また、データセレクタ３−１は、この
１番目の入力データＤ1 に対応する４つのデータを所定
の順番で読み出して、入力データＤ1に比例した値を有
する階段関数を発生する（図７（Ｃ））。
【００３８】同様に、データ保持部２−２は、２番目の
入力データＤ2 に対応して乗算部１から出力される４つ
のデータ−Ｄ2 、＋３Ｄ2 、＋５Ｄ2 、−７Ｄ2 を取り
込んで、入力されるデジタルデータが一巡するまで（６
番目の入力データＤ6 に対応する４つのデータが入力さ
れるまで）保持する（図７（Ｄ））。また、データセレ
クタ３−２は、この２番目の入力データＤ2 に対応する
４つのデータを所定の順番で読み出して、入力データＤ
2 に比例した値を有する階段関数を発生する（図７
（Ｅ））。
入力データＤ2 に対応して乗算部１から出力される４つ
のデータ−Ｄ2 、＋３Ｄ2 、＋５Ｄ2 、−７Ｄ2 を取り
込んで、入力されるデジタルデータが一巡するまで（６
番目の入力データＤ6 に対応する４つのデータが入力さ
れるまで）保持する（図７（Ｄ））。また、データセレ
クタ３−２は、この２番目の入力データＤ2 に対応する
４つのデータを所定の順番で読み出して、入力データＤ
2 に比例した値を有する階段関数を発生する（図７
（Ｅ））。
【００３９】データ保持部２−３は、３番目の入力デー
タＤ3 に対応して乗算部１から出力される４つのデータ
−Ｄ3 、＋３Ｄ3 、＋５Ｄ3 、−７Ｄ3 を取り込んで、
入力されるデジタルデータが一巡するまで（７番目の入
力データＤ7 に対応する４つのデータが入力されるま
で）保持する（図７（Ｆ））。また、データセレクタ３
−３は、この３番目の入力データＤ3 に対応する４つの
データを所定の順番で読み出して、入力データＤ3 に比
例した値を有する階段関数を発生する（図７（Ｇ））。
タＤ3 に対応して乗算部１から出力される４つのデータ
−Ｄ3 、＋３Ｄ3 、＋５Ｄ3 、−７Ｄ3 を取り込んで、
入力されるデジタルデータが一巡するまで（７番目の入
力データＤ7 に対応する４つのデータが入力されるま
で）保持する（図７（Ｆ））。また、データセレクタ３
−３は、この３番目の入力データＤ3 に対応する４つの
データを所定の順番で読み出して、入力データＤ3 に比
例した値を有する階段関数を発生する（図７（Ｇ））。
【００４０】データ保持部２−４は、４番目の入力デー
タＤ4 に対応して乗算部１から出力される４つのデータ
−Ｄ4 、＋３Ｄ4 、＋５Ｄ4 、−７Ｄ4 を取り込んで、
入力されるデジタルデータが一巡するまで（７番目の入
力データＤ7 に対応する４つのデータが入力されるま
で）保持する（図７（Ｈ））。また、データセレクタ３
−４は、この４番目の入力データＤ4 に対応する４つの
データを所定の順番で読み出して、入力データＤ4 に比
例した値を有する階段関数を発生する（図７（Ｉ））。
タＤ4 に対応して乗算部１から出力される４つのデータ
−Ｄ4 、＋３Ｄ4 、＋５Ｄ4 、−７Ｄ4 を取り込んで、
入力されるデジタルデータが一巡するまで（７番目の入
力データＤ7 に対応する４つのデータが入力されるま
で）保持する（図７（Ｈ））。また、データセレクタ３
−４は、この４番目の入力データＤ4 に対応する４つの
データを所定の順番で読み出して、入力データＤ4 に比
例した値を有する階段関数を発生する（図７（Ｉ））。
【００４１】加算部４は、このようにして４つのデータ
セレクタ３−１〜３−４のそれぞれから出力される各階
段関数の値を加算する。ところで、図４に示したよう
に、各データセレクタ３−１〜３−４によって発生する
階段関数は、図１に示した標本化関数の有限台の範囲で
ある標本位置ｔ＝−２〜＋２の領域を０．５毎に分割し
た８つの区分領域を有する有限台の関数である。例え
ば、標本位置ｔ＝−２から＋２に向かって順に第１区分
領域、第２区分領域、…第８区分領域とする。
セレクタ３−１〜３−４のそれぞれから出力される各階
段関数の値を加算する。ところで、図４に示したよう
に、各データセレクタ３−１〜３−４によって発生する
階段関数は、図１に示した標本化関数の有限台の範囲で
ある標本位置ｔ＝−２〜＋２の領域を０．５毎に分割し
た８つの区分領域を有する有限台の関数である。例え
ば、標本位置ｔ＝−２から＋２に向かって順に第１区分
領域、第２区分領域、…第８区分領域とする。
【００４２】まず、加算部４は、データセレクタ３−１
から出力される第７区分領域に対応する値（＋３Ｄ1 ）
と、データセレクタ３−２から出力される第５区分領域
に対応する値（−７Ｄ2 ）と、データセレクタ３−３か
ら出力される第３区分領域に対応する値（＋５Ｄ3 ）
と、データセレクタ３−４から出力される第１区分領域
に対応する値（−Ｄ4 ）とを加算して、加算結果（＋３
Ｄ1 −７Ｄ2 ＋５Ｄ3 −Ｄ4 ）を出力する。
から出力される第７区分領域に対応する値（＋３Ｄ1 ）
と、データセレクタ３−２から出力される第５区分領域
に対応する値（−７Ｄ2 ）と、データセレクタ３−３か
ら出力される第３区分領域に対応する値（＋５Ｄ3 ）
と、データセレクタ３−４から出力される第１区分領域
に対応する値（−Ｄ4 ）とを加算して、加算結果（＋３
Ｄ1 −７Ｄ2 ＋５Ｄ3 −Ｄ4 ）を出力する。
【００４３】次に、加算部４は、データセレクタ３−１
から出力される第８区分領域に対応する値（−Ｄ1 ）
と、データセレクタ３−２から出力される第６区分領域
に対応する値（＋５Ｄ2 ）と、データセレクタ３−３か
ら出力される第４区分領域に対応する値（−７Ｄ3 ）
と、データセレクタ３−４から出力される第２区分領域
に対応する値（＋３Ｄ4 ）とを加算して、加算結果（−
Ｄ1 ＋５Ｄ2 −７Ｄ3 ＋３Ｄ4 ）を出力する。
から出力される第８区分領域に対応する値（−Ｄ1 ）
と、データセレクタ３−２から出力される第６区分領域
に対応する値（＋５Ｄ2 ）と、データセレクタ３−３か
ら出力される第４区分領域に対応する値（−７Ｄ3 ）
と、データセレクタ３−４から出力される第２区分領域
に対応する値（＋３Ｄ4 ）とを加算して、加算結果（−
Ｄ1 ＋５Ｄ2 −７Ｄ3 ＋３Ｄ4 ）を出力する。
【００４４】このようにして加算部４から順に階段状の
加算結果が出力されると（図７（Ｊ））、前段の積分回
路５−１は、このデータを積分して折れ線状に値が変化
する複数のデータを出力する（図７（Ｋ））。また、後
段の積分回路５−２は、この折れ線状に値が変化するデ
ータをさらに積分して、入力データＤ2 とＤ3 の間で、
１回だけ微分可能な滑らかな曲線に沿って値が変化する
複数のデータを出力する（図７（Ｌ））。
加算結果が出力されると（図７（Ｊ））、前段の積分回
路５−１は、このデータを積分して折れ線状に値が変化
する複数のデータを出力する（図７（Ｋ））。また、後
段の積分回路５−２は、この折れ線状に値が変化するデ
ータをさらに積分して、入力データＤ2 とＤ3 の間で、
１回だけ微分可能な滑らかな曲線に沿って値が変化する
複数のデータを出力する（図７（Ｌ））。
【００４５】図８は、２つの積分回路５−１、５−２か
ら出力されるデータの詳細を示す図である。例えば、各
積分回路５−１、５−２に入力される積分演算用のクロ
ック信号ＣＬＫ２の周波数が、入力データのサンプリン
グ周波数（クロック信号ＣＬＫの周波数）の２０倍に設
定されている。図８（Ａ）に示すように、前段の積分回
路５−１から出力される複数のデータは、一次関数的に
値が変化する。また、図８（Ｂ）に示すように、後段の
積分回路５−２から出力される複数のデータは、二次関
数的に値が変化する。
ら出力されるデータの詳細を示す図である。例えば、各
積分回路５−１、５−２に入力される積分演算用のクロ
ック信号ＣＬＫ２の周波数が、入力データのサンプリン
グ周波数（クロック信号ＣＬＫの周波数）の２０倍に設
定されている。図８（Ａ）に示すように、前段の積分回
路５−１から出力される複数のデータは、一次関数的に
値が変化する。また、図８（Ｂ）に示すように、後段の
積分回路５−２から出力される複数のデータは、二次関
数的に値が変化する。
【００４６】なお、図６に構成を示した各積分回路５−
１、５−２においては、それぞれに入力されるデータを
単に累積することによりデジタル積分を行っているた
め、それぞれから出力されるデータの値がオーバーサン
プリングの倍数に応じて大きくなってしまうため、入出
力データの値を一致させるためには、各積分回路５−
１、５−２のそれぞれの出力段に除算回路を設けるよう
にすればよい。例えば、図８に示した例では、入力デー
タに対して出力データの値が２０倍になるため、除数が
「２０」の除算回路を各積分回路５−１、５−２内の最
後部に設ければよい。但し、オーバーサンプリングの倍
数を２のべき乗倍（例えば２、４、８、１６、…）に設
定した場合には、各積分回路５−１、５−２の出力デー
タを下位ビット側にビットシフトすることにより、出力
データに対する除算処理が可能になるため、上述した除
算回路を省略することができる。例えば、オーバーサン
プリングの倍数を「１６」とした場合には、各積分回路
５−１、５−２の出力データを下位ビット側に５ビット
分シフトすればよいため、それぞれの回路の出力端側の
結線をあらかじめ５ビット分ずらしておけばよい。
１、５−２においては、それぞれに入力されるデータを
単に累積することによりデジタル積分を行っているた
め、それぞれから出力されるデータの値がオーバーサン
プリングの倍数に応じて大きくなってしまうため、入出
力データの値を一致させるためには、各積分回路５−
１、５−２のそれぞれの出力段に除算回路を設けるよう
にすればよい。例えば、図８に示した例では、入力デー
タに対して出力データの値が２０倍になるため、除数が
「２０」の除算回路を各積分回路５−１、５−２内の最
後部に設ければよい。但し、オーバーサンプリングの倍
数を２のべき乗倍（例えば２、４、８、１６、…）に設
定した場合には、各積分回路５−１、５−２の出力デー
タを下位ビット側にビットシフトすることにより、出力
データに対する除算処理が可能になるため、上述した除
算回路を省略することができる。例えば、オーバーサン
プリングの倍数を「１６」とした場合には、各積分回路
５−１、５−２の出力データを下位ビット側に５ビット
分シフトすればよいため、それぞれの回路の出力端側の
結線をあらかじめ５ビット分ずらしておけばよい。
【００４７】このように、本実施形態のオーバーサンプ
リング処理回路は、入力されるデジタルデータのそれぞ
れに対応する４つの乗算結果を一組として４つのデータ
保持部２−１〜２−４に巡回的に保持し、この保持した
４つのデータをデータセレクタ３−１〜３−４によって
所定の順番で読み出すことにより階段関数を発生させた
後、この階段関数の値を４つの入力データに対応させて
加算部４によって加算している。そして、加算部４の出
力データに対して２つの積分回路５−１、５−２によっ
て２回のデジタル積分処理を行うことにより、入力され
た各デジタルデータに対して擬似的にｎ倍にサンプリン
グ周波数を上げるオーバーサンプリング処理を行うこと
ができる。
リング処理回路は、入力されるデジタルデータのそれぞ
れに対応する４つの乗算結果を一組として４つのデータ
保持部２−１〜２−４に巡回的に保持し、この保持した
４つのデータをデータセレクタ３−１〜３−４によって
所定の順番で読み出すことにより階段関数を発生させた
後、この階段関数の値を４つの入力データに対応させて
加算部４によって加算している。そして、加算部４の出
力データに対して２つの積分回路５−１、５−２によっ
て２回のデジタル積分処理を行うことにより、入力され
た各デジタルデータに対して擬似的にｎ倍にサンプリン
グ周波数を上げるオーバーサンプリング処理を行うこと
ができる。
【００４８】特に、本実施形態のオーバーサンプリング
処理回路では、オーバーサンプリングの周波数を入力デ
ータのサンプリング周波数の何倍に設定するかは、２つ
の積分回路５−１、５−２に入力するクロック信号ＣＬ
Ｋ２の周波数のみに依存する。すなわち、これら２つの
積分回路５−１、５−２のみを高速の部品を用いて構成
するだけで、オーバーサンプリングの倍数を大きく設定
することができる。したがって、デジタルフィルタを用
いてオーバーサンプリング処理を行う従来方法と異な
り、オーバーサンプリングの周波数を上げた場合であっ
ても回路規模が大きくなるということはなく、部品コス
トの上昇も最小限に抑えることができる。また、乗算部
１の４つの乗数を整数値とすることにより、演算内容が
簡素化されるため、これらの乗算部の構成も単純にな
り、さらに部品コストを下げることができる。
処理回路では、オーバーサンプリングの周波数を入力デ
ータのサンプリング周波数の何倍に設定するかは、２つ
の積分回路５−１、５−２に入力するクロック信号ＣＬ
Ｋ２の周波数のみに依存する。すなわち、これら２つの
積分回路５−１、５−２のみを高速の部品を用いて構成
するだけで、オーバーサンプリングの倍数を大きく設定
することができる。したがって、デジタルフィルタを用
いてオーバーサンプリング処理を行う従来方法と異な
り、オーバーサンプリングの周波数を上げた場合であっ
ても回路規模が大きくなるということはなく、部品コス
トの上昇も最小限に抑えることができる。また、乗算部
１の４つの乗数を整数値とすることにより、演算内容が
簡素化されるため、これらの乗算部の構成も単純にな
り、さらに部品コストを下げることができる。
【００４９】また、例えば、サンプリング周波数のｎ倍
（例えば１０２４倍）の擬似的な周波数を得るためにオ
ーバーサンプリング処理を行う場合を考えると、従来で
は、各部品の動作速度もこの擬似的な周波数と同じにす
る必要があったが、本実施形態のオーバーサンプリング
処理回路では、２つの積分回路を除くとサンプリング周
波数あるいはその２倍の周波数で各データ保持部や各デ
ータセレクタを動作させる必要があるだけであり、各部
品の動作速度を大幅に下げることができる。
（例えば１０２４倍）の擬似的な周波数を得るためにオ
ーバーサンプリング処理を行う場合を考えると、従来で
は、各部品の動作速度もこの擬似的な周波数と同じにす
る必要があったが、本実施形態のオーバーサンプリング
処理回路では、２つの積分回路を除くとサンプリング周
波数あるいはその２倍の周波数で各データ保持部や各デ
ータセレクタを動作させる必要があるだけであり、各部
品の動作速度を大幅に下げることができる。
【００５０】図９は、図５に示した乗算部１の詳細構成
を示す図である。図９に示すように、乗算部１は、入力
データの各ビットの論理を反転して出力する２つのイン
バータ１０、１１と、乗数「２」の乗算を行う乗算器１
２と、乗数「４」の乗算を行う乗算器１３と、乗数
「８」の乗算を行う乗算器１４と、４つの加算器１５、
１６、１７、１８とを含んで構成されている。
を示す図である。図９に示すように、乗算部１は、入力
データの各ビットの論理を反転して出力する２つのイン
バータ１０、１１と、乗数「２」の乗算を行う乗算器１
２と、乗数「４」の乗算を行う乗算器１３と、乗数
「８」の乗算を行う乗算器１４と、４つの加算器１５、
１６、１７、１８とを含んで構成されている。
【００５１】例えば、このような構成を有する乗算部１
にデータＤ1 が入力された場合に、インバータ１０から
入力データＤ1 の各ビットの論理を反転したデータが出
力され、加算器１５によってこの出力データに対して最
下位ビットに“１”を加算することにより、入力データ
Ｄ1 の補数が得られる。これは、入力データＤ1 を−１
倍した値（−Ｄ1 ）を等価的に表している。また、乗算
器１２から入力データＤ1 を２倍した値（＋２Ｄ1 ）が
出力され、加算器１６によってこのデータに対して元の
入力データＤ1 が加算されることにより、入力データＤ
1 を３倍した値（＋３Ｄ1 ）が得られる。同様に、乗算
器１３から入力データＤ1 を４倍した値（＋４Ｄ1 ）が
出力され、これと元の入力データＤ1 とが加算器１７に
よって加算されて、入力データＤ1 を５倍した値（＋５
Ｄ1 ）が得られる。また、乗算器１４から入力データＤ
1 を８倍した値（＋８Ｄ1 ）が出力され、この出力デー
タの各ビットの論理をインバータ１１によって反転した
データに対して、加算器１８によって元の入力データＤ
1 が加算される。この加算器１８はキャリー端子Ｃが有
効になっており、インバータ１１の出力データに対して
最下位ビットに“１”を加算することにより、インバー
タ１１の出力データの補数が得られる。したがって、加
算器１８によって、入力データＤ1 を−８倍した値（−
８Ｄ1 ）に対して元の入力データＤ1 が加算されること
により、入力データＤ1 を−７倍した値（−７Ｄ1 ）が
得られる。
にデータＤ1 が入力された場合に、インバータ１０から
入力データＤ1 の各ビットの論理を反転したデータが出
力され、加算器１５によってこの出力データに対して最
下位ビットに“１”を加算することにより、入力データ
Ｄ1 の補数が得られる。これは、入力データＤ1 を−１
倍した値（−Ｄ1 ）を等価的に表している。また、乗算
器１２から入力データＤ1 を２倍した値（＋２Ｄ1 ）が
出力され、加算器１６によってこのデータに対して元の
入力データＤ1 が加算されることにより、入力データＤ
1 を３倍した値（＋３Ｄ1 ）が得られる。同様に、乗算
器１３から入力データＤ1 を４倍した値（＋４Ｄ1 ）が
出力され、これと元の入力データＤ1 とが加算器１７に
よって加算されて、入力データＤ1 を５倍した値（＋５
Ｄ1 ）が得られる。また、乗算器１４から入力データＤ
1 を８倍した値（＋８Ｄ1 ）が出力され、この出力デー
タの各ビットの論理をインバータ１１によって反転した
データに対して、加算器１８によって元の入力データＤ
1 が加算される。この加算器１８はキャリー端子Ｃが有
効になっており、インバータ１１の出力データに対して
最下位ビットに“１”を加算することにより、インバー
タ１１の出力データの補数が得られる。したがって、加
算器１８によって、入力データＤ1 を−８倍した値（−
８Ｄ1 ）に対して元の入力データＤ1 が加算されること
により、入力データＤ1 を−７倍した値（−７Ｄ1 ）が
得られる。
【００５２】上述した３つの乗算器１２、１３、１４
は、乗数が２のべき乗であることから単純にビットシフ
トを行うだけで乗算処理を行うことができる。このよう
に、ビットシフトによる２のべき乗の乗算処理と加算処
理とを組み合わせることにより、４つの乗数の乗算処理
を行うことにより、構成の簡略化が可能となる。
は、乗数が２のべき乗であることから単純にビットシフ
トを行うだけで乗算処理を行うことができる。このよう
に、ビットシフトによる２のべき乗の乗算処理と加算処
理とを組み合わせることにより、４つの乗数の乗算処理
を行うことにより、構成の簡略化が可能となる。
【００５３】ところで、上述したオーバーサンプリング
処理回路の後段にローパスフィルタ等を追加することに
より、少ない部品でＤ／Ａ変換器を構成することができ
る。図１０は、Ｄ／Ａ変換器の構成を示す図である。こ
のＤ／Ａ変換器は、図５に示したオーバーサンプリング
処理回路の後段に、Ｄ／Ａ変換器６とローパスフィルタ
（ＬＰＦ）７を追加した構成を有している。Ｄ／Ａ変換
器６が電圧発生手段に、ローパスフィルタ７が平滑手段
にそれぞれ対応する。
処理回路の後段にローパスフィルタ等を追加することに
より、少ない部品でＤ／Ａ変換器を構成することができ
る。図１０は、Ｄ／Ａ変換器の構成を示す図である。こ
のＤ／Ａ変換器は、図５に示したオーバーサンプリング
処理回路の後段に、Ｄ／Ａ変換器６とローパスフィルタ
（ＬＰＦ）７を追加した構成を有している。Ｄ／Ａ変換
器６が電圧発生手段に、ローパスフィルタ７が平滑手段
にそれぞれ対応する。
【００５４】Ｄ／Ａ変換器６は、後段の積分回路５−２
から出力される階段状のデジタルデータに対応するアナ
ログ電圧を発生する。このＤ／Ａ変換器６は、入力され
るデジタルデータの値に比例した一定のアナログ電圧を
発生するため、Ｄ／Ａ変換器６の出力端に現れる電圧値
も階段状に変化する。ローパスフィルタ７は、Ｄ／Ａ変
換器６の出力電圧を平滑化して、滑らかに変化するアナ
ログ信号を出力する。
から出力される階段状のデジタルデータに対応するアナ
ログ電圧を発生する。このＤ／Ａ変換器６は、入力され
るデジタルデータの値に比例した一定のアナログ電圧を
発生するため、Ｄ／Ａ変換器６の出力端に現れる電圧値
も階段状に変化する。ローパスフィルタ７は、Ｄ／Ａ変
換器６の出力電圧を平滑化して、滑らかに変化するアナ
ログ信号を出力する。
【００５５】図１０に示したＤ／Ａ変換器は、図５に示
したオーバーサンプリング処理回路を用いていることか
ら、構成の簡略化、部品コストの低減が可能となる。特
に、オーバーサンプリングの周波数を高くして歪みの少
ない出力波形を得るようにした場合であっても、構成の
複雑化を伴うことなく、コストの低減を実現することが
できる。
したオーバーサンプリング処理回路を用いていることか
ら、構成の簡略化、部品コストの低減が可能となる。特
に、オーバーサンプリングの周波数を高くして歪みの少
ない出力波形を得るようにした場合であっても、構成の
複雑化を伴うことなく、コストの低減を実現することが
できる。
【００５６】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。例えば、上述した実施形態では、標本化
関数を全域で１回だけ微分可能な有限台の関数とした
が、微分可能回数を２回以上に設定してもよい。この場
合には、微分可能回数に一致させた数の積分回路を備え
るようにすればよい。
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。例えば、上述した実施形態では、標本化
関数を全域で１回だけ微分可能な有限台の関数とした
が、微分可能回数を２回以上に設定してもよい。この場
合には、微分可能回数に一致させた数の積分回路を備え
るようにすればよい。
【００５７】また、図１に示すように、本実施形態の標
本化関数は、ｔ＝±２で０に収束するようにしたが、ｔ
＝±３以上で０に収束するようにしてもよい。例えば、
ｔ＝±３で０に収束するようにした場合には、図５に示
したオーバーサンプリング処理回路に含まれるデータ保
持部やデータセレクタのそれぞれの数を６とし、６組の
デジタルデータを対象に補間処理を行うようにすればよ
い。
本化関数は、ｔ＝±２で０に収束するようにしたが、ｔ
＝±３以上で０に収束するようにしてもよい。例えば、
ｔ＝±３で０に収束するようにした場合には、図５に示
したオーバーサンプリング処理回路に含まれるデータ保
持部やデータセレクタのそれぞれの数を６とし、６組の
デジタルデータを対象に補間処理を行うようにすればよ
い。
【００５８】また、必ずしも有限台の標本化関数を用い
て補間処理を行う場合に限らず、−∞〜＋∞の範囲にお
いて所定の値を有する有限回微分可能な標本化関数を用
い、有限の標本位置に対応する複数個のデジタルデータ
のみを補間処理の対象とするようにしてもよい。例え
ば、このような標本化関数が二次の区分多項式で定義さ
れているものとすると、各区分多項式を２回微分するこ
とにより所定の階段関数を得ることができるため、この
階段関数を用いて畳み込み演算を行った結果に対して２
回の積分処理を行うことにより、オーバーサンプリング
処理を行うことができる。
て補間処理を行う場合に限らず、−∞〜＋∞の範囲にお
いて所定の値を有する有限回微分可能な標本化関数を用
い、有限の標本位置に対応する複数個のデジタルデータ
のみを補間処理の対象とするようにしてもよい。例え
ば、このような標本化関数が二次の区分多項式で定義さ
れているものとすると、各区分多項式を２回微分するこ
とにより所定の階段関数を得ることができるため、この
階段関数を用いて畳み込み演算を行った結果に対して２
回の積分処理を行うことにより、オーバーサンプリング
処理を行うことができる。
【００５９】
【発明の効果】上述したように、本発明によれば、順に
入力される複数のデジタルデータのそれぞれに対応する
所定の階段関数を発生させてこれらを加算し、その後こ
の加算結果をアナログ電圧に変換して積分することによ
り連続的に変化するアナログ電圧が得られるため、最終
的なアナログ信号を得るためにローパスフィルタを用い
る必要がなく、扱う信号の周波数によって位相特性が異
なるために群遅延特性が悪化するといったことがなく、
歪みの少ない出力波形を得ることができる。また、オー
バーサンプリングを行っていた従来の手法に比べると、
部品の動作速度を上げる必要がないため、高価な部品を
使用する必要がなく、部品コストの低減が可能になる。
入力される複数のデジタルデータのそれぞれに対応する
所定の階段関数を発生させてこれらを加算し、その後こ
の加算結果をアナログ電圧に変換して積分することによ
り連続的に変化するアナログ電圧が得られるため、最終
的なアナログ信号を得るためにローパスフィルタを用い
る必要がなく、扱う信号の周波数によって位相特性が異
なるために群遅延特性が悪化するといったことがなく、
歪みの少ない出力波形を得ることができる。また、オー
バーサンプリングを行っていた従来の手法に比べると、
部品の動作速度を上げる必要がないため、高価な部品を
使用する必要がなく、部品コストの低減が可能になる。
【図１】本実施形態のオーバーサンプリング処理回路に
おける補間演算に用いられる標本化関数の説明図であ
る。
おける補間演算に用いられる標本化関数の説明図であ
る。
【図２】標本値とその間の補間値との関係を示す図であ
る。
る。
【図３】図１に示した標本化関数を１回微分した波形を
示す図である。
示す図である。
【図４】図３に示した折れ線関数をさらに微分した波形
を示す図である。
を示す図である。
【図５】本実施形態のオーバーサンプリング処理回路の
構成を示す図である。
構成を示す図である。
【図６】図５に示したオーバーサンプリング処理回路に
含まれる積分回路の詳細な構成を示す図である。
含まれる積分回路の詳細な構成を示す図である。
【図７】本実施形態のオーバーサンプリング処理回路の
動作タイミングを示す図である。
動作タイミングを示す図である。
【図８】積分回路から出力されるデータの詳細を示す図
である。
である。
【図９】乗算部の詳細な構成を示す図である。
【図１０】図５に示したオーバーサンプリング処理回路
を用いたＤ／Ａ変換器の構成を示す図である。
を用いたＤ／Ａ変換器の構成を示す図である。
１ 乗算部 ２−１、２−２、２−３、２−４ データ保持部 ３−１、３−２、３−３、３−４ データセレクタ ４ 加算部 ５−１、５−２ 積分回路
Claims (9)
- 【請求項１】 所定間隔で入力される複数のデジタルデ
ータのそれぞれに対して、複数の乗数を用いた複数の乗
算処理を行う乗算手段と、 前記乗算手段によって得られた複数の乗算結果を用い
て、前記複数のデジタルデータのそれぞれに対応する階
段関数を、前記複数のデジタルデータのそれぞれの入力
タイミングに同期させて発生する複数の階段関数発生手
段と、 前記複数の階段関数発生手段によって発生した前記階段
関数の値を加算する加算手段と、 前記加算手段の出力データに対して複数回のデジタル積
分を行う積分処理手段と、 を備えることを特徴とするオーバーサンプリング処理回
路。 - 【請求項２】 請求項１において、 前記乗算手段による乗算処理に用いられる各乗数は、区
分多項式によって構成された所定の標本化関数につい
て、前記区分多項式のそれぞれを複数回微分することに
より得られる階段関数の各値に対応していることを特徴
とするオーバーサンプリング処理回路。 - 【請求項３】 請求項２において、 前記階段関数は、正領域と負領域の面積が等しく設定さ
れていることを特徴とするオーバーサンプリング処理回
路。 - 【請求項４】 請求項３において、 前記標本化関数は、全域が１回だけ微分可能であって有
限台の値を有することを特徴とするオーバーサンプリン
グ処理回路。 - 【請求項５】 請求項２または３において、 前記階段関数は、等間隔に配置された５つの前記デジタ
ルデータに対応した所定範囲において、−１、＋３、＋
５、−７、−７、＋５、＋３、−１の重み付けがなされ
た同じ幅の８つの区分領域からなっており、この８つの
重み付け係数を前記乗算手段の乗数として設定すること
を特徴とするオーバーサンプリング処理回路。 - 【請求項６】 請求項５において、 前記乗算手段において行われる乗算処理は、ビットシフ
トによる２のべき乗倍の演算結果に前記デジタルデータ
自身を加算することによって実現されることを特徴とす
るオーバーサンプリング処理回路。 - 【請求項７】 請求項１〜６のいずれかにおいて、 前記デジタル積分が行われる回数は２回であり、前記積
分処理手段から二次関数的に値が変化するデータを出力
することを特徴とするオーバーサンプリング処理回路。 - 【請求項８】 請求項１〜７のいずれかにおいて、 前記積分処理手段によって行われる前記デジタル積分
は、入力データを累積する演算処理であり、この演算処
理を前記デジタルデータが入力される１周期内でｎ回繰
り返し行うことにより、ｎ倍のオーバーサンプリング処
理を行うことを特徴とするオーバーサンプリング処理回
路。 - 【請求項９】 請求項１〜８のいずれかのオーバーサン
プリング処理回路の後段に、 前記積分処理手段から出力されるデータの値に対応する
アナログ電圧を生成する電圧発生手段と、 前記電圧発生手段によって生成される前記アナログ電圧
を平滑化する平滑手段と、 を備えることを特徴とするデジタル−アナログ変換器。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36005399A JP2001177414A (ja) | 1999-12-17 | 1999-12-17 | オーバーサンプリング処理回路およびデジタル−アナログ変換器 |
| CNB008036934A CN1158772C (zh) | 1999-12-17 | 2000-12-15 | 过采样处理电路及数-模转换器 |
| EP00981754A EP1187334B1 (en) | 1999-12-17 | 2000-12-15 | Oversampling circuit and digital/analog converter |
| DE60023885T DE60023885T2 (de) | 1999-12-17 | 2000-12-15 | Oversampling-schaltkreis und digital/analog-konverter |
| PCT/JP2000/008901 WO2001045268A1 (fr) | 1999-12-17 | 2000-12-15 | Circuit de surechantillonnage et convertisseur numerique/analogique |
| US09/890,537 US6486815B1 (en) | 1999-12-17 | 2000-12-15 | Oversampling circuit and digital/analog converter |
| HK02104566.4A HK1044081B (zh) | 1999-12-17 | 2002-06-19 | 過採樣處理電路及數-模轉換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36005399A JP2001177414A (ja) | 1999-12-17 | 1999-12-17 | オーバーサンプリング処理回路およびデジタル−アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001177414A true JP2001177414A (ja) | 2001-06-29 |
| JP2001177414A5 JP2001177414A5 (ja) | 2006-12-14 |
Family
ID=18467670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36005399A Pending JP2001177414A (ja) | 1999-12-17 | 1999-12-17 | オーバーサンプリング処理回路およびデジタル−アナログ変換器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6486815B1 (ja) |
| EP (1) | EP1187334B1 (ja) |
| JP (1) | JP2001177414A (ja) |
| CN (1) | CN1158772C (ja) |
| DE (1) | DE60023885T2 (ja) |
| HK (1) | HK1044081B (ja) |
| WO (1) | WO2001045268A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7708150A (nl) * | 1977-07-22 | 1979-01-24 | Philips Nv | Integrerende kode-omzetter. |
| US4704600A (en) * | 1985-02-04 | 1987-11-03 | Nippon Telegraph And Telephone Corporation | Oversampling converter |
| JPS63108237A (ja) | 1986-10-24 | 1988-05-13 | New Japan Radio Co Ltd | 周波数掃引型ラジオメ−タ |
| JPS63108237U (ja) * | 1986-12-27 | 1988-07-12 | ||
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-
1999
- 1999-12-17 JP JP36005399A patent/JP2001177414A/ja active Pending
-
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- 2000-12-15 EP EP00981754A patent/EP1187334B1/en not_active Expired - Lifetime
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- 2000-12-15 DE DE60023885T patent/DE60023885T2/de not_active Expired - Fee Related
- 2000-12-15 WO PCT/JP2000/008901 patent/WO2001045268A1/ja active IP Right Grant
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-
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- 2002-06-19 HK HK02104566.4A patent/HK1044081B/zh not_active IP Right Cessation
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| CN1158772C (zh) | 2004-07-21 |
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