CN1340245A

CN1340245A - 过采样处理电路及数－模转换器

Info

Publication number: CN1340245A
Application number: CN00803693A
Authority: CN
Inventors: 小柳裕喜生
Original assignee: 酒井康江
Current assignee: Niigato Precision Co., Ltd.
Priority date: 1999-12-17
Filing date: 2000-12-15
Publication date: 2002-03-13
Anticipated expiration: 2020-12-15
Also published as: DE60023885T2; EP1187334B1; US20020190883A1; JP2001177414A; WO2001045268A1; HK1044081B; HK1044081A1; US6486815B1; CN1158772C; DE60023885D1; EP1187334A1; EP1187334A4

Abstract

本发明的目的在于,提供一种可以减小电路规模并能减低部件成本的过采样处理电路及数-模转换器。过采样处理电路,在结构上包含乘法部1、4个数据保持部2—1～2—4、4个数据选择器3—1～3—4、加法部4、2个积分电路5—1、5—2。由乘法器1将4个乘数与输入数据相乘,并由各数据保持部2—2～2—4将该4个乘法运算结果作为1组保持。数据选择器,按规定顺序读出由对应的数据保持部保持的4个数据并生成阶梯函数的数据。加法部,将从各数据选择器输出的4个阶梯函数的值相加,并由2个积分电路对与该相加值进行2次数字积分处理。

Description

过采样处理电路及数—模转换器

技术领域

本发明涉及在以离散形式输入的数据之间进行内插处理的过采样处理电路及采用该电路的数—模转换器。另外，在本说明书中，假定将函数值在局部区域上具有不等于0的有限值、在其以外的区域上等于0的情况称为「有限域」而进行说明。

背景技术

在最近的数字音频装置、例如CD(压缩光盘)播放机等中，为了从离散的音乐数据(数字数据)得到连续的模拟声音信号，采用着应用了过采样技术的D/A(数—模)转换器。这种D/A转换器，为在所输入的数字数据之间进行内插而以虚拟的方式提高采样频率，一般采用数字滤波器，并用采样保持电路保持各内插值而生成阶梯状的信号波形，然后使其通过低通滤波器从而输出平滑的模拟声音信号。

其中，作为在离散的数字数据之间进行内插的方法，已知有在WO99/38090中公开的数据内插方式。在这种数据内插方式中，采用一种在全域上只能进行1次微分但可以只考虑在内插位置前后的各2个、合计4个采样点的采样函数。这种采样函数，与假定采样频率为f时以sin(πft)/(πft)定义的sinc函数不同，具有有限域的值，所以，即使采用4个这么少的数字数据进行内插运算，也仍具有不产生舍位误差的优点。

一般来说，过采样，通过采用按FIR(finite impulse response：有限冲击响应)滤波器的抽头系数设定上述采样函数的波形数据的数字滤波器进行。

当采用由上述数字滤波器进行离散数字数据间的内插运算的过采样技术时，可以使用衰减特性平缓的低通滤波器，所以，可以使低通滤波器的相位特性趋近于线性相位特性，同时能够减低反复采样噪声。过采样的频率越高，这种效果越显著，但如提高采样频率，则将相应地使数字滤波器的抽头增多，所以，存在着使电路规模增大的问题。此外，还要提高构成数字滤波器的延迟电路及乘法器的处理速度，所以必需使用适于高速化的高价部件，因而存在着导致部件成本提高的问题。特别是，当采用数字滤波器进行过采样时，应将采样函数的具体值用作抽头系数，所以使乘法器的结构变得复杂，因而进一步导致部件成本的提高。

另外，一般可以通过将低通滤波器连接在过采样处理电路的后级而构成数—模转换器，但在用该电路构成的数—模转换器中也就同样存在着上述现有的过采样处理电路中存在的各种问题。

发明的公开

本发明，是为解决上述课题而开发的，其目的是提供一种可以减小电路规模并能减低部件成本的过采样处理电路及数—模转换器。

本发明的过采样处理电路，由乘法装置用多个乘数对按规定间隔输入的多个数字数据分别进行多项乘法处理，用所得到的多个乘法运算结果产生与所输入的各数字数据对应的阶梯函数。然后，由加法装置将与各数字数据对应的阶梯函数的值相加，并对该相加结果进行多次数字积分，从而输出其值沿平滑曲线按阶梯状变化的数字数据。按照这种方式，通过将与依次输入的多个数字数据分别对应的各阶梯函数的值相加、然后对该相加结果进行数字积分，可以得到其值平滑变化的输出数据，所以，当提高过采样的频率时，只需加快数字积分的运算速度即可，因而可以简化结构并降低部件成本，而不会像现有方法那样使结构变得复杂。

另外，在上述乘法装置的乘法处理中使用的各乘数，对由分段多项式构成的规定采样函数而言，最好与通过对该各分段多项式进行多次微分而得到的阶梯函数的各值相对应。即，由于反过来可以通过对这种阶梯函数进行多次积分而得到与规定采样函数对应的波形，所以通过将阶梯函数合成可以等效地实现采样函数的卷积运算。因此，可以简化处理内容，并能减少过采样处理所需的处理量。

另外，上述阶梯函数，最好设定为使正区域和负区域的面积相等。由此，可以防止积分处理装置的积分结果的发散。

另外，上述采样函数，最好在全域上只能进行1次微分并具有有限域的值。考虑到如在全域上只能进行1次微分则可以充分地近似于自然现象，而且可以设定很少的微分次数，因此可以减少由积分处理装置进行数字积分的次数，所以能使结构得到简化。

另外，上述阶梯函数，最好是，在与按等间隔配置的5个数字数据对应的规定范围内，由按-1、+3、+5、-7、-7、+5、+3、-1进行了加权的宽度相等的8个分段区域构成，并将这8个加权系数设定为乘法装置的各个乘数。由于可以将简单的加权系数用作乘法装置的乘数，所以能够简化乘法处理。

特别是，由乘法装置进行的乘法处理，最好是按照将数字数据本身与通过移位进行的乘2的乘方值的运算结果相加的方式实现。由于将乘法运算置换为移位处理和加法处理，因此可以通过简化处理内容而使结构得到简化并使处理高速化。

另外，进行数字积分的次数最好是2次，并从积分处理装置输出其值按二次函数变化的数据。为了在多个离散数据之间平滑地进行内插，必须使其值至少按二次函数变化，但这可以通过将数字积分的次数仅设定为2次实现，所以能够简化积分处理装置的结构。

另外，由积分处理装置进行的数字积分，最好是对输入数据进行累积的运算处理，并将该运算处理在输入数字数据的1个周期内反复进行n次。按这种方式进行的累积数据的动作，可以仅通过将输入数据相加实现，所以能够简化积分处理装置的结构，而且很容易提高该运算处理的反复进行速度，因此，可以将过采样的倍数n的值设定得很大，而几乎不会由此导致结构的复杂和部件成本的提高。

另外，可以仅通过在上述过采样处理电路的后级设置电压发生装置及平滑装置而构成数—模转换器。因此，本发明的数—模转换器，可以简化结构并降低部件成本。此外，上述过采样处理电路，可以很容易地设定很高的过采样频率，而几乎不会由此导致结构的复杂和部件成本的提高，所以能够减低采用了这种采样电路的数—模转换器的输出波形的畸变。

附图的简单说明

图1是在本实施形态的过采样处理电路的内插运算中使用的采样函数的说明图。

图2是表示采样值与其间的内插值的关系的图。

图3是表示对图1所示采样函数进行了1次微分后的波形的图。

图4是表示将图3所示的折线函数进一步微分后的波形的图。

图5是表示本实施形态的过采样处理电路的结构的图。

图6是表示图5所示的过采样处理电路所包含的积分电路的详细结构的图。

图7是表示本实施形态的过采样处理电路的动作时序的图。

图8是详细地表示从积分电路输出的数据的图。

图9是表示乘法部的详细结构的图。

图10是表示采用了图5所示的过采样处理电路的D/A转换器的结构的图。

用于实施发明的最佳形态

以下，边参照附图边详细说明应用了本发明的一实施形态的过采样处理电路。图1是在本实施形态的过采样处理电路的内插运算中使用的采样函数的说明图。该采样函数H(t)，是在WO99/38090中公开的，由下式表示。

(-t²-4t-4)/4 ；-2≤t＜-3/2

(3t²＋8t＋5)/4 ；-3/2≤t＜-1

(5t²＋12t＋7)/4 ；-1≤t＜-1/2

(-7t²＋4)/4 ；-1/2≤t＜0

(-7t²＋4)/4 ；0≤t＜1/2

(5t²-12t＋7)/4 ；1/2≤t＜1

(3t²-8t＋5)/4 ；1≤t＜3/2

(-t²＋4t-4)/4 ；3/2≤t≤2 …(1)式中，t＝0、±1、±2，表示采样位置。图1所示的采样函数H(t)，是在全域上只能进行1次微分并在采样位置t＝±2处收敛于0的有限域函数，通过用该采样函数H(t)根据各采样值进行叠加，可以用只能进行1次微分的函数在采样值之间进行内插。

图2是表示采样值与其间的内插值的关系的图。如图2所示，设4个采样位置为t1、t2、t3、t4，并假定其各自的间隔为1。与采样位置t2和t3之间的内插位置t0对应的内插值y为

y＝Y(t1)·H(1＋a)＋Y(t2)·H(a)＋Y(t3)·H(1－a)

＋Y(t4)·H(2－a) …(2)式中，Y(t)表示采样位置t的各采样值。此外，1＋a、a、1－a、2－a，分别为内插位置t0与各采样位置t1～t4之间的距离。

另外，如上所述，从原理上说，可以通过计算与各采样值对应的采样函数H(t)的值并进行卷积运算而求得各采样值之间的内插值，但图1所示的采样函数是在全域上只能进行1次微分的二次分段多项式，因而可以利用这一特征而按照其他的等效处理方法求取内插值。

图3是表示对图1所示采样函数进行了1次微分后的波形的图。图1所示的采样函数H(t)，是可以在全域上进行1次微分的二次分段多项式，所以，通过对其进行1次微分，可以得到如图3所示的由连续折线状的波形构成的折线函数。

另外，图4是表示将图3所示的折线函数进一步微分后的波形的图。但是，由于在折线波形中含有多个折点，因而不能在全域上进行微分，所以假定对相邻的2个折点之间的直线部分进行微分。通过对图3所示的折线波形进行微分，可以得到如图4所示的由阶梯状波形构成的阶梯函数。

按照这种方式，上述采样函数H(t)，在全域上进行1次微分后得到折线函数，通过对该折线函数的各直线部分进一步微分，得到阶梯函数。因此，反过来在产生图4所示的阶梯函数后对其进行2次积分，即可得到图1所示的采样函数H(t)。

另外，图4所示的阶梯函数的特征在于，其正区域和负区域具有相等的面积，因而其总面积值为0。换句话说，通过对具有这种特征的阶梯函数进行多次积分，可以得到如图1所示的保证全域的微分可能性的有限域采样函数。

可是，在式(2)所示的基于卷积运算的内插值计算中，将各采样值与采样函数H(t)的值相乘，但当通过对图4所示的阶梯函数进行2次积分而求取采样函数H(t)时，除了将各采样值与通过该积分处理得到的采样函数的值相乘以外，还可以采用一种等效的方式，即当产生积分处理前的阶梯函数时，产生对各采样值进行乘法运算后的阶梯函数，并对用该阶梯函数进行卷积运算后的结果进行2次积分处理，从而求得内插值。本实施形态的过采样处理电路，按这种方式求取内插值，以下，对其进行详细说明。

图5是表示本实施形态的过采样处理电路的结构的图。该图所示的过采样处理电路，在结构上包含乘法部1、4个数据保持部2-1、2-2、2-3、2-4、4个数据选择器3-1、3-2、3-3、3-4、加法部4、2个积分电路5-1、5-2。

乘法部1，将与图4所示的阶梯函数的各值对应的乘数与按规定时间间隔依次输入的离散数据相乘并输出其运算结果。图4所示的阶梯函数的各值，可以通过对上述式(1)的各分段多项式进行2次微分而求得，其具体值如下。

-1 ；-2≤t＜-3/2

+3 ；-3/2≤t＜-1

+5 ；-1≤t＜-1/2

-7 ；-1/2≤t＜0

-7 ；0≤t＜1/2

+5 ；1/2≤t＜1

+3 ；1≤t＜3/2

-1 ；3/2≤t≤2因此，乘法部1，例如当输入数据D时，将与上述阶梯函数对应的4种值(-1、+3、+5、-7)作为乘数而分别与该输入数据D相乘后，以并行的方式输出-D、+3D、+5D、-7D的4个为1组的数据。

数据保持部2-1～2-4，将从乘法部1输出的4个数据作为1组循环取入，并将该数据保持到下一次的取入时刻为止。例如，将从乘法部1输出的与第1个输入数据对应的4个数据取入并保持在数据保持部2-1内，将从乘法部1输出的与第2个输入数据对应的4个数据取入并保持在保持部2-1内。同样，将从乘法部1输出的与第3个、第4个输入数据对应的4个数据依次取入并保持在保持部2-3、2-4内。当各数据保持部2-1～2-4的数据保持动作循环一周时，将接着从乘法部1输出的与第5个输入数据对应的4个数据取入并保持在最先开始保持数据的数据保持部2-1内。按照这种方式，由数据保持部2-1等循环保持从乘法部1依次输出的与输入数据对应的4个数据。

数据选择器3-1～3-4，按规定顺序读出由一一对应的各数据保持部2-1～2-4分别保持的4个数据，从而输出其值与阶梯函数对应地按阶梯状变化的数据。具体地说，例如，当由数据保持部2-1保持着将上述4种乘数与数据D相乘后得到的4个数据(-D、+3D、+5D、-7D)时，数据选择器3-1，通过以规定的时间间隔并按-D、+3D、+5D、-7D、-7D、+5D、+3D、-D这样的顺序循环读出该保持的数字数据，输出具有与输入数据D成比例的值的阶梯函数数据。加法部4，对从4个数据选择器3-1～3-4输出的各阶梯函数的值对进行数字加法运算。级联连接的2个积分电路5-1、5-2，对从加法部4输出的数据进行2次积分运算。从前一级的积分电路5-1输出按直线状(一次函数)变化的数据，从后一级的积分电路5-2输出按二次函数变化的数据。

图6是表示积分电路5-1、5-2的详细结构的图。前一级的积分电路5-1，在结构上包含2个D型触发器(D-FF)51a、51c和1个加法器(ADD)51b。加法器51b，具有2个输入端子，在一个端子上输入从加法器4输出并由D型触发器51a暂时保持的数据，在另一个端子上输入从加法器51b自身输出并由D型触发器51c暂时保持的数据。此外，各触发器51a、51c，进行与积分运算用的时钟信号CLK2同步的数据保持动作。该时钟信号CLK2，与过采样频率相对应，并将其频率设定为与输入数据的输入时序同步的时钟信号CLK的n倍。因此，当从加法器4输出的数据输入到具有上述结构的积分电路5-1时，以与时钟信号CLK2同步的方式进行累积该输入数据的数字积分运算。

后一级的积分电路5-2，其结构与上述的前一级积分电路5-1基本相同，在结构上包含2个D型触发器(D-FF)52a、52c和1个加法器(ADD)52b。因此，当从前一级积分电路5-1输出的数据输入到具有上述结构的后一级积分电路5-2时，以与时钟信号CLK2同步的方式进行累积该输入数据的数字积分运算。

另外，从上述数据选择器3-1输出的阶梯函数的值，与按规定时序输入到乘法部1的数字数据的值成比例，所以，通过由2个积分电路5-1、5-2对该阶梯函数的值反复进行2次数字积分运算，在从后一级的积分电路5-2输出的数据中将包含着与图1所示的采样函数和输入数据相乘后的结果对应的数据。此外，所谓由加法部4将从各数据选择器3-1～3-4输出的阶梯函数的值相加的运算，当着眼于从后一级的积分电路5-2输出的数据时，实际上就是用图1所示的采样函数进行卷积运算。

因此，当考虑以一定的时间间隔将数字数据输入到本实施形态的过采样处理电路时，与该输入间隔对应地将各数据选择器3-1～3-4的阶梯函数数据的输出时刻错开，由对由各数据选择器产生的阶梯函数进行相加运算，并对该运算结果进行2次积分处理，从而可以得到其值沿着在以一定时间间隔输入的数据之间平滑连接的曲线按阶梯状变化的数字数据。

上述的乘法部1对应于乘法装置，数据保持部2-1等与数据选择器3-1等的组合，对应于阶梯函数发生装置，加法部4对应与加法装置，积分电路5-1、5-2对应于积分处理装置。

图7是表示本实施形态的过采样处理电路的动作时序的图。如图7(A)所示，当按一定时间间隔输入数字数据D₁、D₂、D₃…时，各数据保持部2-1～2-4，循环保持与这些数字数据D₁、D₂、D₃…对应的4个数据。具体地说，数据保持部2-1，取入从乘法部1输出的与第1个输入数据D₁对应的4个数据-D₁、+3D₁、+5D₁、-7D₁，并保持到所输入的数字数据循环一周为止(直到输入与第5个输入数据D₅对应的4个数据(-D₅、+3D₅、+5D₅、-7D₅)为止)(图7(B))。另外，数据选择器3-1，按规定的顺序读出与该第1个输入数据D₁对应的4个数据，并产生具有与输入数据D₁成比例的值的阶梯函数(图7(C))。同样，数据保持部2-2，取入从乘法部1输出的与第2个输入数据D₂对应的4个数据-D₂、+3D₂、+5D₂、-7D₂，并保持到所输入的数字数据循环一周为止(直到输入与第6个输入数据D₆对应的4个数据为止)(图7(D))。另外，数据选择器3-2，按规定的顺序读出与该第2个输入数据D₂对应的4个数据，并产生具有与输入数据D₂成比例的值的阶梯函数(图7(E))。

数据保持部2-3，取入从乘法部1输出的与第3个输入数据D₃对应的4个数据-D₃、+3D₃、+5D₃、-7D₃，并保持到所输入的数字数据循环一周为止(直到输入与第7个输入数据D₇对应的4个数据为止)(图7(F))。另外，数据选择器3-3，按规定的顺序读出与该第3个输入数据D₃对应的4个数据，并产生具有与输入数据D₃成比例的值的阶梯函数(图7(G))。

数据保持部2-4，取入从乘法部1输出的与第4个输入数据D₄对应的4个数据-D₄、+3D₄、+5D₄、-7D₄，并保持到所输入的数字数据循环一周为止(直到输入与第8个输入数据D₈对应的4个数据为止)(图7(H))。另外，数据选择器3-4，按规定的顺序读出与该第4个输入数据D₄对应的4个数据，并产生具有与输入数据D₄成比例的值的阶梯函数(图7(I))。

加法部4，将按如上方式从4个数据选择器3-1～3-4分别输出的各阶梯函数的值相加。另外，如图4所示，由各数据选择器3-1～3-4产生的阶梯函数，是具有将图1所示采样函数的有限域范围即采样位置t＝-2～+2的区域按每段为0.5划分的8个分段区域的有限域函数。例如，假定从采样位置t＝-2到+2按顺序为第1分段区域、第2分段区域、…第8分段区域。

首先，加法部4，将从数据选择器3-1输出的与第7分段区域对应的值(+3D₁)、从数据选择器3-2输出的与第5分段区域对应的值(-7D₂)、从数据选择器3-3输出的与第3分段区域对应的值(+5D₃)、从数据选择器3-4输出的与第1分段区域对应的值(-D₄)相加，并输出相加结果(+3D₁-7D₂+5D₃-D₄)。

接着，加法部4，将从数据选择器3-1输出的与第8分段区域对应的值(-D₁)、从数据选择器3-2输出的与第6分段区域对应的值(+5D₂)、从数据选择器3-3输出的与第4分段区域对应的值(-7D₃)、从数据选择器3-4输出的与第2分段区域对应的值(+3D₄)相加，并输出相加结果(-D₁+5D₂-7D₃+3D₄)。

当按这种方式从加法部4依次输出阶梯状的相加结果时(图7(J))，前一级的积分电路5-1，对该数据进行积分并输出其值按折线状变化的多个数据(图7(K))。另外，后一级的积分电路5-2，进一步对该按折线状变化的值进行积分，从而输出使其值在数字数据D₂和D₃之间沿着只能进行1次微分的平滑曲线变化的多个数据(图7(L)。

图8是详细地表示从2个积分电路5-1、5-2输出的数据的图。例如，输入到2个积分电路5-1、5-2的积分运算用的时钟信号CLK2的频率，设定为输入数据的采样频率(时钟信号CLK的频率)的20倍。如图8(A)所示，从前一级积分电路5-1输出的多个数据，其值按一次函数变化。而如图8(B)所示，从后一级积分电路5-2输出的多个数据，其值按二次函数变化。

另外，在结构如图6所示的各积分电路5-1、5-2中，通过简单地累积对各积分电路输入的数据而进行数字积分，所以从各积分电路输出的数据值，将随着过采样的倍数而增大，因此，为使输入输出数据的值一致，可以在各积分电路5-1、5-2的各自的输出级设置除法电路。例如，在图8所示的例中，因输出数据的值为输入数据的20倍，所以只需在各积分电路5-1、5-2内的最后部设置除数为「20」的除法电路即可。但是，在将过采样的倍数设定为2的乘方倍(例如2、4、8、16、…)时，通过将各积分电路5-1、5-2的输出数据向低位侧移位，可以对输出数据进行除法处理，所以可以将上述的除法电路省去。例如，在将过采样的倍数设定为「16」时，只需将各积分电路5-1、5-2的输出数据向低位侧移5位即可，所以，可以将各电路的输出端侧的接线预先移动5位。

按照上述方式，本实施形态的过采样处理电路，将与所输入的数字数据分别对应的4个乘法运算结果作为1组循环地保持在4个数据保持部2-1～2-4内，并由数据选择器3-1～3-4按规定的顺序读出该保持的4个数据从而产生阶梯函数，然后，由加法部4将该阶梯函数的值与4个输入数据对应相加。接着，由2个积分电路5-1、5-2对加法器4的输出数据进行2次数字积分处理，从而可以对所输入的各数字数据进行将采样频率虚拟地提高n倍的过采样处理。

特别是，在本实施形态的过采样处理电路中，将过采样的频率设定为输入数据的采样频率的多少倍，仅取决于对2个积分电路5-1、5-2输入的时钟信号CLL2的频率。即，仅仅只是用高速部件构成这2个积分电路5-1、5-2，就可以将过采样的倍数设定得很大。因此，与采用数字滤波器进行过采样处理的现有方法不同，即使在提高过采样的频率的情况下，也不会增大电路的规模，并能将部件成本的增加抑制到最低限度。此外，通过将乘法部1的4个乘数设定为整数值，可以简化运算内容，所以也能使其中的乘法器的结构变得简单，因而可以进一步降低部件的成本。

另外，例如，当考虑为得到等于采样频率的n倍(例如1024倍)的虚拟频率而进行过采样处理时，在现有方法中，必须将各部件的速度也设定为与该虚拟的频率相同，但在本实施形态的过采样处理电路中，除2个积分电路外，只需使各数据保持部和各数据选择器以采样频率或其2倍的频率进行动作即可，因而能大幅度地减低各部件的动作速度。

图9是表示图5所示的乘法部1的详细结构的图。如图9所示，乘法部1，在结构上包含将输入数据的各位的逻辑反转后输出的2个反相器10、11、进行乘数为「2」的乘法运算的乘法器12、进行乘数为「4」的乘法运算的乘法器13、进行乘数为「8」的乘法运算的乘法器14、4个加法器15、16、17、18。

例如，当数据D₁输入到具有上述结构的乘法部1时，从反相器10输出将输入数据D₁的各位的逻辑反转后的数据，通过由加法器15对该输出数据在最低位加“1”，可以求得输入数据D₁的补码。该补码等效地表示输入数据D₁乘-1后的值(-D₁)。此外，从乘法器12输出将输入数据D₁乘2后的值(+2D₁)，并由加法器16将该数据与原来的输入数据D₁相加，从而得到将输入数据D₁乘3后的值(+3D₁)。同样，从乘法器13输出将输入数据D₁乘4后的值(+4D₁)，并由加法器17将该数据与原来的输入数据D₁相加，从而得到将输入数据D₁乘5后的值(+5D₁)。另外，从乘法器14输出将输入数据D₁乘8后的值(+8D₁)，并由加法器18将由反相器11将该输出数据的各位的逻辑反转后的数据与原来的输入数据D₁相加。该加法器18在进位端子C变为有效时对反相器11的输出数据在最低位加“1”，从而得到反相器11的输出数据的补码。因此，通过由加法器18将输入数据D₁乘-8后的值(-8D₁)与原来的输入数据D₁相加，可以得到将输入数据D₁乘-7后的值(-7D₁)。

上述3个乘法器12、13、14，由于其乘数是2的乘方值，所以只需通过简单的移位即可进行乘法处理。因此，将通过移位进行的乘2的乘方值的乘法处理与加法处理组合而进行4个乘数的乘法处理，可以使结构得到简化。

另外，通过在上述过采样处理电路的后级追加低通滤波器等，可以用很少的部件构成D/A转换器。图10是表示D/A转换器的结构的图。该D/A转换器，具有在图5所示的过采样处理电路的后级追加了D/A转换器6和低通滤波器(LPF)7的结构。D/A转换器6对应于电压发生装置，低通滤波器7对应于平滑装置。

D/A转换器6，产生与从后一级积分电路5-2输出的阶梯状数字数据对应的模拟电压。该D/A转换器6，由于产生与所输入的数字数据值成比例的一定的模拟电压，所以出现在D/A转换器6的输出端的电压值也按阶梯状变化。低通滤波器7，用于对D/A转换器6的输出电压进行平滑处理，从而输出平滑变化的模拟信号。

图10所示的D/A转换器6，采用了图5所示的过采样处理电路，所以，可以使结构简化并能使部件成本降低。特别是，即使是通过提高过采样的频率而得到畸变小的输出波形时，也不会因此而使结构变得复杂，因而可实现成本的降低。

另外，本发明并不限定于上述实施形态，可以在不脱离本发明的要点的范围内实施各种变形。例如，在上述实施形态中，作为采样函数使用了在全域上只能进行1次微分的有限域函数，但也可以将可微分次数设定在2次以上。在这种情况下，只需备有与可微分次数一致的积分电路即可。

另外，如图1所示，本实施形态的采样函数，在t＝±2处收敛于0，但也可以在t＝±3处收敛于0。例如，当在t＝±3处收敛于0时，只需使图5所示的过采样处理电路中所包含的数据保持部和数据选择器各为6个并以6组数字数据为对象进行内插处理即可。

另外，内插处理也不一定限定于用有限域函数进行，也可以利用在-∞～+∞的范围上具有规定值的可进行有限次微分的采样函数，并仅将与有限的采样位置对应的多个数字数据作为内插处理的对象。例如，如假定这种采样函数由二次的分段多项式定义，则通过对各分段多项式进行2次微分即可得到规定的阶梯函数波形，所以，可以通过对用该阶梯函数进行卷积运算的结果进行2次积分处理，进行过采样处理。

产业上的可应用性

如上所述，按照本发明，用多个乘数对按规定间隔输入的多个数字数据分别进行多项乘法处理，并用该多个乘法运算结果产生与所输入的各数字数据对应的阶梯函数，然后将与各数字数据对应的阶梯函数的值相加，并对该相加结果进行多次数字积分，从而可以得到使其值沿平滑曲线按阶梯状变化的数字数据。因此，当提高过采样的频率时，只需加快数字积分的运算速度即可，因而可以简化结构并能降低部件成本，而不会像现有方法那样使结构变得复杂。

Claims

1.一种过采样处理电路，其特征在于，备有：乘法装置，用多个乘数对按规定间隔输入的多个数字数据分别进行多项乘法处理；阶梯函数发生装置，用所得到的多个乘法运算结果，以与上述多个数字数据的各自的输入时刻同步的方式产生与上述多个数字数据分别对应的阶梯函数；加法装置，将由上述阶梯函数发生装置产生的上述阶梯函数的值相加；及积分处理装置，对上述加法装置的输出数据进行多次数字积分。

2.根据权利要求1所述的过采样处理电路，其特征在于：在上述乘法装置的乘法处理中使用的各乘数，对由分段多项式构成的规定采样函数而言，与通过对上述各分段多项式进行多次微分而得到的阶梯函数的各值相对应。

3.根据权利要求2所述的过采样处理电路，其特征在于：上述阶梯函数，设定为使正区域和负区域的面积相等。

4.根据权利要求3所述的过采样处理电路，其特征在于：上述采样函数，在全域上只能进行1次微分并具有有限域的值。

5.根据权利要求2所述的过采样处理电路，其特征在于：上述阶梯函数，在与按等间隔配置的5个上述数字数据对应的规定范围内，由按-1、+3、+5、-7、-7、+5、+3、-1进行了加权的宽度相等的8个分段区域构成，并将这8个加权系数设定为上述乘法装置的乘数。

6.根据权利要求5所述的过采样处理电路，其特征在于：由上述乘法装置进行的乘法处理，按照将上述数字数据本身与通过移位进行的乘2的乘方值的运算结果相加的方式实现。

7.根据权利要求1所述的过采样处理电路，其特征在于：进行上述数字积分的次数为2次，并从上述积分处理装置输出其值按二次函数变化的数据。

8.根据权利要求1所述的过采样处理电路，其特征在于：由上述积分处理装置进行的上述数字积分，是对输入数据进行累积的运算处理，在输入上述数字数据的1个周期内，将该运算处理反复进行n次。

9.一种数—模转换器，其特征在于：在权利要求1所述的过采样处理电路的后级，备有：电压发生装置，生成与从上述积分处理装置输出的数据值对应的模拟电压；及平滑装置，对由上述电压发生装置生成的上述模拟电压进行平滑处理。