CN1160645C - 内插处理电路 - Google Patents

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Abstract

提供一种通过简单结构可进行内插处理的内插处理电路。通过D型触发器(4，5)对离散数据进行16倍过采样处理。另外，通过D型触发器(4～11)和加法器(12)进行第一卷积运算，对该结果通过D型触发器(13～20)和加法器(21)进行第二卷积运算。从加法器21得到沿着离散数据之间的二次函数曲线进行内插的数据。

Description

内插处理电路
技术领域
本发明涉及进行音乐数据的过采样处理等的内插处理电路。
背景技术
原来，CD型(光盘)再现装置等中使用过采样方式的数模转换器。该数模转换器在离散输入的数字数据之间使用sinc函数进行内插处理。但是，由于该sinc函数在±∞处收敛到0，有一个缺点是以有限值作舍位运算和产生该运算带来的舍位误差。虽然一般地把通过内插处理得到的阶梯波形通过低通滤波器，但通过低通滤波器带来产生相位失真和输出波形失真的缺点。
尤其，使用上述的sinc函数的内插处理中，使用把该sinc函数值存储在表中、必要时读出或保持为数字滤波器的抽头系数的方法，出现结构复杂的问题。因此，希望有一种可通过简单结构进行内插处理的内插处理电路。
发明概述
本发明针对这一点而作出，其目的在于提供一种可通过简单结构进行内插处理的内插处理电路。
本发明的内插处理电路的特征在于配备对零次保持的输入数据，进行在短周期内生成具有相同值的多个数据的过采样处理的过采样处理装置、使用由上述过采样处理装置得到的多个数据反复进行2次以上的卷积运算的第一卷积运算装置，并生成沿着达到所述输入数据的值的整数倍的二次曲线的内插数据。
本发明的内插处理电路的特征在于配备对零次保持的输入数据执行过采样处理的过采样处理装置、使用由上述过采样处理装置得到的多个第一数据进行卷积运算来求出包络线的形状形成为上边宽度大概为原来输入数据的0.5倍且下边宽度大概为其1.5倍的对称梯形的多个第二数据的第二卷积装置、通过使用由上述第二卷积装置得到的多个所述第二数据进行卷积运算，求出包络线的形状形成为底部宽度大概为原来输入数据的2倍的平滑二次曲线的多个第三数据的第三卷积运算装置。
本发明的一种内插处理电路的特征在于配备对零次保持的输入数据执行过采样处理的过采样处理装置、使用由上述过采样处理装置得到的多个数据进行卷积运算来求出包络线的形状形成为底边宽度大概为所述输入数据的2倍的等腰三角形的多个数据的第四卷积装置。
本发明的内插处理电路的特征在于配备对于采样周期为2n·T1的零次保持的输入数据以时间间隔T1进行过采样处理的过采样处理装置、通过对由上述过采样处理装置得到的多个数据以每次错开时间间隔T1进行n次加法运算处理来进行n相的卷积运算的第五卷积运算装置、通过对于由所述第五卷积运算装置得到的多个数据以每次错开时间间隔T1进行n次加法运算处理来进行n相的卷积运算的第六卷积运算装置。
特别是希望构成为所述第五和第六卷积运算装置的至少之一包括边移位所述过采样处理装置输出的n个数据边保持它们的数据保持装置和相加所述数据保持装置中保持的n个数据的加法装置。
希望在所述过采样处理装置的前面配备向所述输入数据前后附加具有对称且与该输入数据成比例的值的数据的数据附加装置。
附图的简单说明
图1是用于说明第一实施例的数模转换器进行的内插处理的原理的图；
图2是用于说明第一实施例的数模转换器进行的内插处理的原理的图；
图3是用于说明第一实施例的数模转换器进行的内插处理的原理的图；
图4是表示内插处理的具体例子的图；
图5是表示内插处理的具体例子的图；
图6是表示由图4和5所示的运算最终得到的波形的图；
图7是表示与图4所示的部分数据对应的波形的图；
图8是表示进行第一次卷积运算的过程的图；
图9是表示进行第二次卷积运算的过程的图；
图10是表示进行第三次卷积运算的过程的图；
图11是表示作为离散数据，输入0，3，7，5，-4，0时的内插处理的具体例子的图；
图12是表示由图11所示的运算得到的波形的图；
图13是表示第一实施例的数模转换器的结构的图；
图14是表示第二实施例的数模转换器的结构的图；
图15是表示包含于图14所示的数模转换器中的第一、第二和第三卷积运算电路的运算的具体例子的图；
图16是表示由图15所示的运算最终得到的波形的图；
图17是表示在输入的单一脉冲的两侧附加对称的其他脉冲的波形的图；
图18是表示对于输入数据附加图17所示的其他脉冲后进行多次卷积运算的结果的图；
图19是表示对0次保持的单一脉冲的两侧附加其他脉冲的电路的结构的图；
图20是用于说明进行直线内插时的原理的图；
图21是表示进行直线内插的第五实施例的数模转换器的结构的图；
图22是作为离散数据，输入0，3，7，5，-4，0时的内插处理的具体例子的图；
图23表示由图22所示的运算得到的波形的图。
发明的最佳实施例
下面参考附图就适用本发明的数据内插方式的一个实施例的数模转换器进行说明。
第一实施例
在输入离散的数字数据时，第一实施例的数模转换器以二次曲线平滑地连接这些输入数据来进行内插处理。
图1～图3是用于说明第一实施例的数模转换器进行的内插处理的原理的图，表示出把单个数据转换成沿着二次曲线的内插数据的过程。如图1所示，考虑0次保持输入的单个数据的振幅为1、长度为2n·T1的情况。输入离散数据时，单个数据的长度2n·T1成为输入数据的反复周期(采样频率)。对于图1所示的数据，通过进行每次错开T1的过采样处理后进行n次相加的第一次卷积运算，得到图2所示的下边为(3n-1)·T1、上边为(n+1)·T1、高度为n的对称梯形波。另外，对于该对称梯形波，通过进行每次错开T1的n次相加的第二次卷积运算，得到图3所示的宽度为(4n-1)·T1、振幅为2n2的连续的二次曲线。
这样，通过对于输入的0次保持数据进行过采样处理、进行n相的卷积运算，可得到以连续二次曲线为包络线的输出数据。因此，如果考虑到不断地0次保持离散输入数据时，则可把对应于各输入数据的二次曲线以每段错开2n·T1来加以合成，作为输出，得到达到各输入数据的2n2倍的沿着二次曲线平滑地连接其间的2n个内插数据。
图4和图5是表示上述内插处理的具体例子的图。表示出n＝8时的计算例子。图4中表示第一次卷积运算的详细内容，图5中表示第二次卷积运算的详细内容。
图4中，(1)表示的各个数据表示图1所示的0次保持的数据(过采样处理后的数据)。另外，横方向上的排列对应于时间的经过，把1个列的单位时间作为T1。即，作为与图1对应的输入数据，这里假设在持续时间16T1中的16个振幅为1的0次保持数据。该数据如图4的(1)～(8)所示，每组错开时间T1，生成8组数据，通过进行把这些数据相加的8相卷积运算，得到图4的(T1)所示的计算结果。根据该计算结果，得到图2所示的对称梯形波。
在图5中，(1)表示的各个数据是由第一次卷积运算得到的数据，与图4的(T1)表示的相同。如图5的(1)～(8)所示，每组错开时间T1生成8组数据，通过进行把其相加的8相卷积运算，得到图5的(T2)表示的计算结果。图5的(A1)是通过第二次卷积运算得到的数据，与(T2)表示的相同。通过把(A1)所示的数据仅进一步错开T1(图5的(A2))进行2相的卷积运算((A1)的数据与(A2)的数据的相加)，得到图5的(A3)表示的计算结果。
图6是表示通过图4和图5所示的运算最终得到的波形的图。纵轴表示振幅、横轴表示时间。如图6所示，可知原来的0次保持的矩形波变为以宽度为2倍的光滑二次函数曲线为包络线的过采样的数据，最大振幅变为128倍(＝2n2)。
上述的例子以单一的输入数据来说明的，但连续输入多个数据时，由于对应于各输入数据而过采样的数据彼此不重叠地排列，在以2n·T1的周期连续输入数据时，已知内插曲线总是达到各数据的整数倍(128倍)。
图7是表示与图4所示的(1)的数据对应的波形的图。该波形对应于振幅为1、宽度为2n·T1的0次保持单元脉冲。图8是表示进行第一次卷积运算的过程的图，简略表示出振幅和宽度是如何变化的。图9是表示进行第二次卷积运算的过程的图，简略表示出振幅和宽度是如何变化的。图10是表示进行第三次卷积运算的过程的图，简略表示出振幅和宽度是如何变化的。如图10所示，通过第三次卷积运算，内插后的多个数据的整体宽度(数据长)变为(4n-1)·T1。
接着，就通过第二次卷积运算得到的波形进行连续性检验。在图5中，把横向排列对应于x、求出(A3)的各个数据值y时，有：
对于0≤x≤n，(该区间的y为y1)，
y1＝(1+2+....+x)+(1+2+....+(x-1))
＝x(x+1)/2+(x-1)x/2
＝x2    ................(1)
对n≤x≤3n，(该区间的y为y2)，
y2＝2(1+2+....+n)-(1+2+....+(x-n))+n(2x-2n-1)
＝n(n+1)-(x-n)2+n(2x-2n-1)
＝-x2+4nx-2n2    ................(2)
对于3n≤x≤4n，(该区间的y为y3)，
y3＝(-x+4n)2
＝x2-8nx+16n    ................(3)
这样，y成为x的二次式。
研究x＝n时的倾斜度时，有：
Dy1/Dx＝2x＝2n
Dy2/Dx＝-2x+4n＝2n
由于都为2n，所以x＝n时倾斜度相同，可知已平滑地连接起来。
研究x＝3n时的倾斜度时，有：
Dy2/Dx＝-2x+4n＝-2n
Dy3/Dx＝2x-8n＝-2n
由于都为-2n，所以x＝3n时倾斜度相同，可知已平滑地连接起来。
图11是表示输入作为离散数据的0，3，7，5，-4，0时的内插处理的具体例子的图。例如表示出n＝4时的具体例子。
如图11所示，首先，对于输入的数据，生成8个0次保持的过采样数据。如图11的(1)～(4)所示，把该8个输入数据按每组错开时间T1生成4组数据，通过进行把其相加的4相卷积运算，得到图11的(5)所示的计算结果。
同样，如图11的(5)～(8)所示，把这样得到的第一次卷积运算结果按每组错开时间T1生成4组数据，通过进行把其相加的4相卷积运算，得到图11的(A1)所示的计算结果。通过把该(A1)所示的数据仅进一步错开T1(图11的(A2))、进行2相卷积运算((A1)的数据和(A2)的数据的相加)，得到图11的(A3)所示的计算结果。
图12表示由图11所示的运算得到的波形的图。纵轴表示振幅、横轴表示时间。如图12所示，可知由连接二次函数曲线的数据内插在这些离散输入的数据之间。对应于各输入数据的输出值的振幅变为输入数据值的32倍(＝2n2)。
图13表示第一实施例的数模转换器的结构的图。例如，表示出对应于n＝8时的具体结构。
如图13所示，本实施例的数模转换器包括由构成第一卷积运算电路的8个D型触发器4～11和加法器(AD型D型)12、构成第二卷积运算电路的8个D型触发器13～20和加法器(AD型D型)21、构成第三卷积运算电路的D型触发器22和加法器23、除法器24、数模转换器(D型/A)25、滤波器26。
基本时钟信号CLK1具有与离散的输入数据的采样频率相同的频率，输入到第一级的D型触发器4。离散的输入数据与该基本时钟信号CLK1同步读入并保持在D型触发器4中。时钟信号CLK2具有16倍于基本时钟信号CLK1的频率，第二级以后的全部D型触发器进行与该时钟信号CLK2同步的数据读入动作。由输入频率不同的时钟信号CLK1、CLK2的2个D型触发器4、5构成过采样处理装置。
第一卷积运算电路中包含的第一级D型触发器4上输入16位的数据时，第二级以后的7个D型触发器5～11把保持在该第一级D型触发器4中的数据通过与时钟信号CLK2同步地顺序读入而移位。加法器12相加在8个D型触发器4～11的各个中保存的数据。这样，在第一卷积运算电路内的加法器12中，得到图4的(T1)所示的运算结果。
第二卷积运算电路中包含的8个D型触发器13～20把第一卷积运算电路内的加法器12输出的19位的数据通过与时钟信号CLK2同步地顺序读入而移位。加法器21相加在8个D型触发器13～20的各个中保存的数据。这样，在第二卷积运算电路内的加法器21中，得到图5的(T2)所示的运算结果。
第三卷积运算电路中包含的D型触发器22把第二卷积运算电路内的加法器21输出的22位的数据与时钟信号CLK2同步地顺序读入。加法器23相加加法器21输出的数据和在D型触发器22中保存的数据。这样，在第三卷积运算电路内的加法器23中，得到图5的(A3)所示的运算结果。
从加法器23输出的23位的数据在除法器24中除以8变换为20位的数据后，由数模转换器25变换为阶梯状的模拟信号，并且，在除去基本时钟信号CLK1的16倍的频率成分后通过抑制不需要的辐射的滤波器26而输出。
(第二实施例)
上述的第一实施例中，进行的是把基于输入数据由过采样处理生成的2n个0次保持数据错开各个数据间隔T1，并相加n组错开的数据，但是，通过研究相加的顺序等，可简化电路。
图14表示第二实施例的数模转换器的结构的图。例如，表示出对应于n＝8时的具体结构。
如图14所示，本实施例的数模转换器包括构成第一卷积运算电路的9个D型触发器3 1～36，38，39，41和3个加法器(AD型D型)37，40，42、构成第二卷积运算电路的7个D型触发器43～46，48，49，51和3个加法器(AD型D型)47，50，52、构成第三卷积运算电路的D型触发器53和加法器(AD型D型)54、除法器55、数模转换器(D型/A)56、滤波器57。
替代用第一卷积运算电路中对8个0次保持数据的每一个用它们的数据间隔T1错开的8组数据同时执行加法处理，可分为下面的处理：对一次错开间隔4T1的2组数据进行的第一加法处理、对一次错开间隔2T1的2组数据进行的第二加法处理、对错开间隔T1的2组数据进行的第三加法处理。
具体讲，使用第一卷积运算电路中包含的4个D型触发器33～36对顺序输入的8个0次保持数据，生成错开4T1(时钟信号CLK2的4个周期)的数据，由加法器37对D型触发器32输出的数据和D型触发器36输出的数据执行第一次加法处理。使用2个D型触发器38，39对加法器37输出的数据生成错开2T1的数据，由加法器40对加法器37输出的数据和D型触发器39输出的数据执行第二次加法处理。另外，使用D型触发器41对加法器40输出的数据生成错开T1的数据，由加法器42对加法器40输出的数据和D型触发器41输出的数据执行第三次加法处理。这样，实施与由图13所示的8个D型触发器4～11和加法器12构成的第一卷积运算电路相同内容的卷积运算。
同样，使用第二卷积运算电路中包含的4个D型触发器43～46对第一卷积运算电路内的加法器42输出的数据生成错开4T1的数据，由加法器47对加法器42输出的数据和D型触发器46输出的数据执行第一次加法处理。使用2个D型触发器48，49对加法器47输出的数据生成错开2T1的数据，由加法器50对加法器47输出的数据和D型触发器49输出的数据执行第二次加法处理。另外，使用D型触发器51对加法器50输出的数据生成错开T1的数据，由加法器52对加法器50输出的数据和D型触发器51输出的数据执行第三次加法处理。这样，实施与由图13所示的8个D型触发器13～20和加法器21构成的第二卷积运算电路相同内容的卷积运算。
第三卷积运算电路中包含的D型触发器53与时钟信号CLK2同步，读入第二卷积运算电路内的加法器52输出的数据。由加法器54相加加法器52输出的数据和D型触发器53输出的数据。这样，实施第三卷积运算电路的卷积运算。
从加法器54输出的23位的数据在除法器55中除以8变换为20位的数据后，由数模转换器56变换为阶梯状的模拟信号，并且，通过除去基本时钟信号CLK1的16倍的频率成分而通过抑制不需要的辐射的滤波器57输出。
图15是表示包含于图14所示的数模转换器中的第一、第二和第三卷积运算电路的运算的具体例子的图。
图15中，(1)所示的各个数据表示从D型触发器32输入到加法器37的数据，(2)所示的各个数据表示从D型触发器36输入到加法器37的数据。(T1)和(3)所示的各个数据相同，表示从该加法器37输出的数据。(4)所示的各个数据表示从D型触发器39输入到加法器40的数据。(T2)和(5)所示的各个数据相同，表示从该加法器40输出的数据。(6)所示的各个数据表示从D型触发器41输入到加法器42的数据。(T3)和(7)所示的各个数据相同，表示从该加法器42输出的数据。这样，可知由第一卷积运算电路得到的数据(图15的(T3))与图4的(T1)所示的卷积运算结果完全相同。
同样，图15中，(7)所示的各个数据表示从加法器42输入到加法器47的数据，(8)所示的各个数据表示从D型触发器46输入到加法器47的数据。(T4)和(9)所示的各个数据相同，表示从该加法器47输出的数据。(10)所示的各个数据表示从D型触发器49输入到加法器50的数据。(T5)和(11)所示的各个数据相同，表示从该加法器50输出的数据。(12)所示的各个数据表示从D型触发器51输入到加法器52的数据。(T6)和(A1)所示的各个数据相同，表示从该加法器52输出的数据。这样，可知由第二卷积运算电路得到的数据(图15的(T6))与图5的(T2)所示的卷积运算结果完全相同。
图16表示由图15所示的运算最终得到的波形的图。纵轴表示振幅、横轴表示时间。如图16所示，可知原来的0次保持的矩形波变为以宽度为2倍的光滑二次函数曲线为包络线的过采样的数据，最大振幅变为128倍(＝2n2)。
这样，通过改变相加处理的顺序，可大大简化结构。例如，图13所示的结构中，使用8输入的加法器12、21，而这些通过例如2输入的7个加法器、总共14个来实现。对应于此，替代图13所示的结构中的8输入的2个加法器12、21而使用6个2输入的加法器37，40，42，47，50，52，从而可削减2输入的8个加法器。
(第四实施例)
上述的各实施例中，作为离散输入的数据，考虑了图1所示的单一脉冲，但也可在该单一脉冲的两侧(前后)对称地附加振幅、极性不同的脉冲。
图17是表示在输入的单一脉冲的两侧附加对称的其他脉冲的波形的图。
图18是表示对于输入数据附加图17所示的其他脉冲后基于图1～图3所示的动作原理进行多次卷积运算的结果的图。如图18所示，通过在单一脉冲的两侧附加振幅、极性不同的脉冲后进行多次卷积运算，可得到具有正负值的一般内插函数。
图19是表示对0次保持的单一脉冲的两侧附加其他脉冲的电路的结构的图。图19所示的脉冲附加电路(对应于数据附加装置)包括6个D型触发器60～64，72、4个乘法器65～68、3个加法器69～71。第一级的D型触发器60与基本时钟信号CLK1同步，读入并保持数据。纵向连续的4个D型触发器60～64与具有基本时钟CLK1的1/2频率的时钟信号CLK4同步地动作，顺序读入从第一级的D型触发器60输出的数据并保持。D型触发器61，64的各个输出数据分别被输入到乘数为-5的乘法器65，66中。D型触发器62，63的各个输出数据被输入到乘数为31的乘法器中。之后，这4个乘法器65～68的各个运算结果由3个加法器69～71相加。这样，从最后一级的加法器71输出图17所示的脉冲。通过变更D型触发器的级数、乘法器的乘数和极性等可生成各种内插函数。
(第五实施例)
上述的第一和第二实施例中，说明的是使用二次函数曲线内插在离散输入的数据之间的情况，根据用途，可用直线内插在离散输入的数据之间。
图20是用于说明进行直线内插时的原理的图。通过对图1所示的长度2n·T1、振幅1的0次保持数据每次错开T1并进行2n次相加的卷积运算，得到图20所示的底边为(4n-1)·T1、振幅为2n的等腰三角波。
这样，通过对输入的0次保持数据进行2n次的过采样处理、进行2n相的卷积运算，可得到以等腰三角波为包络线的输出数据。因此，接着考虑0次保持离散输入数据时，把对应于各输入数据的等腰三角波以每次错开2n·T1来合成，作为输出，得到达到各输入数据的2n倍的、沿着等腰三角波连接其间的2n个数据。
图21是表示进行直线内插的实施例的数模转换器的结构的图。例如，表示出对应于n＝4时的具体结构。
如图21所示，本实施例的数模转换器包括构成卷积运算电路的8个D型触发器81～88和加法器(AD型D型)89、除法器90、数模转换器(D型/A)91、滤波器92。
该卷积运算电路中包含的第一级D型触发器81中输入数据时，第二级以后的7个D型触发器82～88把在该第一级D型触发器81中保持的数据与时钟信号CLK5(具有基本时钟信号CLK1的8倍的频率)同步地顺序读入来移位。加法器88相加8个D型触发器81～88的各个中保持的数据。这样，实施卷积运算。
从加法器88输出的数据在除法器89中除以8后，由数模转换器91变换为阶梯状的模拟信号，并且，除去基本时钟信号CLK1的8倍的频率成分而通过抑制不需要的辐射的滤波器92输出。
图22是输入作为离散数据的0，3，7，5，-4，0时的内插处理的具体例子的图。例如，表示出对应于n＝4时的具体例子。
如图22的(1)所示，首先，对于输入的数据生成8个0次保持的数据。如图22的(1)～(8)所示，通过把该8个输入数据以每组错开时间T1而生成8组数据、由加法器89对其相加来进行8相的卷积运算，得到图22的(T)所示的计算结果。
图23是表示由图22所示的运算得到的波形的图。其中，纵轴表示振幅、横轴表示时间。如图23所示，可知通过用直线连接其间的数据内插离散输入的数据。对应于各输入数据的输出值的振幅为输入数据的值的8倍(＝2n)，使用除法器90由图22所示的数模转换器来恢复为原来的振幅值。
上述的各个实施例中，说明的是把本发明适用于数模转换器的情况，但也可去除这些数模转换器中包含的除法器、数模转换器、滤波器，而构成为对输入数据进行2n倍过采样处理的过采样处理电路。
如上所述，根据本发明，通过简单结构可得到经内插0同步的离散数据而平滑的波形或直线内插的波形。例如，通过本发明的数模转换器上附加配备PLL的振荡电路，可置换用于原来的数字音响机的数模转换器，可实现音质的提高。
另外，由于在图像处理中不用参考表等就能容易地生成内插数据，因而具有更宽的应用范围。

Claims (5)

1.一种内插处理电路，其特征在于配备有：
对零次保持的输入数据，进行在短周期内生成具有相同值的多个数据的过采样处理的过采样处理装置；
使用由上述过采样处理装置得到的多个数据反复进行2次以上的卷积运算的第一卷积运算装置，
并生成沿着达到所述输入数据的值的整数倍的二次曲线的内插数据。
2.如权利要求1的内插处理电路，其特征在于配备：
对零次保持的输入数据，进行在短周期内生成具有相同值的多个数据的过采样处理的过采样处理装置；
使用由上述过采样处理装置得到的多个第一数据进行卷积运算、求出包络线的形状形成为上边宽度为原来输入数据的0.5倍且下边宽度为其1.5倍的对称梯形的多个第二数据的第二卷积装置；
通过使用由上述第二卷积装置得到的多个所述第二数据进行卷积运算，求出包络线的形状形成为底部宽度为原来输入数据的2倍的平滑二次曲线的多个第三数据的第三卷积运算装置。
3.如权利要求1的内插处理电路，其特征在于配备：
对于采样周期为2n·T1的零次保持的输入数据以时间间隔T1进行过采样处理的过采样处理装置；
通过对由上述过采样处理装置得到的多个数据以每次错开时间间隔T1后进行n次加法运算处理，进行n相的卷积运算的第五卷积运算装置；
通过对于由所述第五卷积运算装置得到的多个数据以每次错开时间间隔T1后进行n次加法运算处理，进行n相的卷积运算的第六卷积运算装置。
4.根据权利要求3的内插处理电路，其特征在于所述第五和第六卷积运算装置的至少之一由包括在移位所述过采样处理装置输出的n个数据的同时保持它们的数据保持装置和相加所述数据保持装置中保持的n个数据的加法装置构成。
5.根据权利要求3或4的内插处理电路，其特征在于所述内插处理电路还具有输入数据的前后配备数据附加装置，该数据附加装置用于附加对称且具有与该输入数据成比例的值的数据，把从数据附加装置输出的数据输入到所述过采样处理装置。
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