CN1925323A - 采样率转换方法及其电路 - Google Patents

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Abstract

本发明的课题是解决在具有采样频率不同的多个输入数据的情况下，通过对多个FIR运算电路进行共用化来削减电路面积、以及在输入频率和输出频率之间的倍率不是整数比的情况下的重采样所引起的信号劣化的课题。作为解决手段，在过采样单元(31～37)中，进行对于输入数据(D1(Fs1))的过采样，输出输出数据(D1’(Fs’))。输入定时计时器(41)基于输入定时信号(CK1)计算输入/输入时间。输出定时计时器(42)以及乘法器(43)基于输出定时信号(CK’)和输入定时信号(CK1)，计算输入/输出时间，将该输入/输出时间和过采样倍数(W)相乘来求出乘法运算结果。除法器(44)对乘法运算结果除以输入/输入时间来求出采样位置。系数生成器(34)基于采样位置生成滤波系数而提供给乘法器(35)。

Description

采样率转换方法及其电路
技术领域
本发明涉及将输入到各个传输用的时钟信号(以下简称为“时钟”)不同步的多个同步串行电路中的不同采样率的数据转换为相同采样率的采样率转换方法及其电路。
背景技术
例如，在将卫星广播(Broadcasting Satellite：BS)中的不同采样率48KHz、32KHz的两个输入数字音频信号转换为一个采样率44.1KHz的输出数字音频信号而记录于光盘介质(Compact Disc：CD)中的情况下，需要用于将这两个输入数字音频信号(采样率48KHz、32KHz)转换为一个输出数字音频信号(采样率44.1KHz)的采样率转换电路。
以往，作为与这样的采样率转换方法或其电路有关的技术，例如，有如下的文献中所记载的技术。
[专利文献1]日本特开平5-327409号公报
[专利文献2]日本特开平8-125493号公报
一般，在数字音频信号等的3线串行数据通信中，需要通过时钟clk、信道信号ch、作为数字音频信号的数据D(Fs)三个信号来进行发送，由发送侧的主动作电路(主电路)输出定时信号CK(时钟clk以及信道信号ch)，接收侧的从动作电路(从电路)与该时钟clk同步地对数据D(Fs)进行输入处理以及对数据D’(Fs’)进行输出处理。因此，在从电路侧设置的采样率转换电路中，形成了如下的电路结构：通过从主电路发送来的基准信号(时钟clk或作为信道信号ch的输入定时信号CK)进行同步，根据需要通过锁相环(Phase-Locked Loop：PLL)进行倍增，运算部分从属于主电路的动作时钟clk而进行动作。
图10是示出现有的采样率转换电路的概略结构图。
该采样率转换电路由下述部分构成：将串行数据转换为并行数据的串/并转换电路1、进行有限脉冲响应(Finite Impulse Response：FIR)滤波处理的FIR运算电路10、以及重采样电路19。
从主电路发送来的作为某一采样频率Fs1的数字音频信号的输入数据D1(Fs1)以及输入定时信号CK1内的输入数据D1(Fs1)通过串/并转换电路1转换为并行数据之后，通过FIR运算电路10对该并行数据进行滤波处理(过采样)。过采样后的数据通过重采样电路19基于输出定时信号CK’进行重采样，作为数字音频信号的输出数据D1’(Fs’)而输出。
在专利文献1的0014、0016～0018段以及图1中记载了如下的技术：在进行过采样的FIR型数字滤波器中，在将与采样率转换前的作为数字音频信号的输入数据同步的第一时钟P21的周期进行四等分的时刻t1～t4内，基于与采样率转换后的作为数字音频信号的输出数据同步的第二时钟P27，进行时刻t3以及t4的FIR运算，从而削减提供给该FIR型数字滤波器的乘法系数。
此外，在专利文献2的权利要求1、0045、0046段中记载了如下的技术：在以第二采样频率f2的采样频率输出以第一采样频率f1采样的输入信号的采样率转换器中，设使得f1/k以及f2/k均为整数的预定的整数为k时，对第一采样数据进行f2/k倍过采样，从该过采样的结果中每隔f1/k个取出数据，从而可以在信号电平的误差不增大的情况下，高精度地得到输出数据，而且可以简化电路结构。
但是，在现有的图10这样的采样率转换电路或其方法中，需要基于从发送侧的主电路发送来的该主电路的工作时钟clk进行输入数据D1(Fs1)的输入以及输出数据D1’(Fs’)的输出控制，因此FIR运算电路10必需以该时钟clk为基准进行工作。因此，存在如下的(A)、(B)的课题。
(A)存在采样频率不同的多个输入数据的情况
图11是使用图10这样的现有方法进行对于采样频率不同的多个输入数据的混合的情况下的概略结构图。
在处理从从电路发送来的采样频率不同的多个(N个)输入数据[采样频率Fs1(例如，48KHz)的输入数据D1(Fs1)、采样频率Fs2(例如，32KHz)的输入数据D2(Fs2)、…、采样频率FsN的输入数据DN]的情况下，通常考虑设置N个图10这样的采样率转换电路。N个采样率转换电路由下述部分构成：对输入数据D1(Fs1)、D2(Fs2)、…、DN(FsN)以及输入定时信号CK1、CK2、…、CKN进行输入的串/并转换电路1-1、1-2、…、1-N；FIR运算电路10-1～10-N；以及基于共同的输出定时信号CK’，对输出数据D1’(Fs’)、D2’(Fs’)、…、DN’(Fs’)进行输出的重采样电路19-1～19-N。
在各采样率转换电路内所设置的各FIR运算电路10-1～10-N中，必须对不同步地输入的多个输入数据D1(Fs1)、D2(Fs2)、…、DN(FsN)进行运算[即，对于采样频率Fs1、Fs2、…、FsN互不相同的各输入数据D1(Fs1)、D2(Fs2)、…、DN(FsN)进行过采样的运算]，所以在各输入数据D1(Fs1)、D2(Fs2)、…、DN(FsN)之间，与各自相关的FIR运算所需时间变得不同。因此，难以设置一个共用FIR运算电路10来取代多个FIR运算电路10-1～10-N、对各输入数据D1(Fs1)、D2(Fs2)、…、DN(FsN)分时地进行运算处理，其结果是，难以将多个FIR运算电路10-1～10-N单一化(共用化)而削减电路面积。
(B)输入频率和输出频率之间的倍率不是整数比的情况
图12是表示图10的采样率转换电路中的现有的过采样方法的一例的图。在该图12中示出了例如使用图10的FIR运算电路10，使采样频率Fs(转换前)成为2(n+1)倍的结构例。用于过采样的FIR运算电路10由下述部分构成：高次FIR滤波器、以及由n级构成的低次FIR滤波器[或无限脉冲响应(Infinite Impulse Response：IIR)滤波器]组。在该FIR运算电路10中，对输入数据X1、X2、X3、…的采样频率Fs进行过采样，从而输出采样频率(2(n+1))Fs的数据。通过重采样电路19，根据输出定时信号CK’(采样频率Fs’)对该数据进行重采样，输出输出数据Y1、Y2、…。
图13是示出基于图12的现有方法的过采样后的重采样的一例的图。在该图13中，横轴取时间，纵轴取振幅，示出了对于输入数据X1、X2、X3的波形的×2、×4、×8的各过采样的波形和输出数据Y1、Y2的波形。
图14(a)、(b)是示出输入频率和FIR位置(采样位置)之间的关系的图，图14(a)是表示输出频率相对于输入频率高的情况的图，图14(b)是表示输出频率相对于输入频率低的情况的图。
在输入频率和输出频率之间的倍率不是整数比的情况下，由于下述的原因，产生重采样导致的信号劣化的问题。
如图12所示，采样率转换是通过如下方式实现的，即：通过过采样将输入数据X1、X2、X3、…的采样频率Fs提升到数倍(2(n+1))FS之后，以输出采样频率Fs’进行重采样。但是，根据该方法，虽然在整数比的采样频率转换中没有问题，但在不是整数比或时钟源不同的采样频率转换中产生频率偏移、导致重叠噪声。因此，需要进行高倍率的过采样。
在现有的图12的电路结构中，进行了将过采样的滤波器部分(10)设为多个滤波器的组合等的努力，但即使这样，也因如图13的×8过采样波形所示，需要对所有的点进行运算，因此运算量增加，形成高倍率是有限的，所以无法解决重采样所导致的信号劣化的问题。
发明内容
在本发明的采样率转换方法(或电路)中，具有：过采样处理(或单元)、输入/输入时间计算处理(或单元)、乘法运算结果计算处理(或单元)、除法运算处理(或单元)、以及系数生成处理(或单元)。
所述过采样处理(或单元)将输入数据和与其同步的输入定时信号内的所述输入数据存储在存储器中，将存储在所述存储器中的数据和滤波系数相乘来求出第一乘法运算结果，对所述第一乘法运算结果进行累加来求出累加结果，将所述累加结果再次存储到所述存储器中，同时将对所述输入数据的频率进行过采样后的所述累加结果输出到外部作为输出数据。
所述输入/输入时间计算处理(或单元)基于所述输入定时信号，计算作为所述输入定时信号的间隔的输入/输入时间。所述乘法运算结果计算处理(或单元)基于对于所述输出数据的输出定时信号和所述输入定时信号，计算从所述输入定时信号的输入到所述输出定时信号的输出为止的输入/输出时间，将所述输入/输出时间和过采样倍数相乘来求出第二乘法运算结果。所述除法运算处理(或单元)将所述第二乘法运算结果除以所述输入/输入时间来求出采样位置。进而，所述系数生成处理(或单元)基于所述采样位置生成所述滤波系数，提供给所述过采样处理(或单元)。
在本发明的另一种采样率转换方法(或电路)中，在输入多个所述输入数据和与其同步的多个所述输入定时信号时，分时地进行采样率转换处理。
根据方案1(或6)的发明，通过增加内部时钟和系数生成处理(或单元)，可以容易地增加过采样的倍率，例如，可以通过FIR的0插值在不增加运算处理的情况下，提高S/N比等的滤波性能。此外，对于滤波运算处理的运算精度，也可以通过将内部时钟高速化，例如容易地应用通过FIR的0插值实现的运算简化方法，可以提高时间轴上的分辨率，还可以充分地确保滤波性能。伴随内部时钟的高速化，滤波运算的过采样的倍率提高，滤波系数增大，但由于可以通过例如ROM等的表来实现系数生成处理(或单元)，因此可以用一个电路来对于多个同步串行信号实现重采样的效果从电路面积方面考虑也是有效的。
根据方案2(或7)的发明，对于输入数据的输入定时信号，通过输入定时计时器以及输出定时计时器测量时间，通过运算来计算出与输出定时信号之间的比率，因此成为不依赖于输入频率(输入定时信号的间隔)的滤波运算处理，所以可以容易地对于任意输入频率的数据信号、重采样为特定输出频率的信号。
根据方案3(或8)的发明，通过累加器、加法器以及第一选择器执行乘法运算结果计算处理(或单元)，通过减法器和计数器执行除法运算处理(或单元)，所以可以减小电路规模。
根据方案4(或9)的发明，由于追加了第二减法器的处理和第二选择器的处理，所以也可以用于下采样(down sampling)。
根据方案5(或10)的发明，由于依赖于输出定时信号进行处理，因此可以使与各输入数据相关的滤波运算变得固定(相同)，可以容易地进行分时处理。从而，可以由一个滤波运算电路构成。
附图说明
图1是示出本发明的实施例1的采样率转换电路的结构图。
图2是示出本发明的采样率转换电路的概要的基本结构图。
图3是示出用于实现本发明的采样率转换电路的实施例1的参考例的采样率转换电路的结构图。
图4是示出进行8倍过采样的情况的例子的概要的示意图。
图5是示出对于过采样倍数W的滤波系数的图。
图6是示出对于过采样倍数W的滤波系数和运算点的图。
图7是示出使用了本实施例1的方法的多个输入的混合的结构图。
图8是示出本发明的实施例2的定时生成电路的结构图。
图9是表示本发明的实施例3的定时生成电路的结构图。
图10是示出现有的采样率转换电路的概略结构图。
图11是使用图10那样的现有方法进行对于采样频率不同的多个输入数据的混合的情况下的概略结构图。
图12是示出图10的采样率转换电路中的现有的过采样方法的一例的图。
图13是示出通过图12的现有方法进行的过采样后的重采样的一例的图。
图14是示出输入频率和FIR位置(采样位置)之间的关系的图。
具体实施方式
在本发明的优选实施方式的采样率转换电路中，具有：过采样单元、输入/输入时间计算单元、乘法运算结果计算单元、除法运算单元、以及系数生成单元。所述过采样单元将输入数据和与其同步的输入定时信号内的所述输入数据存储到存储器中，将存储在所述存储器中的数据和滤波系数相乘来求出第一乘法运算结果，对所述第一乘法运算结果进行累加而求出累加结果，将所述累加结果再次存储到所述存储器中，同时将对所述输入数据的频率进行过采样后的所述累加结果输出到外部作为输出数据。
所述输入/输入时间计算单元基于所述输入定时信号，计算作为所述输入定时信号的间隔的输入/输入时间。所述乘法运算结果计算单元基于对于所述输出数据的输出定时信号和所述输入定时信号，计算从所述输入定时信号的输入到所述输出定时信号的输出为止的输入/输出时间，将所述输入/输出时间和过采样倍数相乘来求出第二乘法运算结果。所述除法运算单元将所述第二乘法运算结果除以所述输入/输入时间来求出采样位置。进而，所述系数生成单元基于所述采样位置生成所述滤波系数，提供给所述过采样单元。
例如，所述输入/输入时间计算单元由输入定时计时器构成，该输入定时计时器对所述输入定时信号进行计时，求出作为所述输入定时信号的间隔的所述输入/输入时间。所述乘法运算结果计算单元由对所述输入/输出时间进行计时的输出定时计时器和求出所述第二乘法运算结果的乘法器构成。
[实施例1]
(基本结构)
图2是示出本发明的采样率转换电路的概要的基本结构图。
该采样率转换电路是设在接收侧的从电路中的电路，由下述部分构成：将从发送侧的主电路发送来的串行输入数据D1(Fs1)以及输入定时信号CK1内的串行输入数据D1(Fs1)转换为并行数据的串/并转换电路20；以及基于该并行数据进行滤波运算处理而输出输出数据D1’(Fs’)的FIR运算电路30。在FIR运算电路30中设有基于输出定时信号CK’进行采样工作的重采样单元30a。
例如，图2的输入数据D1(Fs1)是从主电路发送来的某一采样频率Fs1的数字音频信号(频率转换前)。输入定时信号CK1是与输入数据D1(Fs1)同步地从主电路发送来的时钟clk或信道信号ch。输出数据D1’(Fs’)是转换后的重采样频率Fs’的数字音频信号。输出定时信号CK’是与输出数据D1’(Fs’)同步的时钟(即，从电路中的工作时钟)。
在图10所示的现有的采样率转换电路中，以同步串行传输所使用的输入定时信号CK1为基准，由FIR运算电路10进行滤波运算。相对于此，在本发明的采样率转换电路中，由串/并转换电路20将从主电路发送来的串行输入数据D1(Fs1)以及输入定时信号CK1内的串行输入数据D1(Fs1)转换为并行数据，将从该串/并转换后的过采样到重采样的部分构成为一个FIR运算电路30，以通过重采样单元30a进行重采样后的输出频率作为内部时钟CK1’基准(内部频率基准)，由FIR运算电路30进行滤波运算处理。
这样，对于滤波运算处理，以重采样后的输出频率作为基准进行运算，从而例如具有可以由一个滤波电路来实现多个数据输入，还可以容易地由同一电路构成混合或数字放大等处理等的效果。
(实施例1的参考例)
图3是示出用于实现本发明的采样率转换电路的实施例1的参考例的采样率转换电路的结构图。
该图3的采样率转换电路是例如示出现有的图10的结构例、以明确实施例1的特征的参考例。
在该参考例中，以如下方式构成图10的FIR运算电路10。即，FIR运算电路10由以下部分构成：外部输入电路11，其输入串/并转换电路1的输出信号；定时生成电路12，其根据该外部输入电路11的输出信号，生成控制用的各种内部定时信号；存储器控制电路13，其基于内部定时信号以及外部输入电路11的输出等，控制存储器14；数据存储用的所述存储器14；系数生成器15，其基于从定时生成电路12输出的一定的等差数列的信号，生成作为乘法系数的滤波系数；乘法器16，其将该滤波系数与存储器14的输出数据相乘；累加器17，其基于内部定时信号，对乘法器16的乘法运算结果进行累加；以及外部输出电路18，其将该累加器17的累加结果输出给重采样电路19。
在这样的结构中，从发送侧的主电路向接收侧的从电路发送的串行输入数据D1(Fs1)被串/并转换电路1转换为并行数据而成为数据和输入定时信号CK1，通过外部输入电路11输入到FIR运算电路10中。输入定时信号CK1被输入到定时生成电路12中，通过该定时生成电路12生成用于进行运算的定时控制的各种内部定时信号。从外部输入电路11输入的数据经由存储器控制电路13，通过作为滤波运算用的电路结构的存储器14、乘法器16、以及累加器17进行累加运算，从而进行过采样等的滤波处理。
在对滤波处理后的数据进行混合或多级滤波处理等的情况下，再次返回存储器控制电路13，而要输出到外部的情况下，通过外部输出电路18进行运算位数的整形等，向重采样电路19输出。在重采样电路19中，基于外部定时信号CK’，对外部输出电路18的输出数据进行重采样，输出输出数据D1’(Fs’)。
(实施例1的结构)
图1是示出对图2的基本结构进行了具体化的本发明的实施例1的采样率转换电路的结构图。
本实施例1的采样率转换电路由下述部分构成：设在接收侧的从电路中、将从发送侧的主电路发送来的串行输入数据D1(Fs1)以及输入定时信号CK1内的串行输入数据D1(Fs1)转换为并行数据的串/并转换电路20、以及连接在其输出侧的FIR运算电路30。本实施例1与图3的参考例的不同点在于，设置了FIR运算电路30来代替参考例的FIR运算电路10以及重采样电路19，特别是在该FIR运算电路30内设有与参考例的重采样电路19以及定时生成电路12对应的定时生成电路40。定时生成电路40是相当于图2的重采样单元30a、用于生成乘法运算用的滤波系数的计算部分。
即，本实施例1的FIR运算电路30由下述部分构成：一般的滤波运算所使用的外部输入电路31、存储器控制电路32、存储器33、只读存储器(以下称为“ROM”)等的由表构成的系数生成单元(例如，系数生成器)34、乘法器35、累加器36、以及由外部输出电路37构成的作为过采样单元的滤波器主体、以及作为本实施例1的特征的定时生成电路40。
在滤波器主体中，构成为：由外部输入电路31接收从串/并转换电路20输出的并行数据和输入定时信号CK1，经由存储器控制电路32将该并行数据写入到存储器33中。把从存储器33输出的乘数和从系数生成器34输出的滤波系数的被乘数输入到乘法器35中进行乘法运算，把其乘法运算结果输入到累加器36中进行累加。累加结果被反馈给存储器控制电路32，以再次在运算中使用，同时输入到外部输出电路37中，以进行位宽等的输出整形。外部输出电路37构成为：对累加结果进行整形后，向外部模块输出输出数据D1’(Fs’)。
定时生成电路40由下述部分构成：输入/输入时间计算单元(例如，输入定时计时器)41、乘法运算结果计算单元(例如，输出定时计时器42和乘法器43)以及除法运算单元(例如除法器)44。来自外部输入电路31的输入定时信号CK1被输入到输入定时计时器41以及输出定时计时器42中，同时来自外部的输出定时信号CK’被输入给输出定时计时器42。输入定时计时器41是对来自外部输入电路31的输入定时信号进行计数而输出输入/输入时间的电路，在其输出侧连接有除法器44。输出定时计时器42是基于来自外部输入电路31的输入定时信号CK1和输出定时信号CK’，进行计数动作而输出输入/输出时间的电路，在其输出侧连接有乘法器43。
乘法器43是以来自输出定时计时器42的输入/输出时间作为被乘数、以过采样倍数W作为乘数而进行乘法运算，将其乘法运算结果提供给除法器44的电路。除法器44是以乘法运算结果作为被除数、以来自输入定时计时器41的输入/输入时间作为除数而进行除法运算，将其除法运算结果提供给系数生成器34作为FIR位置的电路。系数生成器34是基于所输入的FIR位置生成作为乘法系数的滤波系数，将其提供给乘法器35的电路。
(实施例1的采样率转换方法)
对图1的采样率转换方法进行说明，从发送侧的主电路输入到接收侧的从电路中的串行输入数据D1(Fs1)以及输入定时信号CK1内的串行输入数据D1(Fs1)通过串/并转换电路20转换为并行数据，成为数据和输入定时信号CK1，通过外部输入电路31输入到FIR运算电路30内。所输入的数据经由构成滤波器主体的存储器控制电路32，通过存储器33、乘法器35、以及累加器36进行积和运算，进行滤波处理。滤波处理后的数据在对其进行混合或多级滤波处理等的情况下，再次返回存储器控制电路32，而要输出到外部的情况下，通过外部输出电路37进行运算位数的整形等，向后级的电路输出该输出数据D1’(Fs’)。这样的运算的定时控制也由定时生成电路40来进行，与图3的参考例的方法相同。
本实施例1的特征在于，将来自与外部连接的电路的输出请求所需的输出定时信号CK’输入到定时生成电路40中，使用来自外部输入电路31的输入定时信号CK1，由此通过输出定时计时器42计算从输入到输出为止的输入/输出时间。通过输入定时计时器41计算作为输入定时信号CK1的间隔的输入/输入时间，通过乘法器43以及除法器44对该输入/输出时间以及输入/输入时间的值进行乘法/除法计算，通过现有方法仅对重采样所需的值计算FIR的位置，以进行FIR运算。图4示出了其概要的示意图。
图4是示出进行8倍过采样的情况下的例子的概要的示意图。图4中的输入定时信号CK1的间隔是输入/输入时间，例如，相当于输入定时信号CK1的周期。Y1、Y2示出了依据转换后的采样率的采样(位置)的输出数据。另外，在实际进行过采样的情况下，为了得到信噪比(S/N比)等的性能，需要以高倍率进行。
在输入数据D1(Fs1)通过串/并转换电路20转换为并行数据X1、X2、…、从外部输入电路31输入到FIR运算电路30内的情况下，需要通过过采样对于一个数据X1、…求出8倍的数据(白圈)。但是，如果在后级不需要使用所有的运算结果(在本例中，如输出数据Y1、Y2这样，输出频率小于8倍的情况)，则可以通过仅进行必要的定时(仅为输出数据Y1、Y2的点)的计算来简化运算。另外，在现有方法中的运算中，如图13所示，通常使用将输入波形成倍地依次提高的方法。
在本实施例1中，为了求出FIR运算所需的位置，需要下述的计算。
(FIR位置)＝
(输入/输入时间)÷[(输入/输出时间)×(过采样倍数W)]
在图4中，针对第一个输入/输出时间、第二个输入/输出时间、…，分别计算多个FIR位置，并基于此，通过系数生成器34来计算作为滤波系数的过采样系数。
在图5(a)～(c)以及图6(a)～(c)中示出了下述例子：在作为滤波系数计算部分的定时生成电路40中，由FIR滤波器进行过采样时，使输入信号的采样频率和滤波器的截止频率仅改变一定条件下的过采样的倍率。
图5(a)～(c)是示出相对于过采样倍数W的滤波系数的图，该图5(a)示出了倍率为1倍的例子，该图5(b)示出了倍率为2倍的例子，该图5(c)示出了倍率为4倍的例子。图6(a)～(c)是与图5(a)～(c)对应地示出相对于过采样倍数W的滤波系数和运算点的图，图6(a)示出了倍率为1倍的例子，图6(b)示出了倍率为2倍的例子，图6(c)示出了倍率为4倍的例子。
如图5(a)～(c)这样，在相同条件的情况下，滤波系数的轨迹是相同的，运算量(相关部分的次数)根据倍率而增减。但是，在输入数据的采样频率一定的情况下，根据过采样倍数W，对输入数据插入0的值，与滤波系数相乘，相乘结果为0，因此不需要进行运算。
因此，实际的运算在图6(a)～(c)中，
在图6(a)的1倍的情况下，仅进行‘A’处的乘法运算后的总和运算，
在图6(b)的2倍的情况下，仅进行‘A’或‘C’中的某一处的乘法运算后的总和运算，
在图6(c)的4倍的情况下，仅进行‘A’‘B’‘C’‘D’中的一种的乘法运算后的总和运算，从而可以进行一次采样的FIR运算。由此，运算量不取决于过采样的倍率而固定。因此，通过提高作为定时生成电路40中的分辨率的时钟频率，可以通过构成系数生成器34的滤波系数表的增加，来提高过采样的倍率，可以在运算量固定的状态下提高滤波性能。
(实施例1的效果)
在本实施例1中，有如下的(1)～(3)的效果。
(1)在图1、图2中，以一个系统的串行同步通信为例进行了说明，但图7示出了从多个串行同步通信方面考虑的实现方法。
图7是示出使用了本实施例1的方法的多个输入的混合的结构图。
在该结构中，由以下部分构成：分别输入多个输入数据D1(Fs1)、D2(Fs2)、…、DN(FsN)以及输入定时信号CK1、CK2、…、CKN的多个串/并转换电路20-1～20-N、分别与它们的输出侧连接并分别输出输出数据D1’(Fs’)、D2’(Fs’)、…、DN’(Fs’)的多个FIR运算电路30-1～30-N、分别与它们的输出侧连接并分别以数字方式放大输出数据D1’(Fs’)、D2’(Fs’)、…、DN’(Fs’)的多个数字放大器50-1～50-N、以及将这些数字放大器50-1～50-N的输出数据相加而输出混合后的输出数据的加法器51。在图4所示的过采样中，输入定时信号的间隔(即，输入/输入时间)相当于输入到FIR运算电路30-1中的输入定时信号CK1的周期，向其它的FIR运算电路30-2、…、30-N也输入图7那样的输入定时信号CK2、…、CKN。
图7的多个FIR运算电路30-1～30-N由一个单一的FIR运算电路构成，从由一个单一的FIR运算电路分时进行输入数据D1、D2、…、DN的FIR运算的意义出发，示出了多个FIR运算电路30-1～30-N。由于仅计算依据转换后的采样率的采样所需的FIR位置，所以分别与输入数据D1、D2、…、DN有关的FIR运算所花费的时间一定(相同)。从而，可以利用同一输出定时信号CK’，通过时间分割来使FIR运算电路30-1～30-N成为单个电路，换言之，可以通过一个单一的FIR运算电路分时地进行FIR运算。此外，可以通过单一的FIR运算电路(各FIR运算电路30-1～30-N)的乘法器43以及除法器44，实现与多个数字放大器50-1～50-N的混合，此时，不需要加法器51。
这样，对于各输入数据D1、D2、…、DN需要串/并转换电路20-1～20-N，但由于通过后级的FIR运算电路30-1～30-N运算的部分取决于来自外部的输出定时信号CK’而进行处理，因此可以使与各输入数据D1、D2、…、DN有关的FIR运算一定(相同)。从而，可以容易地进行分时处理，可以由单一的FIR运算电路来构成。这样的单一电路化在现有的图11的电路中是不可能的。而且，由于输出数据D1’(Fs’)、D2’(Fs’)、…、DN’(Fs’)为同一采样频率Fs’，因此用于数字放大器50-1～50-N或混合器的乘法器或加法器也可以通过单一的FIR运算电路进行分时处理。
(2)可以通过增加内部时钟CK1’和系数生成器34，容易地增加过采样的倍率，可以通过FIR的0插值来在不增加运算处理的情况下提高S/N比等的滤波性能。
此外，对于滤波处理的运算精度，通过使内部时钟CK1’、…高速化，可以容易地应用通过FIR的0插值实现的运算简化方法，可以提高时间轴上的分辨率，也可以充分地确保滤波性能。伴随内部时钟CK1’、…的高速化，FIR运算的过采样的倍率提高，滤波系数增大，但由于可以通过ROM等的表来实现，因此通过一个电路对多个同步串行信号实现重采样的效果从电路面积方面考虑也是有效的。
(3)由按照内部时钟CK1’、…工作的计时器41、42对来自外部的输入数据D1、D2、…、DN的输入定时信号CK1、CK2、…、CKN测量时间，并通过运算来计算出与输出定时信号CK’之间的比率，因此成为不取决于输入周期(输入定时信号CK1、CK2、…的间隔)的滤波运算处理，所以可以容易地将任意输入频率的数据信号重采样为特定输出频率的信号。
[实施例2]
(实施例2的结构)
图8是示出本发明的实施例2的定时生成电路的结构图。在该图8中，示出了图1的定时生成电路40的另一结构例(基于加减运算的方法)。
该定时生成电路40A由下述部分构成：对输入定时信号CK1进行计数的图1的输入定时计时器41、相当于图1的乘法器43的电路(作为累加器的累加器43a、加法器43b以及第一选择器43c)、相当于图1的除法器44的电路(第一减法器44a以及计数器44b)、第一寄存器45、以及第二寄存器46。
累加器43a通过输入定时信号CK1复位(RESET)、对选择器43c的输出值进行累加，在其输出侧连接有加法器43b。加法器43b用于将累加器43a的输出值和过采样倍数W相加，在其输出侧连接有选择器43c以及减法器44a。在输入定时计时器41的输出侧连接有通过输出定时信号CK’置位(SET)的寄存器45，该寄存器45的输出侧与减法器44a连接。
减法器44a用于从加法器43b的输出值中减去寄存器45的输出值，在其输出侧连接有选择器43c以及计数器44b。选择器43c是根据减法器44a的输出值的符号位(最高位MSB)选择加法器43b的输出值或减法器44a的输出值中的任意一方而提供给累加器43a的电路。计数器44b根据输出定时信号CK’复位、对减法器44a的输出值的符号位(MSB)进行计数，在其输出侧连接有寄存器46。寄存器46根据输出定时信号CK’置位、保持计数器44b的输出值并输出所计算的FIR位置。
该定时生成电路40A基于计时器41所产生的值进行运算，因此不使用乘法器和除法器也可以通过加法器43b和减法器44a构成。根据是否能够进行减法器44a的减法运算的符号位(MSB)使选择器43c和计数器44b动作，得到商，按照输出定时信号CK’使用寄存器46来保持，从而得到要计算的FIR位置(定时)。
(实施例2的采样率转换方法)
根据以输入定时信号CK1的间隔为基准的时钟、通过输入定时计时器41进行计数，并由寄存器45来保持，从而得到相当于图1的输入定时计时器41的输出值的输入/输入时间。通过累加器43a以及加法器43b、针对输入/输出时间的每个时钟、对过采样倍数W进行累加，从而得到对输入/输出时间(相当于图1的输出定时计时器42的输出值)乘以过采样倍数W后的值(相当于图1的乘法器43的乘法运算结果的值)。即，从输入定时信号CK1输入到累加器43a中之后到输出定时信号CK’输入到寄存器46中为止的期间内，通过加法器43b对选择器43c的输出加上过采样倍数W，从而生成相当于图1的乘法器43的输出值的值。
相当于图1的除法器44的除法运算是以如下方式来实现的：由减法器44a在每个时钟中从累加结果中减去输入/输入时间，在可以进行减法运算的情况下(结果为正，MSB＝0)，将该减法运算结果返回累加器43a，使计算商的计数器44b加1。在不能进行减法运算的情况下(结果为负，MSB＝1)，将该减法运算前的累加的结果直接返回累加器43a。通过将该动作进行到输出定时为止，可以求出进行了乘除运算的FIR位置。
(实施例2的效果)
根据本实施例2的定时生成电路40A，通过组合加法器43b、减法器44a、选择器43c以及计数器44b来代替图1的乘法器43和除法器44，可以减小电路规模。
[实施例3]
(实施例3的结构)
图9是示出本发明的实施例3的定时生成电路的结构图。在该图9中，示出了图1的定时生成电路40的另一结构例(基于与下采样对应的加减运算的方法)。
该定时生成电路40B中，对图8的定时生成电路40A追加了电路47。电路47由下述部分构成：从第一减法器44a的输出值中减去第一寄存器45的输出值的第二减法器47a、以及基于该减法器47a的输出值选择第一选择器43c的输出值或减法器47a的输出值中的任意一方而提供给累加器43a的第二选择器47b。
(实施例3的采样率转换方法/效果)
在图8的定时生成电路40A中，在过采样倍数W(加上的数)超过输入/输入时间(减去的数)的情况下(下采样时)不能进行正确的运算。为了解决该情况，在本实施例3的定时生成电路40B中，通过追加电路47，可以对应到1/2倍。通过增加同样的结构，可以进行到几分之一倍，因此也可以用于下采样。
[实施例4]
在本发明中，不限于上述实施例1～3，可以为各种变形或利用形式。作为示出这样的变形或利用形式的实施例4，例如，由如下的(a)～(c)的结构。
(a)在实施例1～3中，举出了多个同步串行传输作为例子，在同步或不同步的并行传输中也可以通过图7的方法进行FIR运算电路部分的共用，在串行传输和并行传输混合存在的环境下也可以使用同样的方法。
(b)不仅在从某个一定采样频率(例如，44.1KHz)转换为某一另外的采样频率(例如，48.0KHz)的情况，而且在输入数据的采样频率伴有抖动(jitter)这样的波动(例如，44.1KHz±1％这样，输入数据的采样频率发生变化)的情况下，也可通过依次更新输入/输入时间的值，将任意的输入频率重采样为一定的输出频率。这是由于通过乘除运算计算出用于过采样后的重采样的FIR位置，因此不成为取决于输入频率的处理。
(c)在图1、图8、图9中示出了通过乘除法器43、44或计时器41和加减法电路43b、44a对FIR运算的位置进行运算的例子，但由于滤波器主体中具有乘法器35和累加器36，因此也可通过分时地使用该部分来实现。

Claims (10)

1.一种采样率转换方法，其特征在于，进行如下处理：
过采样处理，将输入数据和与其同步的输入定时信号内的所述输入数据存储在存储器中，将存储在所述存储器中的数据和滤波系数相乘来求出第一乘法运算结果，对所述第一乘法运算结果进行累加来求出累加结果，将所述累加结果再次存储在所述存储器中，同时将对所述输入数据的频率进行过采样后的所述累加结果输出到外部作为输出数据；
输入/输入时间计算处理，基于所述输入定时信号，计算作为所述输入定时信号的间隔的输入/输入时间；
乘法运算结果计算处理，基于对所述输出数据的输出定时信号和所述输入定时信号，计算从所述输入定时信号的输入开始到所述输出定时信号的输出为止的输入/输出时间，将所述输入/输出时间和过采样倍数相乘来求出第二乘法运算结果；
除法运算处理，将所述第二乘法运算结果除以所述输入/输入时间来求出采样位置；以及
系数生成处理，基于所述采样位置生成所述滤波系数，提供给所述过采样处理。
2.如权利要求1所述的采样率转换方法，其特征在于，
在所述输入/输入时间计算处理中，通过输入定时计时器对所述输入定时信号进行计时，求出作为所述输入定时信号的间隔的所述输入/输入时间，
在所述乘法运算结果计算处理中，通过输出定时计时器对所述输入/输出时间进行计时，通过乘法器求出所述第二乘法运算结果。
3.如权利要求1所述的采样率转换方法，其特征在于，
在所述输入/输入时间计算处理中，通过输入定时计时器对所述输入定时信号进行计时，求出作为所述输入定时信号的间隔的所述输入/输入时间，
在所述乘法运算结果计算处理中，使用根据所述输入定时信号复位的累加器、将所述累加器的累加结果与所述过采样倍数相加来求出所述第二乘法运算结果的加法器、以及第一选择器，在所述第二乘法运算结果大于所述输入/输入时间时，由所述第一选择器选择第一减法运算结果而使所述累加器进行累加，在所述第二乘法运算结果小于所述输入/输入时间时，由所述第一选择器选择所述第二乘法运算结果而使所述累加器进行累加，
在所述除法运算处理中，通过第一减法器从所述第二乘法运算结果中减去所述输入/输入时间来求出所述第一减法运算结果，在所述第二乘法运算结果大于所述输入/输入时间时，通过根据所述输出定时信号复位的计数器来对所述第一减法器的减法运算次数进行计数，求出计数值，基于所述输出定时信号保持所述计数值而输出所述采样位置。
4.如权利要求3所述的采样率转换方法，其特征在于，追加了以下处理：
通过第二减法器从所述第一减法运算结果中减去所述输入/输入时间来求出第二减法运算结果，同时使所述计数器对其减法运算次数进行计数的处理；以及
在所述第一减法运算结果大于所述输入/输入时间时，通过第二选择器选择所述第二减法运算结果而使所述累加器进行累加，在所述第一减法运算结果小于所述输入/输入时间时，通过所述第二选择器选择所述第一选择器的输出数据而使所述累加器进行累加的处理。
5.如权利要求1～4中的任意一项所述的采样率转换方法，其特征在于，
在输入了多个所述输入数据和与其同步的多个所述输入定时信号时，分时地进行采样率转换处理。
6.一种采样率转换电路，其特征在于，具有：
过采样单元，其将输入数据和与其同步的输入定时信号内的所述输入数据存储在存储器中，将存储在所述存储器中的数据与滤波系数相乘来求出第一乘法运算结果，对所述第一乘法运算结果进行累加来求出累加结果，将所述累加结果再次存储在所述存储器中，同时将对所述输入数据的频率进行过采样后的所述累加结果输出到外部作为输出数据；
输入/输入时间计算单元，其基于所述输入定时信号，计算作为所述输入定时信号的间隔的输入/输入时间；
乘法运算结果计算单元，其基于对所述输出数据的输出定时信号和所述输入定时信号，计算从所述输入定时信号的输入开始到所述输出定时信号的输出为止的输入/输出时间，将所述输入/输出时间与过采样倍数相乘来求出第二乘法运算结果；
除法运算单元，其将所述第二乘法运算结果除以所述输入/输入时间来求出采样位置；以及
系数生成单元，其基于所述采样位置生成所述滤波系数，提供给所述过采样单元。
7.如权利要求6所述的采样率转换电路，其特征在于，
所述输入/输入时间计算单元由输入定时计时器构成，该输入定时计时器对所述输入定时信号进行计时，求出作为所述输入定时信号的间隔的所述输入/输入时间，
所述乘法运算结果计算单元由对所述输入/输出时间进行计时的输出定时计时器和求出所述第二乘法运算结果的乘法器构成。
8.如权利要求6所述的采样率转换电路，其特征在于，
所述输入/输入时间计算单元由下述部分构成：输入定时计时器，其对所述输入定时信号进行计时，求出作为所述输入定时信号的间隔的所述输入/输入时间；以及第一寄存器，其基于所述输入定时信号保持所述输入/输入时间，
所述乘法运算结果计算单元由下述部分构成：累加器，其根据所述输入定时信号复位；加法器，其将所述累加器的累加结果与所述过采样倍数相加来求出所述第二乘法运算结果；以及第一选择器，其在所述第二乘法运算结果大于所述输入/输入时间时，选择第一减法运算结果而使所述累加器进行累加，在所述第二累加结果小于所述输入/输入时间时，选择所述第二乘法运算结果而使所述累加器进行累加，
所述除法运算单元由下述部分构成：第一减法器，其从所述第二乘法运算结果中减去所述输入/输入时间来求出所述第一减法运算结果；计数器，其根据所述输出定时信号复位，在所述第二乘法运算结果大于所述输入/输入时间时，对所述第一减法器的减法运算次数进行计数，求出计数值；以及第二寄存器，其基于所述输出定时信号保持所述计数值而输出所述采样位置。
9.如权利要求8所述的采样率转换电路，其特征在于，设有：
第二减法器，其从所述第一减法运算结果中减去所述输入/输入时间来求出第二减法运算结果，同时使所述计数器对其减法运算次数进行计数；以及
第二选择器，其在所述第一减法运算结果大于所述输入/输入时间时，选择所述第二减法运算结果而使所述累加器进行累加，在所述第一减法运算结果小于所述输入/输入时间时，选择所述第一选择器的输出数据而使所述累加器进行累加。
10.如权利要求6～9中的任意一项所述的采样率转换电路，其特征在于，
构成为在输入了多个所述输入数据和与其同步的多个所述输入定时信号时，分时地进行采样率转换处理。
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